JPH0619720B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0619720B2 JPH0619720B2 JP61056813A JP5681386A JPH0619720B2 JP H0619720 B2 JPH0619720 B2 JP H0619720B2 JP 61056813 A JP61056813 A JP 61056813A JP 5681386 A JP5681386 A JP 5681386A JP H0619720 B2 JPH0619720 B2 JP H0619720B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- instruction execution
- execution procedure
- hardware
- information processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Multi Processors (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に係り、特に多重プロセッサ環境
下で主記憶装置のソフトウェア使用領域内で発生した特
定の事象をハードウェアシステム領域内に予め格納した
命令列の実行によってシミュレートする方式を採る情報
処理装置に関する。
下で主記憶装置のソフトウェア使用領域内で発生した特
定の事象をハードウェアシステム領域内に予め格納した
命令列の実行によってシミュレートする方式を採る情報
処理装置に関する。
情報処理装置における命令実行方式は、一般に固定ハー
ドウェア論理回路或いは中央処理装置内の制御記憶に格
納されているマイクロプログラムの実行により実現して
いる。ところで、命令の種類は複雑多数であり、このよ
うな命令を固定ハードウェア論理回路やマイクロプログ
ラムで実行しようとすると、論理回路が非常に複雑にな
ったり、マイクロプログラムの増大により制御記憶の容
量が膨大となる。これを解決する方法として、例えば特
公昭５９−９９３７号公報には、主記憶装置をハードウ
ェア領域のソフトウェア領域とに分割し、ソフトウェア
領域にはオペレーティング・システムから見ることが出
来るプログラムを格納し、ハードウェア領域には特定の
複合命令を処理するための命令実行手順や特定の事象が
発生したときに行うべき処理の命令実行の手順などを格
納し、特定の複合命令又は特定の事象が検出された時、
割込によってハードウェア領域の命令実行手順を実行す
る技術が示されている。
ドウェア論理回路或いは中央処理装置内の制御記憶に格
納されているマイクロプログラムの実行により実現して
いる。ところで、命令の種類は複雑多数であり、このよ
うな命令を固定ハードウェア論理回路やマイクロプログ
ラムで実行しようとすると、論理回路が非常に複雑にな
ったり、マイクロプログラムの増大により制御記憶の容
量が膨大となる。これを解決する方法として、例えば特
公昭５９−９９３７号公報には、主記憶装置をハードウ
ェア領域のソフトウェア領域とに分割し、ソフトウェア
領域にはオペレーティング・システムから見ることが出
来るプログラムを格納し、ハードウェア領域には特定の
複合命令を処理するための命令実行手順や特定の事象が
発生したときに行うべき処理の命令実行の手順などを格
納し、特定の複合命令又は特定の事象が検出された時、
割込によってハードウェア領域の命令実行手順を実行す
る技術が示されている。
上記従来技術によれば、論理回路の複雑化やマイクロプ
ログラムを増大させることなく、複雑多岐な処理を必要
とする命令や使用頻度の小さい命令の実行が容易に可能
となる。しかしながら、この従来技術では、ハードウェ
ア領域による命令実行手順の実行中は、ハードウェアマ
シンチェック割込みおよびプログラム割込み以外の割込
みを禁止しており、自由度の高い割込み処理方式も必要
とする多重プロセッサ環境下での利用は配慮されていな
い。
ログラムを増大させることなく、複雑多岐な処理を必要
とする命令や使用頻度の小さい命令の実行が容易に可能
となる。しかしながら、この従来技術では、ハードウェ
ア領域による命令実行手順の実行中は、ハードウェアマ
シンチェック割込みおよびプログラム割込み以外の割込
みを禁止しており、自由度の高い割込み処理方式も必要
とする多重プロセッサ環境下での利用は配慮されていな
い。
本発明の目的は、上記の如き従来技術の問題点を除去
し、多重プロセッサ環境下において、ソフトウェア使用
領域内で発生した事象をハードウェアシステム領域内の
命令実行手順によって効率良くシミュレートすべく、自
由度の高い割込み処理方式を持たせ、かつ信頼性を向上
させた情報処理装置を提供することにある。
し、多重プロセッサ環境下において、ソフトウェア使用
領域内で発生した事象をハードウェアシステム領域内の
命令実行手順によって効率良くシミュレートすべく、自
由度の高い割込み処理方式を持たせ、かつ信頼性を向上
させた情報処理装置を提供することにある。
本発明は、複数の中央処理装置で主記憶装置を共有する
と共に、該主記憶装置を通常のソフトウェアが使用する
ソフトウェア使用領域とハードウェアが使用するハード
ウェアシステム領域に分け、ソフトウエア使用領域内で
発生した事象により予めハードウェアシステム領域内に
格納されている命令実行手順を実行する機能を有する情
報処理装置において、ハードウェアシステム領域内の命
令実行手順の処理中すべての割込みを受付ける機能と、
予期しない割込みに対してはハードウェアの誤動作とし
て障害処理を行う機能を設ける。
と共に、該主記憶装置を通常のソフトウェアが使用する
ソフトウェア使用領域とハードウェアが使用するハード
ウェアシステム領域に分け、ソフトウエア使用領域内で
発生した事象により予めハードウェアシステム領域内に
格納されている命令実行手順を実行する機能を有する情
報処理装置において、ハードウェアシステム領域内の命
令実行手順の処理中すべての割込みを受付ける機能と、
予期しない割込みに対してはハードウェアの誤動作とし
て障害処理を行う機能を設ける。
本発明では、多重プロセッサ構成下の情報処理装置にお
いて、ソフトウェア使用領域内で発生した事象をハード
ウェアシステム領域内に予め格納されている命令実行手
順へ効率よくリンクさせ、その事象の処理を行ったり、
ハードウェアの空き時間を利用し、ハードウェア論理の
動作をテストするプログラムを実行させる事ができ、自
由な割込みが可能になる。さらに、予期しない割込みに
対してはハードウェアの誤動作として障害処理を行うこ
とにより、ハードウェア或いは命令実行手順の誤動作に
よる障害に対する信頼性を高めることができる。
いて、ソフトウェア使用領域内で発生した事象をハード
ウェアシステム領域内に予め格納されている命令実行手
順へ効率よくリンクさせ、その事象の処理を行ったり、
ハードウェアの空き時間を利用し、ハードウェア論理の
動作をテストするプログラムを実行させる事ができ、自
由な割込みが可能になる。さらに、予期しない割込みに
対してはハードウェアの誤動作として障害処理を行うこ
とにより、ハードウェア或いは命令実行手順の誤動作に
よる障害に対する信頼性を高めることができる。
以下、本発明の一実施例について図面より説明する。
第１図は本発明に係る情報処理装置の一実施例の概略ブ
ロツク図を示す。第１図において、複数の中央処理装置
１０は主記憶装置２０を共有している。主記憶装置２０
は、通常のソフトウェアプログラムの格納されるソフト
ウェア使用領域２１（以下ＳＵＡと略す）とハードウェ
アシステム領域２２（以下ＨＳＡと略す）に分割されて
いる。更に、ＨＳＡ内に、命令実行手順（以下この命令
列をマクロコードと呼ぶ）が格納される領域３０（以下
ＭＣＡと略す）とマイクロプログラムとマクロコードの
リンク情報及びマクロコードの作業用の領域４０（以下
ＭＰＡと略す）を設ける。ＭＣＡ３０はＳＵＡ内で生じ
た事象単位に存在し、複数の命令処理装置１０で同時に
実行可能な命令実行手順が格納されており、それぞれの
先頭アドレスはシステム立ち上がり時にＨＳＡ内に予め
設けてあるポインタによって中央処理装置内の特定のレ
ジスタ（図示せず）に格納される。ＭＰＡ４０は中央処
理装置単位に設置されており、その先頭アドレスは各中
央処理装置の番号を元に、各処理装置内のレジスタ１１
に格納されている。
ロツク図を示す。第１図において、複数の中央処理装置
１０は主記憶装置２０を共有している。主記憶装置２０
は、通常のソフトウェアプログラムの格納されるソフト
ウェア使用領域２１（以下ＳＵＡと略す）とハードウェ
アシステム領域２２（以下ＨＳＡと略す）に分割されて
いる。更に、ＨＳＡ内に、命令実行手順（以下この命令
列をマクロコードと呼ぶ）が格納される領域３０（以下
ＭＣＡと略す）とマイクロプログラムとマクロコードの
リンク情報及びマクロコードの作業用の領域４０（以下
ＭＰＡと略す）を設ける。ＭＣＡ３０はＳＵＡ内で生じ
た事象単位に存在し、複数の命令処理装置１０で同時に
実行可能な命令実行手順が格納されており、それぞれの
先頭アドレスはシステム立ち上がり時にＨＳＡ内に予め
設けてあるポインタによって中央処理装置内の特定のレ
ジスタ（図示せず）に格納される。ＭＰＡ４０は中央処
理装置単位に設置されており、その先頭アドレスは各中
央処理装置の番号を元に、各処理装置内のレジスタ１１
に格納されている。
ＳＵＡ２１内で特定の事象が検出された場合、ＨＳＡ２
２内のその事象に対応したＭＣＡに格納されているマク
ロコードが実行される。その際、マイクロプログラムと
マクロコードのリンケージとマクロコード実行時の作業
領域として、各中央処理装置固有のＭＰＡが使用され、
マクロコード実行中は、各中央処理装置内に設けたフリ
ップフロップ１２（以下、このフリップフロップをマク
ロモードと呼ぶ）を“１”にセットする。
２内のその事象に対応したＭＣＡに格納されているマク
ロコードが実行される。その際、マイクロプログラムと
マクロコードのリンケージとマクロコード実行時の作業
領域として、各中央処理装置固有のＭＰＡが使用され、
マクロコード実行中は、各中央処理装置内に設けたフリ
ップフロップ１２（以下、このフリップフロップをマク
ロモードと呼ぶ）を“１”にセットする。
第２図は一つの中央処理装置に対するＭＰＡ内の割込み
処理用のテーブルを示し、４３ないし４４はＭＰＡ内の
定められた領域であり、４３は各種割込み制御フラグ、
４４は各割込み用新ＰＳＷ群である。
処理用のテーブルを示し、４３ないし４４はＭＰＡ内の
定められた領域であり、４３は各種割込み制御フラグ、
４４は各割込み用新ＰＳＷ群である。
第３図は割込みの処理の流れを示す図である。以下、第
２図のテーブルを参照しながら、第３図の処理の流れに
ついて説明する。
２図のテーブルを参照しながら、第３図の処理の流れに
ついて説明する。
各中央処理装置１０に対応して、主記憶装置２０におけ
る該当ＭＰＡ内の特定アドレスに割込みの種類毎に１ビ
ットの割込み制御フラグ４３が設けられている。これら
の割込み制御フラグ４３はＭＣＡのマクロコードへリン
クする際に“０”に設定されている。マクロコードはあ
る種の割込みの発生を仮定している場合（処理２０
１）、ＭＰＡ内の特定番地４４へその割込みに対する新
ＰＳＷを格納し（処理２０２）、割込み制御フラグ４３
のその割込みに対応するビットを“１”にセットする
（処理２０３）。発生を予期しない割込みに対する制御
ビットは“０”のまゝ残されている。マクロコードの実
行中（処理２０３）、中央処理装置１０内のフリップフ
ロップ１２は“１”にセットされる。
る該当ＭＰＡ内の特定アドレスに割込みの種類毎に１ビ
ットの割込み制御フラグ４３が設けられている。これら
の割込み制御フラグ４３はＭＣＡのマクロコードへリン
クする際に“０”に設定されている。マクロコードはあ
る種の割込みの発生を仮定している場合（処理２０
１）、ＭＰＡ内の特定番地４４へその割込みに対する新
ＰＳＷを格納し（処理２０２）、割込み制御フラグ４３
のその割込みに対応するビットを“１”にセットする
（処理２０３）。発生を予期しない割込みに対する制御
ビットは“０”のまゝ残されている。マクロコードの実
行中（処理２０３）、中央処理装置１０内のフリップフ
ロップ１２は“１”にセットされる。
割込みが発生した場合、中央処理装置１０では、各割込
み処理のマイクロプログラムが起動されるが、各割込み
ルーチンではマクロモードが“１”（フリップフロップ
１２が“１”）である事によりマクロコード内で発生し
た割込みである事を知り（処理１０１）、ＭＰＡ内の割
込み制御フラグ４３を読出し、その割込みに対するビッ
トが“０”であるか“１”であるかをテストする（処理
１０２）。制御フラグが“１”である場合は、現ＰＳＷ
をＭＰＡ内の特定のアドレス（図示せず）へ旧ＰＳＷと
して格納し、ＭＰＡ内に格納されている新ＰＳＷ４４を
読出して、現ＰＳＷとし、マクロコードへ再びリンクす
る（処理１０３，１０５）。制御フラグが“０”の場合
は、マクロコードで予期していない割込みであり、マク
ロコード或はハードウェアの誤動作と考えられ、ハード
ウェア障害として処理される（処理１０６）。また、マ
クロコード外で発生した割込みについては通常の割込み
として処理される（処理１０４）。
み処理のマイクロプログラムが起動されるが、各割込み
ルーチンではマクロモードが“１”（フリップフロップ
１２が“１”）である事によりマクロコード内で発生し
た割込みである事を知り（処理１０１）、ＭＰＡ内の割
込み制御フラグ４３を読出し、その割込みに対するビッ
トが“０”であるか“１”であるかをテストする（処理
１０２）。制御フラグが“１”である場合は、現ＰＳＷ
をＭＰＡ内の特定のアドレス（図示せず）へ旧ＰＳＷと
して格納し、ＭＰＡ内に格納されている新ＰＳＷ４４を
読出して、現ＰＳＷとし、マクロコードへ再びリンクす
る（処理１０３，１０５）。制御フラグが“０”の場合
は、マクロコードで予期していない割込みであり、マク
ロコード或はハードウェアの誤動作と考えられ、ハード
ウェア障害として処理される（処理１０６）。また、マ
クロコード外で発生した割込みについては通常の割込み
として処理される（処理１０４）。
今までマクロコードをサポートする処理としてマイクロ
プログラムの処理として述べたが、１部或いはすべてを
ハードウェア論理回路によって実現する事も可能であ
る。
プログラムの処理として述べたが、１部或いはすべてを
ハードウェア論理回路によって実現する事も可能であ
る。
以上の説明から明らかな様に、本発明によれば、多重プ
ロセッサ環境下において、ハードウェア論理回路を複雑
にすることなく、またマイクロプログラムを増大する事
なく、割込み発生の際の新しい処理を簡単に追加する事
ができ、主記憶装置内のソフトウェア使用領域内で発生
した事象をハードウェアシステム領域内の命令実行手順
によって効率良くシミュレートすることができる。ま
た、その際、不必要な割込み処理のために処理性能を落
とす事が防止され、ハードウェアの誤動作に対する信頼
性をも高める事ができる。
ロセッサ環境下において、ハードウェア論理回路を複雑
にすることなく、またマイクロプログラムを増大する事
なく、割込み発生の際の新しい処理を簡単に追加する事
ができ、主記憶装置内のソフトウェア使用領域内で発生
した事象をハードウェアシステム領域内の命令実行手順
によって効率良くシミュレートすることができる。ま
た、その際、不必要な割込み処理のために処理性能を落
とす事が防止され、ハードウェアの誤動作に対する信頼
性をも高める事ができる。
例えば、特定命令をシミュレートする際に、命令実行手
順を実行中に処理装置にアンダーフロー（割込みとして
報告される）が発生したら、命令実行手順の中でアンダ
ーフロー発生を積極的に利用し、別の命令実行手順に制
御を移して処理を続行することを許容することができ
る。また、このようなアンダーフローに対し、これは命
令実行手順においては発生するはずがないので、バグで
あるとし、ハードウェア誤動作として、障害処理に制御
を移すようにもできる。
順を実行中に処理装置にアンダーフロー（割込みとして
報告される）が発生したら、命令実行手順の中でアンダ
ーフロー発生を積極的に利用し、別の命令実行手順に制
御を移して処理を続行することを許容することができ
る。また、このようなアンダーフローに対し、これは命
令実行手順においては発生するはずがないので、バグで
あるとし、ハードウェア誤動作として、障害処理に制御
を移すようにもできる。
これにより、特定命令を命令実行手順でシミュレートす
る際に、ハードウェア領域に格納されるものでありなが
ら、命令実行手順の中で割込みを積極的に利用できるの
で、命令実行手順を作成する際の自由度が高くなるとい
う効果を有する。
る際に、ハードウェア領域に格納されるものでありなが
ら、命令実行手順の中で割込みを積極的に利用できるの
で、命令実行手順を作成する際の自由度が高くなるとい
う効果を有する。
第１図は本発明の情報処理システムの一実施例の概略ブ
ロック図、第２図は割込み発生時に用いる主記憶装置の
テーブル説明図、第３図は割込みが発生した際の処理の
流れ図である。 １０……中央処理装置、１１，１２……中央処理装置内
のレジスタ、２０……主記憶装置、 ２１……ソフトウェア使用領域、 ２２……ハードウェアシステム領域、 ３０〜４４……ハードウェアシステム領域内の定められ
た領域。
ロック図、第２図は割込み発生時に用いる主記憶装置の
テーブル説明図、第３図は割込みが発生した際の処理の
流れ図である。 １０……中央処理装置、１１，１２……中央処理装置内
のレジスタ、２０……主記憶装置、 ２１……ソフトウェア使用領域、 ２２……ハードウェアシステム領域、 ３０〜４４……ハードウェアシステム領域内の定められ
た領域。
Claims (1)
- 【請求項１】複数の中央処理装置で主記憶装置を共有す
ると共に、該主記憶装置を通常のソフトウェアが使用す
るソフトウェア使用領域とハードウェアが使用するハー
ドウェアシステム領域に分け、ソフトウェア使用領域内
で発生した事象により予めハードウェアシステム領域内
に格納されている該事象に対応した命令実行手順を実行
する機能を有する情報処理装置において、該ハードウェ
アシステム領域は、割込みに対応した命令実行手順をさ
らに記憶し、ハードウェアシステム領域内の命令実行手
順の開始に際して、該命令実行手順の実行中に発生が予
期される割込みを設定する設定手段と、該設定手段を参
照し、予期されていた割込みであれば、該割込みに対応
した命令実行手順に制御を移す手段と、予期されていな
い割込みであればハードウェアの誤動作として障害処理
に制御を移す手段とを設けたことを特徴とする情報処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61056813A JPH0619720B2 (ja) | 1986-03-17 | 1986-03-17 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61056813A JPH0619720B2 (ja) | 1986-03-17 | 1986-03-17 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62214445A JPS62214445A (ja) | 1987-09-21 |
| JPH0619720B2 true JPH0619720B2 (ja) | 1994-03-16 |
Family
ID=13037814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61056813A Expired - Lifetime JPH0619720B2 (ja) | 1986-03-17 | 1986-03-17 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0619720B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3057688B2 (ja) * | 1989-06-28 | 2000-07-04 | 日本電気株式会社 | データ処理装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5622139A (en) * | 1979-07-31 | 1981-03-02 | Fujitsu Ltd | Address designating device |
| JPS5955565A (ja) * | 1982-09-24 | 1984-03-30 | Fujitsu Ltd | マルチフア−ムウエア方式 |
-
1986
- 1986-03-17 JP JP61056813A patent/JPH0619720B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62214445A (ja) | 1987-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |