JPH06163574A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06163574A JPH06163574A JP4305686A JP30568692A JPH06163574A JP H06163574 A JPH06163574 A JP H06163574A JP 4305686 A JP4305686 A JP 4305686A JP 30568692 A JP30568692 A JP 30568692A JP H06163574 A JPH06163574 A JP H06163574A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductivity type
- type region
- semiconductor substrate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】本発明は、イオン注入により半導体基板に浅い
不純物導入層を形成する半導体装置の製造方法に関し、
半導体基板に浅い導電型領域層を形成するとともに、該
形成された導電型領域層と半導体基板との界面のｐｎ接
合のリーク電流の低減や少数キャリアのライフタイムの
向上を図ることができる半導体装置の製造方法の提供を
目的とする。 【構成】一導電型の半導体基板１に炭素を導入し、炭素
導入層２を形成する工程と、炭素導入層２にシリコン又
はゲルマニウムを導入して第１のイオン注入層３を形成
し、半導体基板１の表層をアモルファス化する工程と、
半導体基板１に反対導電型の導電型不純物を導入して第
２のイオン注入層４を形成した後、加熱処理を行い、反
対導電型領域層４ａを形成する工程とを含み構成する。
不純物導入層を形成する半導体装置の製造方法に関し、
半導体基板に浅い導電型領域層を形成するとともに、該
形成された導電型領域層と半導体基板との界面のｐｎ接
合のリーク電流の低減や少数キャリアのライフタイムの
向上を図ることができる半導体装置の製造方法の提供を
目的とする。 【構成】一導電型の半導体基板１に炭素を導入し、炭素
導入層２を形成する工程と、炭素導入層２にシリコン又
はゲルマニウムを導入して第１のイオン注入層３を形成
し、半導体基板１の表層をアモルファス化する工程と、
半導体基板１に反対導電型の導電型不純物を導入して第
２のイオン注入層４を形成した後、加熱処理を行い、反
対導電型領域層４ａを形成する工程とを含み構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、より詳しくは、イオン注入により半導体基板に浅
い導電型領域層を形成する半導体装置の製造方法に関す
る。
関し、より詳しくは、イオン注入により半導体基板に浅
い導電型領域層を形成する半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】近年、半導体装置の微細化，高速化に伴
い、浅い不純物導入層を形成することが要望されてい
る。よく知られているイオン注入法は、高い制御性と汎
用性とを備えた不純物導入方法であり、電界効果トラン
ジスタのＳ／Ｄ領域層等導電型領域層を形成する場合に
は不可欠な方法である。
い、浅い不純物導入層を形成することが要望されてい
る。よく知られているイオン注入法は、高い制御性と汎
用性とを備えた不純物導入方法であり、電界効果トラン
ジスタのＳ／Ｄ領域層等導電型領域層を形成する場合に
は不可欠な方法である。
【０００３】しかし、イオン注入法は半導体基板内に導
電型不純物イオンを物理的に打ち込む方法であり、歪み
を形成しやすく、導入された導電型不純物が該歪みに沿
って拡散するため、不純物導入層は深く形成される傾向
にある。従って、イオン注入法により浅い導電型領域層
を形成することは今後重要な課題である。
電型不純物イオンを物理的に打ち込む方法であり、歪み
を形成しやすく、導入された導電型不純物が該歪みに沿
って拡散するため、不純物導入層は深く形成される傾向
にある。従って、イオン注入法により浅い導電型領域層
を形成することは今後重要な課題である。
【０００４】従来、イオン注入法により浅い導電型領域
層を形成するために、 イオン注入時の導電型不純物の加速エネルギを小さく
する。 半導体基板表面層をＳｉやＧｅ等の元素を用いてアモ
ルファス化することによりマイクロチャネリングを防
ぐ。 等の種々の方法が行われている。
層を形成するために、 イオン注入時の導電型不純物の加速エネルギを小さく
する。 半導体基板表面層をＳｉやＧｅ等の元素を用いてアモ
ルファス化することによりマイクロチャネリングを防
ぐ。 等の種々の方法が行われている。
【０００５】上記の方法のうち、の方法はイオンビー
ム量を少なくしなければならないため、実用的なビーム
電流が得られにくくなってしまう。このため、浅くでき
る深さに限界がある。
ム量を少なくしなければならないため、実用的なビーム
電流が得られにくくなってしまう。このため、浅くでき
る深さに限界がある。
【０００６】これと比較して、の方法は注入エネルギ
を小さくすることなく導電型領域層の深さを浅くするこ
とができるという長所がある。以下、の方法について
説明する。
を小さくすることなく導電型領域層の深さを浅くするこ
とができるという長所がある。以下、の方法について
説明する。
【０００７】即ち、まず、ｎ型のシリコン基板にＳｉや
Ｇｅをイオン注入により導入する。これにより、図４に
示すように、シリコン基板の表層にベイカンシーリッチ
（vacancy-rich）なアモルファス層５が形成されるとと
もに、アモルファス層５よりも深いところにインタステ
ィシャルリッチ（interstitial-rich ）な層６が形成さ
れる。
Ｇｅをイオン注入により導入する。これにより、図４に
示すように、シリコン基板の表層にベイカンシーリッチ
（vacancy-rich）なアモルファス層５が形成されるとと
もに、アモルファス層５よりも深いところにインタステ
ィシャルリッチ（interstitial-rich ）な層６が形成さ
れる。
【０００８】このような状態で、シリコン基板にボロン
（以下、Ｂと称する。）等の導電型不純物のイオン注入
を行った後、加熱処理を行い、ｐ型領域層を形成する。
（以下、Ｂと称する。）等の導電型不純物のイオン注入
を行った後、加熱処理を行い、ｐ型領域層を形成する。
【０００９】
【発明が解決しようとする課題】しかし、上記の従来例
の半導体装置の製造方法によれば、導電型不純物のイオ
ン注入領域層がベイカンシーリッチな層５を越えてイン
タスティシャルリッチな層６に到達するように形成され
た場合には、インタスティシャルリッチな層６は導電型
不純物の拡散を増速させるため、イオン注入後の加熱処
理後のｐ型領域層は非常に深く形成される。また、導電
型不純物のイオン注入層がベイカンシーリッチな層５内
に形成された場合には、ｐ型領域層が深く形成されるの
を防止することができるが、ベイカンシーリッチな層５
とインタスティシャルリッチな層６との界面近傍に結晶
欠陥を多く含む欠陥層７が形成されるため、形成された
ｐ型領域層とシリコン基板との界面のｐｎ接合がこの界
面近傍に存在すると、素子のリーク電流が増大するとい
う問題がある。また、ｐｎ接合から放出された少数キャ
リアやバルク内の少数キャリアのライフタイムが短くな
るという問題がある。
の半導体装置の製造方法によれば、導電型不純物のイオ
ン注入領域層がベイカンシーリッチな層５を越えてイン
タスティシャルリッチな層６に到達するように形成され
た場合には、インタスティシャルリッチな層６は導電型
不純物の拡散を増速させるため、イオン注入後の加熱処
理後のｐ型領域層は非常に深く形成される。また、導電
型不純物のイオン注入層がベイカンシーリッチな層５内
に形成された場合には、ｐ型領域層が深く形成されるの
を防止することができるが、ベイカンシーリッチな層５
とインタスティシャルリッチな層６との界面近傍に結晶
欠陥を多く含む欠陥層７が形成されるため、形成された
ｐ型領域層とシリコン基板との界面のｐｎ接合がこの界
面近傍に存在すると、素子のリーク電流が増大するとい
う問題がある。また、ｐｎ接合から放出された少数キャ
リアやバルク内の少数キャリアのライフタイムが短くな
るという問題がある。
【００１０】本発明は、係る従来例の問題点に鑑みて創
作されたものであり、半導体基板に浅い導電型領域層を
形成するとともに、該形成された導電型領域層と半導体
基板との界面のｐｎ接合のリーク電流の低減や少数キャ
リアのライフタイムの向上を図ることができる半導体装
置の製造方法の提供を目的とするものである。
作されたものであり、半導体基板に浅い導電型領域層を
形成するとともに、該形成された導電型領域層と半導体
基板との界面のｐｎ接合のリーク電流の低減や少数キャ
リアのライフタイムの向上を図ることができる半導体装
置の製造方法の提供を目的とするものである。
【００１１】
【課題を解決するための手段】上記課題は、第１に、一
導電型の半導体基板に炭素を導入し、炭素導入層を形成
する工程と、前記炭素導入層にシリコン又はゲルマニウ
ムを導入して第１のイオン注入層を形成し、前記半導体
基板の表層にアモルファス層を形成する工程と、前記ア
モルファス層に反対導電型の導電型不純物を導入して第
２のイオン注入層を形成した後、加熱処理を行い、反対
導電型領域層を形成する工程とを有する半導体装置の製
造方法によって達成され、第２に、前記第２のイオン注
入層を前記炭素導入層及び前記アモルファス層の重なり
領域内に形成することを特徴とする第１の発明に記載の
半導体装置の製造方法によって達成される。
導電型の半導体基板に炭素を導入し、炭素導入層を形成
する工程と、前記炭素導入層にシリコン又はゲルマニウ
ムを導入して第１のイオン注入層を形成し、前記半導体
基板の表層にアモルファス層を形成する工程と、前記ア
モルファス層に反対導電型の導電型不純物を導入して第
２のイオン注入層を形成した後、加熱処理を行い、反対
導電型領域層を形成する工程とを有する半導体装置の製
造方法によって達成され、第２に、前記第２のイオン注
入層を前記炭素導入層及び前記アモルファス層の重なり
領域内に形成することを特徴とする第１の発明に記載の
半導体装置の製造方法によって達成される。
【００１２】
【作用】本発明の半導体装置の製造方法によれば、例え
ばシリコン等からなる半導体基板に、表層にアモルファ
ス層を形成するためのシリコンやゲルマニウムを導入す
る工程の前に炭素を導入しているので、炭素の作用によ
りシリコンやゲルマニウムを導入した後に半導体基板に
結晶欠陥が発生するのを防止することができる。
ばシリコン等からなる半導体基板に、表層にアモルファ
ス層を形成するためのシリコンやゲルマニウムを導入す
る工程の前に炭素を導入しているので、炭素の作用によ
りシリコンやゲルマニウムを導入した後に半導体基板に
結晶欠陥が発生するのを防止することができる。
【００１３】これにより、半導体基板に反対導電型不純
物、例えばリンやボロン等を導入して浅い反対導電型領
域層を形成することができるとともに、該形成された反
対導電型領域層と半導体基板との界面のｐｎ接合のリー
ク電流の低減やｐｎ接合から放出された少数キャリアや
バルク内の少数キャリアのライフタイムの向上を図るこ
とができる。
物、例えばリンやボロン等を導入して浅い反対導電型領
域層を形成することができるとともに、該形成された反
対導電型領域層と半導体基板との界面のｐｎ接合のリー
ク電流の低減やｐｎ接合から放出された少数キャリアや
バルク内の少数キャリアのライフタイムの向上を図るこ
とができる。
【００１４】特に、第２のイオン注入層を炭素導入層及
びアモルファス層の重なり領域内に形成することによ
り、イオン注入後、加熱処理の前にインタスティシャル
リッチな層への反対導電型の導電型不純物の導入を避け
ることができるので、確実に、半導体基板に浅い反対導
電型領域層を形成し、かつｐｎ接合のリーク電流の低減
や少数キャリアのライフタイムの向上を図ることができ
る。
びアモルファス層の重なり領域内に形成することによ
り、イオン注入後、加熱処理の前にインタスティシャル
リッチな層への反対導電型の導電型不純物の導入を避け
ることができるので、確実に、半導体基板に浅い反対導
電型領域層を形成し、かつｐｎ接合のリーク電流の低減
や少数キャリアのライフタイムの向上を図ることができ
る。
【００１５】
【実施例】次に、図面を参照しながら本発明の実施例に
ついて説明する。図１（ａ）〜（ｃ）は、本発明の実施
例の半導体装置の製造方法について説明する断面図であ
る。
ついて説明する。図１（ａ）〜（ｃ）は、本発明の実施
例の半導体装置の製造方法について説明する断面図であ
る。
【００１６】まず、図１（ａ）に示すように、加速エネ
ルギ４０ｋｅＶ，ドーズ量１×１０ 15ｃｍ-2の条件で、
イオン注入によりｎ型のシリコン基板（半導体基板）１
に炭素（以下、Ｃと称する。）を導入し、Ｃ導入層２を
形成する。なお、Ｃのドーズ量は１×１０14ｃｍ-2以上
が望ましい。
ルギ４０ｋｅＶ，ドーズ量１×１０ 15ｃｍ-2の条件で、
イオン注入によりｎ型のシリコン基板（半導体基板）１
に炭素（以下、Ｃと称する。）を導入し、Ｃ導入層２を
形成する。なお、Ｃのドーズ量は１×１０14ｃｍ-2以上
が望ましい。
【００１７】次いで、加速エネルギ４０ｋｅＶ，ドーズ
量５×１０14ｃｍ-2の条件で、イオン注入によりシリコ
ン元素（以下、Ｓｉ元素と称する。）をシリコン基板１
に導入し、Ｓｉ導入層（第１のイオン注入層）３を形成
する（図１（ｂ））。これにより、シリコン基板１の表
層にベイカンシイリッチ（vacancy-rich）なアモルファ
ス層が形成されるとともに、アモルファス層よりも深い
ところにインタスティシャルリッチ（interstitial-ric
h ）な層が形成される。なお、Ｓｉ導入層３はＣ導入層
２よりも浅くても、深くてもよいが、Ｃ導入層２はＳｉ
導入層３のアモルファス層の深さ以上の深さを有するこ
とが必要である。また、Ｓｉのドーズ量は３×１０13以
上が望ましい。更に、ゲルマニウム（以下、Ｇｅと称す
る。）を用いる場合、Ｇｅのドーズ量は２×１０13ｃｍ
-2以上が望ましい。
量５×１０14ｃｍ-2の条件で、イオン注入によりシリコ
ン元素（以下、Ｓｉ元素と称する。）をシリコン基板１
に導入し、Ｓｉ導入層（第１のイオン注入層）３を形成
する（図１（ｂ））。これにより、シリコン基板１の表
層にベイカンシイリッチ（vacancy-rich）なアモルファ
ス層が形成されるとともに、アモルファス層よりも深い
ところにインタスティシャルリッチ（interstitial-ric
h ）な層が形成される。なお、Ｓｉ導入層３はＣ導入層
２よりも浅くても、深くてもよいが、Ｃ導入層２はＳｉ
導入層３のアモルファス層の深さ以上の深さを有するこ
とが必要である。また、Ｓｉのドーズ量は３×１０13以
上が望ましい。更に、ゲルマニウム（以下、Ｇｅと称す
る。）を用いる場合、Ｇｅのドーズ量は２×１０13ｃｍ
-2以上が望ましい。
【００１８】次に、加速エネルギ１０ｋｅＶ，ドーズ量
３×１０13ｃｍ-2の条件で、イオン注入によりシリコン
基板１にＢＦ2 + （反対導電型の導電型不純物）を導入
して、Ｓｉ導入層３内であって，アモルファス層内にＢ
導入層（第２のイオン注入層）４を形成した（図１
（ｃ），図２（ａ））後、温度８００℃で加熱処理を行
うと、ｐ型領域層（反対導電型領域層）４ａが形成され
る（図１（ｄ），図２（ｂ））。なお、加熱処理の温度
は、９００℃未満が望ましい。
３×１０13ｃｍ-2の条件で、イオン注入によりシリコン
基板１にＢＦ2 + （反対導電型の導電型不純物）を導入
して、Ｓｉ導入層３内であって，アモルファス層内にＢ
導入層（第２のイオン注入層）４を形成した（図１
（ｃ），図２（ａ））後、温度８００℃で加熱処理を行
うと、ｐ型領域層（反対導電型領域層）４ａが形成され
る（図１（ｄ），図２（ｂ））。なお、加熱処理の温度
は、９００℃未満が望ましい。
【００１９】なお、このようにして形成されたｐ型領域
層４ａは、ウエル，電界効果トランジスタのＳ／Ｄ領域
層又はバイポーラトランジスタのベース領域層として用
いることができる。
層４ａは、ウエル，電界効果トランジスタのＳ／Ｄ領域
層又はバイポーラトランジスタのベース領域層として用
いることができる。
【００２０】次に、このようにして形成されたｐ型領域
層４ａの不純物濃度分布をＳＩＭＳ法により調査した結
果と、このようなｐ型領域層４ａを有するシリコン基板
１の表面状態を電子顕微鏡により観察した結果を説明す
る。
層４ａの不純物濃度分布をＳＩＭＳ法により調査した結
果と、このようなｐ型領域層４ａを有するシリコン基板
１の表面状態を電子顕微鏡により観察した結果を説明す
る。
【００２１】（１）ｐ型領域層４ａを有するシリコン基
板１の表面状態を電子顕微鏡により比較観察した結果を
図３に示す。写真１は、上記の実施例により作成された
試料についてｐ型領域層４ａの不純物濃度分布をＳＩＭ
Ｓ法により比較調査した結果について説明する写真であ
る。なお、写真２は、比較のために調査した従来例につ
いてのものである。従来例としてＳｉ元素が上記と同じ
条件によりＳｉ元素が導入されたシリコン基板の表面層
をアモルファス化したものを用いた。
板１の表面状態を電子顕微鏡により比較観察した結果を
図３に示す。写真１は、上記の実施例により作成された
試料についてｐ型領域層４ａの不純物濃度分布をＳＩＭ
Ｓ法により比較調査した結果について説明する写真であ
る。なお、写真２は、比較のために調査した従来例につ
いてのものである。従来例としてＳｉ元素が上記と同じ
条件によりＳｉ元素が導入されたシリコン基板の表面層
をアモルファス化したものを用いた。
【００２２】写真に示す結果によれば、実施例のＣ＋Ｓ
ｉを導入したものは結晶欠陥がほとんど発生していな
い。これに対して、従来例のＳｉのみを導入したものは
結晶欠陥が多い。
ｉを導入したものは結晶欠陥がほとんど発生していな
い。これに対して、従来例のＳｉのみを導入したものは
結晶欠陥が多い。
【００２３】（２）ｐ型領域層４ａの不純物濃度分布を
ＳＩＭＳ法により比較調査した結果図２（ａ），（ｂ）
は、上記の実施例により作成された試料のｐ型領域層４
ａの不純物濃度分布をＳＩＭＳ法により比較調査した結
果について説明する線図である。図２（ａ）は、イオン
注入直後のＢ濃度分布、図２（ｂ）は加熱処理後のＢ濃
度分布を示す。線図の縦軸はＢ濃度分布、横軸はスパッ
タ時間、即ち、シリコン基板１の表面からの深さを示
す。なお、比較のために調査した従来例のＳｉ元素のみ
を導入した試料についても図示している。従来例として
Ｓｉ元素が上記と同じ条件により導入されたシリコン基
板１の表面層をアモルファス化したものを用いた。
ＳＩＭＳ法により比較調査した結果図２（ａ），（ｂ）
は、上記の実施例により作成された試料のｐ型領域層４
ａの不純物濃度分布をＳＩＭＳ法により比較調査した結
果について説明する線図である。図２（ａ）は、イオン
注入直後のＢ濃度分布、図２（ｂ）は加熱処理後のＢ濃
度分布を示す。線図の縦軸はＢ濃度分布、横軸はスパッ
タ時間、即ち、シリコン基板１の表面からの深さを示
す。なお、比較のために調査した従来例のＳｉ元素のみ
を導入した試料についても図示している。従来例として
Ｓｉ元素が上記と同じ条件により導入されたシリコン基
板１の表面層をアモルファス化したものを用いた。
【００２４】図２（ａ），（ｂ）に示す結果によれば、
Ｃ＋Ｓｉを導入したものは、従来例のＳｉのみを導入し
たものとほぼ同じ深さでｐ型領域層４ａが形成されてい
る。以上のように、本発明の実施例の半導体装置の製造
方法によれば、シリコン基板１にＳｉを導入する工程の
前にシリコン基板１にＣを導入しているので、Ｃの作用
によりＳｉを導入した後にシリコン基板１に結晶欠陥が
発生するのを防止することができる。
Ｃ＋Ｓｉを導入したものは、従来例のＳｉのみを導入し
たものとほぼ同じ深さでｐ型領域層４ａが形成されてい
る。以上のように、本発明の実施例の半導体装置の製造
方法によれば、シリコン基板１にＳｉを導入する工程の
前にシリコン基板１にＣを導入しているので、Ｃの作用
によりＳｉを導入した後にシリコン基板１に結晶欠陥が
発生するのを防止することができる。
【００２５】これにより、シリコン基板１に浅いｐ型領
域層４ａを形成するとともに、該形成されたｐ型領域層
４ａとシリコン基板１との界面のｐｎ接合のリーク電流
の低減やｐｎ接合から放出された少数キャリアやバルク
内の少数キャリアのライフタイムの向上を図ることがで
きる。
域層４ａを形成するとともに、該形成されたｐ型領域層
４ａとシリコン基板１との界面のｐｎ接合のリーク電流
の低減やｐｎ接合から放出された少数キャリアやバルク
内の少数キャリアのライフタイムの向上を図ることがで
きる。
【００２６】特に、シリコン基板１へのＳｉの導入及び
シリコン基板１へのボロン（Ｂ）の導入をイオン注入に
より行ってそれぞれＳｉ導入層３及びＢ導入層４を形成
し、かつ、Ｂ導入層４をＣ導入層２及びＳｉ導入層３の
重なり領域内に形成することにより、イオン注入後、加
熱処理の前にインタスティシャルリッチな層へのＢの導
入を避けることができるので、確実に、シリコン基板１
に浅いｐ型領域層４ａを形成し、かつ該形成されたｐ型
領域層４ａとシリコン基板１との界面のｐｎ接合のリー
ク電流の低減やｐｎ接合から放出された少数キャリアや
バルク内の少数キャリアのライフタイムの向上を図るこ
とができる。
シリコン基板１へのボロン（Ｂ）の導入をイオン注入に
より行ってそれぞれＳｉ導入層３及びＢ導入層４を形成
し、かつ、Ｂ導入層４をＣ導入層２及びＳｉ導入層３の
重なり領域内に形成することにより、イオン注入後、加
熱処理の前にインタスティシャルリッチな層へのＢの導
入を避けることができるので、確実に、シリコン基板１
に浅いｐ型領域層４ａを形成し、かつ該形成されたｐ型
領域層４ａとシリコン基板１との界面のｐｎ接合のリー
ク電流の低減やｐｎ接合から放出された少数キャリアや
バルク内の少数キャリアのライフタイムの向上を図るこ
とができる。
【００２７】なお、上記の実施例では、アモルファス層
を形成するためにＳｉを導入しているが、シリコン基板
１の表層をアモルファス化させ、かつ導電型を有しない
ゲルマニウム（Ｇｅ）等他のＩＶ族元素を導入してもよ
い。
を形成するためにＳｉを導入しているが、シリコン基板
１の表層をアモルファス化させ、かつ導電型を有しない
ゲルマニウム（Ｇｅ）等他のＩＶ族元素を導入してもよ
い。
【００２８】また、導電型不純物としてｐ型不純物のＢ
を含む化合物、ＢＦ2 を用いているが、Ｂ単体或いは他
のｐ型不純物を用いてもよい。更に、ｎ型のシリコン基
板１を用いているが、ｐ型のシリコン基板を用いてもよ
い。この場合、導電型不純物としてｎ型不純物、例えば
リン（Ｐ）を用いることができる。
を含む化合物、ＢＦ2 を用いているが、Ｂ単体或いは他
のｐ型不純物を用いてもよい。更に、ｎ型のシリコン基
板１を用いているが、ｐ型のシリコン基板を用いてもよ
い。この場合、導電型不純物としてｎ型不純物、例えば
リン（Ｐ）を用いることができる。
【００２９】更に、ＭＯＳトランジスタのソース／ドレ
イン領域層やバイポーラトランジスタのベース層等を形
成するためにＢ導入層を選択的に形成するような場合、
特定の平面領域に選択的にＣ導入層及びＳｉ導入層を形
成した後、Ｃ導入層及びＳｉ導入層の特定の平面領域内
にＢ導入層を形成してもよいし、場合によりＣ導入層及
びＳｉ導入層の平面領域外の領域にはみ出すように形成
してもよい。また、シリコン基板の全面にＣ導入層及び
Ｓｉ導入層を形成した後、Ｃ導入層及びＳｉ導入層の特
定の平面領域内にＢ導入層を形成してもよい。但し、こ
の場合、Ｂ導入層の深さをＣ導入層及びＳｉ導入層の深
さよりも浅くすると、イオン注入後、加熱処理の前にイ
ンタスティシャルリッチな層へのＢの導入を避けること
ができるので、確実に、シリコン基板に浅い反対導電型
領域層を形成し、かつｐｎ接合のリーク電流の低減や少
数キャリアのライフタイムの向上を図ることができる。
イン領域層やバイポーラトランジスタのベース層等を形
成するためにＢ導入層を選択的に形成するような場合、
特定の平面領域に選択的にＣ導入層及びＳｉ導入層を形
成した後、Ｃ導入層及びＳｉ導入層の特定の平面領域内
にＢ導入層を形成してもよいし、場合によりＣ導入層及
びＳｉ導入層の平面領域外の領域にはみ出すように形成
してもよい。また、シリコン基板の全面にＣ導入層及び
Ｓｉ導入層を形成した後、Ｃ導入層及びＳｉ導入層の特
定の平面領域内にＢ導入層を形成してもよい。但し、こ
の場合、Ｂ導入層の深さをＣ導入層及びＳｉ導入層の深
さよりも浅くすると、イオン注入後、加熱処理の前にイ
ンタスティシャルリッチな層へのＢの導入を避けること
ができるので、確実に、シリコン基板に浅い反対導電型
領域層を形成し、かつｐｎ接合のリーク電流の低減や少
数キャリアのライフタイムの向上を図ることができる。
【００３０】
【発明の効果】以上のように、本発明の半導体装置の製
造方法によれば、例えばシリコン等からなる半導体基板
に、アモルファス層を形成するためにシリコンやゲルマ
ニウムを導入する工程の前に炭素を導入しているので、
炭素の作用によりシリコンを導入した後に半導体基板に
結晶欠陥が発生するのを防止することができる。
造方法によれば、例えばシリコン等からなる半導体基板
に、アモルファス層を形成するためにシリコンやゲルマ
ニウムを導入する工程の前に炭素を導入しているので、
炭素の作用によりシリコンを導入した後に半導体基板に
結晶欠陥が発生するのを防止することができる。
【００３１】これにより、半導体基板に浅い反対導電型
領域層を形成するとともに、該形成された反対導電型領
域層と半導体基板との界面のｐｎ接合のリーク電流の低
減や少数キャリアのライフタイムの向上を図ることがで
きる。
領域層を形成するとともに、該形成された反対導電型領
域層と半導体基板との界面のｐｎ接合のリーク電流の低
減や少数キャリアのライフタイムの向上を図ることがで
きる。
【図１】本発明の実施例に係る半導体装置の製造方法に
ついて説明する断面図である。
ついて説明する断面図である。
【図２】本発明の実施例に係る半導体装置の製造方法に
より作成された導電型領域層のボロン濃度分布について
説明する比較線図である。
より作成された導電型領域層のボロン濃度分布について
説明する比較線図である。
【図３】本発明の実施例に係る半導体装置の製造方法に
より作成された導電型領域層の表面状態を観察した写真
である。
より作成された導電型領域層の表面状態を観察した写真
である。
【図４】従来例に係るSiを導入した後に形成されるアモ
ルファス層やインタスティシャルリッチな層について説
明する線図である。
ルファス層やインタスティシャルリッチな層について説
明する線図である。
１ シリコン基板（半導体基板）、 ２ Ｃ導入層、 ３ Ｓｉ導入層（第１のイオン注入層）、 ４ Ｂ導入層（第２のイオン注入層）、 ４ａ ｐ型領域層（反対導電型領域層）、 ５ アモルファス層（ベイカンシーリッチな層）、 ６ インタスティシャルリッチな層、 ７ 欠陥層。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月１２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】これにより、半導体基板に浅い反対導電型
領域層を形成するとともに、該形成された反対導電型領
域層と半導体基板との界面のｐｎ接合のリーク電流の低
減や少数キャリアのライフタイムの向上を図ることがで
きる。
領域層を形成するとともに、該形成された反対導電型領
域層と半導体基板との界面のｐｎ接合のリーク電流の低
減や少数キャリアのライフタイムの向上を図ることがで
きる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明の実施例に係る半導体装置の製造方法に
ついて説明する断面図である。
ついて説明する断面図である。
【図２】本発明の実施例に係る半導体装置の製造方法に
より作成された導電型領域層のボロン濃度分布について
説明する比較線図である。
より作成された導電型領域層のボロン濃度分布について
説明する比較線図である。
【図３】本発明の実施例に係る半導体装置の製造方法に
より作成された導電型領域層の表面の結晶構造写真であ
る。
より作成された導電型領域層の表面の結晶構造写真であ
る。
【図４】従来例に係るSiを導入した後に形成されるアモ
ルファス層やインタスティシャルリッチな層について説
明する線図である。
ルファス層やインタスティシャルリッチな層について説
明する線図である。
【符号の説明】 １ シリコン基板（半導体基板）、 ２ Ｃ導入層、 ３ Ｓｉ導入層（第１のイオン注入層）、 ４ Ｂ導入層（第２のイオン注入層）、 ４ａ ｐ型領域層（反対導電型領域層）。 ５ アモルファス層（ベイカンシーリッチな層）、 ６ インタスティシャルリッチな層、 ７ 欠陥層。
Claims (2)
- 【請求項１】 一導電型の半導体基板に炭素を導入し、
炭素導入層を形成する工程と、 前記炭素導入層にシリコン又はゲルマニウムを導入して
第１のイオン注入層を形成し、前記半導体基板の表層に
アモルファス層を形成する工程と、 前記アモルファス層に反対導電型の導電型不純物を導入
して第２のイオン注入層を形成した後、加熱処理を行
い、反対導電型領域層を形成する工程とを有する半導体
装置の製造方法。 - 【請求項２】 前記第２のイオン注入層を前記炭素導入
層及びアモルファス層の重なり領域内に形成することを
特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4305686A JPH06163574A (ja) | 1992-11-16 | 1992-11-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4305686A JPH06163574A (ja) | 1992-11-16 | 1992-11-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163574A true JPH06163574A (ja) | 1994-06-10 |
Family
ID=17948142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4305686A Withdrawn JPH06163574A (ja) | 1992-11-16 | 1992-11-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163574A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5654210A (en) * | 1994-09-13 | 1997-08-05 | Lsi Logic Corporation | Process for making group IV semiconductor substrate treated with one or more group IV elements to form one or more barrier regions capable of inhibiting migration of dopant materials in substrate |
| US5858864A (en) * | 1994-09-13 | 1999-01-12 | Lsi Logic Corporation | Process for making group IV semiconductor substrate treated with one or more group IV elements to form barrier region capable of inhibiting migration of dopant materials in substrate |
| US7189624B2 (en) | 2003-06-17 | 2007-03-13 | Kabushiki Kaisha Toshiba | Fabrication method for a semiconductor device including a semiconductor substrate formed with a shallow impurity region |
| JP2012079744A (ja) * | 2010-09-30 | 2012-04-19 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
-
1992
- 1992-11-16 JP JP4305686A patent/JPH06163574A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5654210A (en) * | 1994-09-13 | 1997-08-05 | Lsi Logic Corporation | Process for making group IV semiconductor substrate treated with one or more group IV elements to form one or more barrier regions capable of inhibiting migration of dopant materials in substrate |
| US5858864A (en) * | 1994-09-13 | 1999-01-12 | Lsi Logic Corporation | Process for making group IV semiconductor substrate treated with one or more group IV elements to form barrier region capable of inhibiting migration of dopant materials in substrate |
| US7189624B2 (en) | 2003-06-17 | 2007-03-13 | Kabushiki Kaisha Toshiba | Fabrication method for a semiconductor device including a semiconductor substrate formed with a shallow impurity region |
| US7453090B2 (en) | 2003-06-17 | 2008-11-18 | Kabushiki Kaisha Toshiba | Semiconductor device including a semiconductor substrate formed with a shallow impurity region |
| JP2012079744A (ja) * | 2010-09-30 | 2012-04-19 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1063731A (en) | Method for making transistor structures having impurity regions separated by a short lateral distance | |
| US10607839B2 (en) | Method of reducing an impurity concentration in a semiconductor body | |
| JPH11168069A (ja) | 半導体装置の製造方法 | |
| JPS58154267A (ja) | バイポ−ラ・トランジスタの製造方法 | |
| US8921979B2 (en) | Method for producing a semiconductor layer | |
| JPS5821419B2 (ja) | 格子欠陥除去方法 | |
| JPH0997899A (ja) | 半導体装置およびその製造方法 | |
| JPH0642465B2 (ja) | 浅い接合の形成方法 | |
| JPH06163574A (ja) | 半導体装置の製造方法 | |
| US6642096B2 (en) | Bipolar transistor manufacturing | |
| JPS6392030A (ja) | 半導体装置の製造方法 | |
| WO2019082536A1 (ja) | 基板の熱処理方法 | |
| JPH1041240A (ja) | 半導体装置およびその製造方法 | |
| JP2810947B2 (ja) | 半導体装置の製造方法 | |
| JPH03201535A (ja) | 半導体装置とその製造方法 | |
| JPH05335559A (ja) | 二重拡散層の作り込み方法 | |
| CN112652663B (zh) | Mos晶体管及利用离子注入提高源漏掺杂浓度的方法 | |
| JP2846329B2 (ja) | 半導体装置の製造方法 | |
| US20050037588A1 (en) | Method for manufacturing and structure of semiconductor device with sinker contact region | |
| KR960012288A (ko) | 반도체 소자 제조용 웨이퍼 및 그 제작방법 | |
| JPH06151348A (ja) | 半導体装置の製造方法 | |
| KR100309641B1 (ko) | 바이시모스메모리셀제조방법 | |
| JPH01245519A (ja) | 半導体装置の製造方法 | |
| JPH04107829A (ja) | 半導体装置 | |
| KR960002087B1 (ko) | 고 에너지 이온주입을 이용한 반도체 소자의 소오스/드레인 접합 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |