JPH06169062A - 過電圧保護方法およびそれを用いた半導体装置 - Google Patents
過電圧保護方法およびそれを用いた半導体装置Info
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- JPH06169062A JPH06169062A JP31978292A JP31978292A JPH06169062A JP H06169062 A JPH06169062 A JP H06169062A JP 31978292 A JP31978292 A JP 31978292A JP 31978292 A JP31978292 A JP 31978292A JP H06169062 A JPH06169062 A JP H06169062A
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000015556 catabolic process Effects 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000001514 detection method Methods 0.000 claims description 2
- 230000001681 protective effect Effects 0.000 abstract description 3
- 238000010276 construction Methods 0.000 abstract description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 abstract 1
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】
【目的】 出力トランジスタに印加される過電圧による
過電流集中破壊を保護する。 【構成】 ゲート酸化膜の厚いトランジスタを形成し、
そのトランジスタのドレイン端子を出力用トランジスタ
のゲート端子に、ゲート端子を出力用トランジスタのド
レイン端子に、ソース端子を出力用トランジスタのソー
ス端子に接続し、出力用トランジスタより低い耐圧のダ
イオードを出力用トランジスタのドレイン・ソース間に
形成した構成となっている。 【効果】 過電圧を検出し、出力用トランジスタのゲー
ト・ソース間をショートし、出力用トランジスタより低
い耐圧の出力用トランジスタのゲート・ソース間に設け
たダイオードにエネルギー集中させるための回路は簡単
となり、また同一半導体基板上に形成するための製作工
程も簡単になる。
過電流集中破壊を保護する。 【構成】 ゲート酸化膜の厚いトランジスタを形成し、
そのトランジスタのドレイン端子を出力用トランジスタ
のゲート端子に、ゲート端子を出力用トランジスタのド
レイン端子に、ソース端子を出力用トランジスタのソー
ス端子に接続し、出力用トランジスタより低い耐圧のダ
イオードを出力用トランジスタのドレイン・ソース間に
形成した構成となっている。 【効果】 過電圧を検出し、出力用トランジスタのゲー
ト・ソース間をショートし、出力用トランジスタより低
い耐圧の出力用トランジスタのゲート・ソース間に設け
たダイオードにエネルギー集中させるための回路は簡単
となり、また同一半導体基板上に形成するための製作工
程も簡単になる。
Description
【０００１】
【産業上の利用分野】この発明は過電圧保護方法に関
し、特にその方法の簡略化に関する。
し、特にその方法の簡略化に関する。
【０００２】
【従来の技術】従来、この種の過電圧保護方法は、図５
に示す等価回路のように、コンパレータ２９、基準電圧
２６を形成し、コンパレータ２９の第１の入力を基準電
圧２６に接続し、第２の入力を出力用トランジスタ１Ｃ
のドレイン・ソース間に直列接続した分圧抵抗２４，２
５の中間点に接続し、コンパレータ２９の出力を出力用
トランジスタ１Ｃのゲート・ソース間に形成したＧＳク
ランプ用トランジスタ２７のゲート端子に接続した構成
となっており、ゲート端子１３Ｃに出力用トランジスタ
１Ｃの駆動電圧が印加された場合に、ドレイン端子１２
Ｃに過電圧が印加されると、コンパレータ２９の出力
が”Ｌ”→”Ｈ”となり、ＧＳクランプ用トランジスタ
２７がＯＮし、出力用トランジスタ１ＣがＯＦＦし、出
力用トランジスタの耐圧より低く設定したダイオード２
ｂがブレークダウンし、過電圧でのエネルギーが出力用
トランジスタに集中することなく保護できるという動作
となっていた。
に示す等価回路のように、コンパレータ２９、基準電圧
２６を形成し、コンパレータ２９の第１の入力を基準電
圧２６に接続し、第２の入力を出力用トランジスタ１Ｃ
のドレイン・ソース間に直列接続した分圧抵抗２４，２
５の中間点に接続し、コンパレータ２９の出力を出力用
トランジスタ１Ｃのゲート・ソース間に形成したＧＳク
ランプ用トランジスタ２７のゲート端子に接続した構成
となっており、ゲート端子１３Ｃに出力用トランジスタ
１Ｃの駆動電圧が印加された場合に、ドレイン端子１２
Ｃに過電圧が印加されると、コンパレータ２９の出力
が”Ｌ”→”Ｈ”となり、ＧＳクランプ用トランジスタ
２７がＯＮし、出力用トランジスタ１ＣがＯＦＦし、出
力用トランジスタの耐圧より低く設定したダイオード２
ｂがブレークダウンし、過電圧でのエネルギーが出力用
トランジスタに集中することなく保護できるという動作
となっていた。
【０００３】
【発明が解決しようとする課題】ところで、上記の従来
の過電圧保護方法は、過電圧を検出し出力用トランジス
タのゲート・ソース間をショートするために回路が複雑
となり、また、同一半導体基板上に形成するためには、
出力用トランジスタの回路の分離領域を形成しなければ
ならず、製作工程が複雑になるという欠点があった。
の過電圧保護方法は、過電圧を検出し出力用トランジス
タのゲート・ソース間をショートするために回路が複雑
となり、また、同一半導体基板上に形成するためには、
出力用トランジスタの回路の分離領域を形成しなければ
ならず、製作工程が複雑になるという欠点があった。
【０００４】
【課題を解決するための手段】上記の問題を解決するた
めに、出力用トランジスタに印加される過電圧による過
電流集中破壊を保護する方法において、ゲート酸化膜の
厚いトランジスタを形成し、そのトランジスタのドレイ
ン端子を出力用トランジスタのゲート端子に、ゲート端
子を出力用トランジスタのドレイン端子に、ソース端子
を出力用トランジスタのソース端子に接続し、出力用ト
ランジスタより低い耐圧のダイオードを出力用トランジ
スタのドレイン・ソース間に形成した構成となってい
る。
めに、出力用トランジスタに印加される過電圧による過
電流集中破壊を保護する方法において、ゲート酸化膜の
厚いトランジスタを形成し、そのトランジスタのドレイ
ン端子を出力用トランジスタのゲート端子に、ゲート端
子を出力用トランジスタのドレイン端子に、ソース端子
を出力用トランジスタのソース端子に接続し、出力用ト
ランジスタより低い耐圧のダイオードを出力用トランジ
スタのドレイン・ソース間に形成した構成となってい
る。
【０００５】
【作用】上記の構成によると、過電圧による過電流集中
破壊を保護するために、過電圧を検出し、出力トランジ
スタのゲート・ソース間をショートするための回路は簡
単となり、また、同一半導体基板上に形成する製作工程
も簡単となる。
破壊を保護するために、過電圧を検出し、出力トランジ
スタのゲート・ソース間をショートするための回路は簡
単となり、また、同一半導体基板上に形成する製作工程
も簡単となる。
【０００６】
【実施例】以下、この発明について図面を参照して説明
する。
する。
【０００７】図１はこの発明の一実施例の断面図であ
る。図２は図１の断面図の等価回路である。図におい
て、１ａ，１ｂは出力用トランジスタ、２ａ，２ｂは保
護ダイオード、３ａ，３ｂはＧＳクランプ用トランジス
タ、４はｎ- 基板、５はＰウエル層、６はＮ層、７はＰ
層、８はＮ+ 層、９はＰ+ 層、１０ａ，１０ｂは酸化
膜、１０ｃはゲート酸化膜、１１はゲートポリシリ、１
２ａ，１２ｂはドレイン端子、１３ａ，１３ｂはゲート
端子、１４ａ，１４ｂはソース端子である。
る。図２は図１の断面図の等価回路である。図におい
て、１ａ，１ｂは出力用トランジスタ、２ａ，２ｂは保
護ダイオード、３ａ，３ｂはＧＳクランプ用トランジス
タ、４はｎ- 基板、５はＰウエル層、６はＮ層、７はＰ
層、８はＮ+ 層、９はＰ+ 層、１０ａ，１０ｂは酸化
膜、１０ｃはゲート酸化膜、１１はゲートポリシリ、１
２ａ，１２ｂはドレイン端子、１３ａ，１３ｂはゲート
端子、１４ａ，１４ｂはソース端子である。
【０００８】この実施例では、Ｎ型基板４上に出力用ト
ランジスタ１ａを縦型ＭＯＳＦＥＴとして形成し、その
外周に出力用トランジスタ１ａより低い耐圧の保護ダイ
オード２ａと絶縁用酸化膜１０ａをゲート酸化膜とした
ＧＳクランプ用トランジスタ３ａであるＮｃｈＭＯＳＦ
ＥＴを形成する。
ランジスタ１ａを縦型ＭＯＳＦＥＴとして形成し、その
外周に出力用トランジスタ１ａより低い耐圧の保護ダイ
オード２ａと絶縁用酸化膜１０ａをゲート酸化膜とした
ＧＳクランプ用トランジスタ３ａであるＮｃｈＭＯＳＦ
ＥＴを形成する。
【０００９】次に上記の動作について説明する。
【００１０】出力用トランジスタを駆動するための電圧
をゲート端子１３ａ，１３ｂに印加した状態で、ドレイ
ン端子１２ａ，１２ｂに過電圧を印加すると、ＧＳクラ
ンプ用トランジスタ３ａ，ｂがオンし、ゲート端子１３
ａ，１３ｂの電位をソースにショートし、保護ダイオー
ド２ａ，２ｂに過電圧によるエネルギーを集中させ、出
力用トランジスタ１ａ，１ｂを保護する。過電圧検出値
のコントロールはＰウエル層５の濃度または、酸化膜１
０ａ，１０ｂの厚さでできる。
をゲート端子１３ａ，１３ｂに印加した状態で、ドレイ
ン端子１２ａ，１２ｂに過電圧を印加すると、ＧＳクラ
ンプ用トランジスタ３ａ，ｂがオンし、ゲート端子１３
ａ，１３ｂの電位をソースにショートし、保護ダイオー
ド２ａ，２ｂに過電圧によるエネルギーを集中させ、出
力用トランジスタ１ａ，１ｂを保護する。過電圧検出値
のコントロールはＰウエル層５の濃度または、酸化膜１
０ａ，１０ｂの厚さでできる。
【００１１】
【実施例２】図３は、この発明の第２実施例の断面図で
ある。図４は図１の断面図の等価回路である。図におい
て２１ａ，２１ｂは出力用トランジスタ２２ａ，２２ｂ
は保護ダイオード、２３ａ，２３ｂはＧＳクランプ用ト
ランジスタ、３０はＰ- 基板、１８はＮ層、２０はＮウ
エル層、１７ａ，１７ｂはドレイン端子、１６ａ，１６
ｂはソース端子、１５ａ，１５ｂはゲート端子出有、そ
の他は第１の実施例と同様であるため、同一符号を付し
てその説明を省略する。
ある。図４は図１の断面図の等価回路である。図におい
て２１ａ，２１ｂは出力用トランジスタ２２ａ，２２ｂ
は保護ダイオード、２３ａ，２３ｂはＧＳクランプ用ト
ランジスタ、３０はＰ- 基板、１８はＮ層、２０はＮウ
エル層、１７ａ，１７ｂはドレイン端子、１６ａ，１６
ｂはソース端子、１５ａ，１５ｂはゲート端子出有、そ
の他は第１の実施例と同様であるため、同一符号を付し
てその説明を省略する。
【００１２】この実施例は、出力用トランジスタとＧＳ
クランプ用トランジスタとＰｃｈＭＯＳＦＥＴに代えた
こと以外動作は同じであり、第１の実施例と同様の動作
効果となる。
クランプ用トランジスタとＰｃｈＭＯＳＦＥＴに代えた
こと以外動作は同じであり、第１の実施例と同様の動作
効果となる。
【００１３】
【発明の効果】以上説明したように、この発明は出力用
トランジスタに印加される過電圧によるか電流集中破壊
を保護する方法において、ゲート酸化膜の厚いトランジ
スタを形成し、そのトランジスタのドレイン端子を出力
用トランジスタのゲート端子に、ゲート端子を出力用ト
ランジスタのドレイン端子に、ソース端子を出力用トラ
ンジスタのソース端子に接続し、出力用トランジスタよ
り低い耐圧のダイオードを出力用トランジスタのドレイ
ン・ソース間に形成することにより、過電圧による過電
流集中破壊を保護するために過電圧を検出し、出力用ト
ランジスタのゲート・ソース間をショートし、出力用ト
ランジスタより低い耐圧の出力用トランジスタのゲート
・ソース間に設けたダイオードにエネルギー集中させる
ための回路は簡単となり、また、同一半導体基板上に形
成するための製作工程も簡単になる。
トランジスタに印加される過電圧によるか電流集中破壊
を保護する方法において、ゲート酸化膜の厚いトランジ
スタを形成し、そのトランジスタのドレイン端子を出力
用トランジスタのゲート端子に、ゲート端子を出力用ト
ランジスタのドレイン端子に、ソース端子を出力用トラ
ンジスタのソース端子に接続し、出力用トランジスタよ
り低い耐圧のダイオードを出力用トランジスタのドレイ
ン・ソース間に形成することにより、過電圧による過電
流集中破壊を保護するために過電圧を検出し、出力用ト
ランジスタのゲート・ソース間をショートし、出力用ト
ランジスタより低い耐圧の出力用トランジスタのゲート
・ソース間に設けたダイオードにエネルギー集中させる
ための回路は簡単となり、また、同一半導体基板上に形
成するための製作工程も簡単になる。
【図１】 この発明の第１実施例の断面図である。
【図２】 図１の等価回路である。
【図３】 この発明の第２実施例の断面図である。
【図４】 図３の等価回路である。
【図５】 従来の等価回路である。
１ａ，１ｂ 出力用トランジスタ ２ａ，２ｂ 保護ダイオード ３ａ，３ｂ ＧＳクランプ用トランジスタ ４ Ｎ- 基板 ５ Ｐウエル層 ６ Ｎ層 ７ Ｐ層 ８ Ｎ+ 層 ９ Ｐ+ 層 １０ａ，１０ｂ 酸化膜 １０ｃゲート酸化膜 １１ ゲートポリシリ １２ａ，１２ｂ ドレイン端子 １３ａ，１３ｂ ゲート端子 １４ａ，１４ｂ ソース端子 １５ａ，１５ｂ ゲート端子 １６ａ，１６ｂ ソース端子 １７ａ，１７ｂ ドレイン端子 １８ Ｎ層 １９ Ｐ層 ２０ Ｎウエル層 ２１ａ，２１ｂ 出力用トランジスタ ２２ａ，２２ｂ 保護ダイオード ２３ａ，２３ｂ ＧＳクランプ用トランジスタ ２４，２５ 抵抗 ２６ 基準電圧 ２７ ＧＳクランプ用トランジスタ ２８ ＡＮＤゲート ２９ コンパレータ ３０ Ｐ- 基板
Claims (4)
- 【請求項１】出力用トランジスタに印加される過電圧に
よる過電流集中破壊を保護する方法において、ゲート酸
化膜の厚いトランジスタを形成し、そのトランジスタの
ドレイン端子を出力用トランジスタのゲート端子にゲー
ト端子を出力用トランジスタのドレイン端子にソース端
子を出力用トランジスタのソース端子に接続し、出力用
トランジスタより低い耐圧のダイオードを出力用トラン
ジスタのドレイン・ソース間に接続したことを特徴とす
る過電圧保護方法。 - 【請求項２】前記出力用トランジスタと前記ゲート酸化
膜の厚いトランジスタと前記出力用トランジスタより低
い耐圧のダイオードが同一半導体基板上に形成されたこ
とを特徴とする請求項１に記載の過電圧保護方法。 - 【請求項３】出力トランジスタのドレインとして作用す
る一導電型半導体基板に出力用トランジスタと、前記基
板を一方の極とする前記出力用トランジスタより耐圧の
低いダイオードと、他導電型のウエル層とを有し、その
ウエル層内に一導電型チャンネルであって、所望する検
出電圧に対応する高しきい値電圧のクランプ用トランジ
スタを有し、前記出力用トランジスタのソース端子と前
記クランプ用トランジスタのソース端子と、前記ダイオ
ードの他の極とを接続し、出力用トランジスタのゲート
端子とクランプ用トランジスタのドレイン端子を接続
し、前記クランプ用トランジスタのゲート端子を基板に
接続したことを特徴とする半導体装置。 - 【請求項４】前記クランプ用トランジスタの高しきい値
は厚いゲート酸化膜によっている請求項３の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31978292A JPH06169062A (ja) | 1992-11-30 | 1992-11-30 | 過電圧保護方法およびそれを用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31978292A JPH06169062A (ja) | 1992-11-30 | 1992-11-30 | 過電圧保護方法およびそれを用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06169062A true JPH06169062A (ja) | 1994-06-14 |
Family
ID=18114133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31978292A Pending JPH06169062A (ja) | 1992-11-30 | 1992-11-30 | 過電圧保護方法およびそれを用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06169062A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010056486A (ja) * | 2008-08-29 | 2010-03-11 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| JPWO2016148156A1 (ja) * | 2015-03-17 | 2017-07-13 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
-
1992
- 1992-11-30 JP JP31978292A patent/JPH06169062A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010056486A (ja) * | 2008-08-29 | 2010-03-11 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| US8097914B2 (en) | 2008-08-29 | 2012-01-17 | Sony Corporation | Semiconductor device and manufacturing method of the same |
| US8227314B2 (en) | 2008-08-29 | 2012-07-24 | Sony Corporation | Semiconductor device and manufacturing method of the same |
| JPWO2016148156A1 (ja) * | 2015-03-17 | 2017-07-13 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
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