JPH0616537B2 - 半導体基体の製造方法 - Google Patents
半導体基体の製造方法Info
- Publication number
- JPH0616537B2 JPH0616537B2 JP58203808A JP20380883A JPH0616537B2 JP H0616537 B2 JPH0616537 B2 JP H0616537B2 JP 58203808 A JP58203808 A JP 58203808A JP 20380883 A JP20380883 A JP 20380883A JP H0616537 B2 JPH0616537 B2 JP H0616537B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- single crystal
- silicon single
- layer
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
Landscapes
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体基体特にＳＯＩ（Silicon on Insulato
r）基体の製造方法に関する。
r）基体の製造方法に関する。
周知の如く、半導体素子の製造に際しては例えばＳＯＳ
（Silicon on Sapphine）基体が用いられている。かか
るＳＯＳ基体は、通常サフアイア基板（ウエハ）の表面
を十分平滑処理した後、該基板表面に気相成長により薄
い単結晶シリコン層を形成することによつて製造され
る。
（Silicon on Sapphine）基体が用いられている。かか
るＳＯＳ基体は、通常サフアイア基板（ウエハ）の表面
を十分平滑処理した後、該基板表面に気相成長により薄
い単結晶シリコン層を形成することによつて製造され
る。
しかしながら、従来技術によれば、単結晶シリコン層の
結晶性に問題が生じ、結晶欠陥の発生や電気的特性の劣
化を招く。これは、気相成長過程の初期においてはウエ
ハの結晶構造の影響を受け、本来の結晶構造をとりにく
いことに起因する。つまり、結晶構造の完全さが得られ
るまでには、数百Å程度の膜厚を必要とする。このた
め、単結晶シリコン層の上層には完全結晶層が形成され
るが、下層の不完全結晶層の影響を受け完全結晶層に結
晶欠陥を生じやすく、不完全結晶層ではリーク電流が増
大する等の電気的特性が劣化し半導体基板に素子を形成
した場合、素子の高速化、高密度化の妨げとなつてい
る。
結晶性に問題が生じ、結晶欠陥の発生や電気的特性の劣
化を招く。これは、気相成長過程の初期においてはウエ
ハの結晶構造の影響を受け、本来の結晶構造をとりにく
いことに起因する。つまり、結晶構造の完全さが得られ
るまでには、数百Å程度の膜厚を必要とする。このた
め、単結晶シリコン層の上層には完全結晶層が形成され
るが、下層の不完全結晶層の影響を受け完全結晶層に結
晶欠陥を生じやすく、不完全結晶層ではリーク電流が増
大する等の電気的特性が劣化し半導体基板に素子を形成
した場合、素子の高速化、高密度化の妨げとなつてい
る。
本発明は上記事情に鑑みてなされたもので、結晶欠陥の
発生や電気的特性の劣化を阻止し、素子の高速化、高密
度化が可能な半導体基体の製造方法を提供することを目
的とするものである。
発生や電気的特性の劣化を阻止し、素子の高速化、高密
度化が可能な半導体基体の製造方法を提供することを目
的とするものである。
本発明は、表面が十分平滑に形成された半導体層と表面
が平滑に形成された絶縁性基板を、平滑表面が相接する
ように重ねた後、熱圧着することによつて前述した目的
を達成することを図つたものである。即ち、表面が研磨
により十分に平滑に形成された半導体層と、表面が研磨
により十分に平滑に形成された絶縁性基板とを別々の工
程で作成した後、両者を熱圧着して一体化して従来の如
く成長初期に半導体基板の結晶構造に左右される不完全
結晶層の発生を回避し、完全結晶状態の半導体層を有す
る半導体基体を形成するものである。
が平滑に形成された絶縁性基板を、平滑表面が相接する
ように重ねた後、熱圧着することによつて前述した目的
を達成することを図つたものである。即ち、表面が研磨
により十分に平滑に形成された半導体層と、表面が研磨
により十分に平滑に形成された絶縁性基板とを別々の工
程で作成した後、両者を熱圧着して一体化して従来の如
く成長初期に半導体基板の結晶構造に左右される不完全
結晶層の発生を回避し、完全結晶状態の半導体層を有す
る半導体基体を形成するものである。
以下、本発明の一実施例を第１図(a)〜(c)を参照して説
明する。
明する。
まず、半導体基板としての例えば砒素を高濃度にドープ
した比抵抗0.002 cmのシリコン単結晶基板１の表面をミ
ラー研磨した。つづいて、この基板１上に一般的な気相
成長技術により半導体層としての厚さ0.5μｍのシリコ
ン単結晶層２を成長させた（第１(a)図示）。次いで、
上記と同様に表面がミラー研磨された絶縁性基板として
のＳｉＯ２基板３を用意し、この基板３の表面上に前記
基板１を該基板１の単結晶層２がＳｉＯ２基板３の表面
と接するように重ねた。しかる後、１×１０−４torrの
真空中で９５０℃、５００ｇ／cm3の条件で１時間熱圧
着を行なつた（第１図(b)図示）。更に、降温を行なつ
た後、不純物濃度によりエツチング速度に選択性のある
フツ硝酸系エツチング液を用い、前記シリコン単結晶基
板１を除去して半導体基体を製造した。なお、上記エツ
チング液には、ＨＦ：ＨＮＯ３：ＣＨ３ＣＯＯＨ−１：
３：８を用い、このときのエツチング速度はシリコン単
結晶基板１で２．３μｍ／min、シリコン単結晶層２で
ほぼ零であつた（第１図(c)図示）。
した比抵抗0.002 cmのシリコン単結晶基板１の表面をミ
ラー研磨した。つづいて、この基板１上に一般的な気相
成長技術により半導体層としての厚さ0.5μｍのシリコ
ン単結晶層２を成長させた（第１(a)図示）。次いで、
上記と同様に表面がミラー研磨された絶縁性基板として
のＳｉＯ２基板３を用意し、この基板３の表面上に前記
基板１を該基板１の単結晶層２がＳｉＯ２基板３の表面
と接するように重ねた。しかる後、１×１０−４torrの
真空中で９５０℃、５００ｇ／cm3の条件で１時間熱圧
着を行なつた（第１図(b)図示）。更に、降温を行なつ
た後、不純物濃度によりエツチング速度に選択性のある
フツ硝酸系エツチング液を用い、前記シリコン単結晶基
板１を除去して半導体基体を製造した。なお、上記エツ
チング液には、ＨＦ：ＨＮＯ３：ＣＨ３ＣＯＯＨ−１：
３：８を用い、このときのエツチング速度はシリコン単
結晶基板１で２．３μｍ／min、シリコン単結晶層２で
ほぼ零であつた（第１図(c)図示）。
しかして、本発明によれば、シリコン単結晶層２を有す
るシリコン単結晶基板１とＳｉＯ２基板３とを別々の工
程で作製した後、これらを熱圧着しシリコン単結晶基板
１を選択的にエツチングするため、従来と比べ結晶性が
完全なシリコン単結晶層２を得ることができる。
るシリコン単結晶基板１とＳｉＯ２基板３とを別々の工
程で作製した後、これらを熱圧着しシリコン単結晶基板
１を選択的にエツチングするため、従来と比べ結晶性が
完全なシリコン単結晶層２を得ることができる。
従つて、従来問題となつていた結晶欠陥や電気特性の劣
化を阻止し、素子の高速化、高密度化が可能となる。な
お、上記実施例において、シリコン単結晶層２とＳｉＯ
２基板３との熱圧着前後のラツピングした断面を顕微鏡
で撮影したところ、第２図(a)，(b)に示す模式図が得ら
れた。ここで、同図(a)は熱圧着前の状態を、同図(b)は
熱圧着後の状態を夫々示す。同図(a)，(b)より、熱圧着
前はシリコン単結晶層２とＳｉＯ２基板３に境界面４が
存在したが、熱圧着後はこの境界面４が完全に消失して
いることが確認できる。これは、ＳｉＯ２は粘弾性体と
しての性質を持ち、高温では粘性流動が顕著に生じるた
めである。また、サフアイア基板上に厚さ0.3μｍのシ
リコン単結晶層を設けたＳＯＳ基体を、従来の気相成長
法と本発明法により作製し、一定距離を隔てて設けた拡
散電極間のリーク電流を測定したところ、電流値は本発
明によるものが２桁の減少を示した。これにより、本発
明法が従来の場合と比べて優れていることが確認でき
る。
化を阻止し、素子の高速化、高密度化が可能となる。な
お、上記実施例において、シリコン単結晶層２とＳｉＯ
２基板３との熱圧着前後のラツピングした断面を顕微鏡
で撮影したところ、第２図(a)，(b)に示す模式図が得ら
れた。ここで、同図(a)は熱圧着前の状態を、同図(b)は
熱圧着後の状態を夫々示す。同図(a)，(b)より、熱圧着
前はシリコン単結晶層２とＳｉＯ２基板３に境界面４が
存在したが、熱圧着後はこの境界面４が完全に消失して
いることが確認できる。これは、ＳｉＯ２は粘弾性体と
しての性質を持ち、高温では粘性流動が顕著に生じるた
めである。また、サフアイア基板上に厚さ0.3μｍのシ
リコン単結晶層を設けたＳＯＳ基体を、従来の気相成長
法と本発明法により作製し、一定距離を隔てて設けた拡
散電極間のリーク電流を測定したところ、電流値は本発
明によるものが２桁の減少を示した。これにより、本発
明法が従来の場合と比べて優れていることが確認でき
る。
なお、上記実施例では、シリコン単結晶層が形成された
シリコン単結晶基板とＳｉＯ２基板とを熱圧着したが、
シリコン単結晶層が厚い場合にはシリコン単結晶のみを
ＳｉＯ２基板に熱圧着してもよい。また、上記実施例で
は、シリコン単結晶板を用いたが、これに限定されるも
のではない。
シリコン単結晶基板とＳｉＯ２基板とを熱圧着したが、
シリコン単結晶層が厚い場合にはシリコン単結晶のみを
ＳｉＯ２基板に熱圧着してもよい。また、上記実施例で
は、シリコン単結晶板を用いたが、これに限定されるも
のではない。
以上詳述した如く本発明によれば、結晶性の完全な半導
体層を絶縁基板とは別個に用意した後、両者を一体形成
することによつて、半導体層の結晶欠陥の発生や電気的
特性の劣化を阻止し、素子の高速化、高密度が可能な半
導体基体を製造する方法を提供できるものである。
体層を絶縁基板とは別個に用意した後、両者を一体形成
することによつて、半導体層の結晶欠陥の発生や電気的
特性の劣化を阻止し、素子の高速化、高密度が可能な半
導体基体を製造する方法を提供できるものである。
第１図(a)〜(c)は本発明の一実施例に係る半導体基体の
製造方法を工程順に示す断面図、第２図(a)はシリコン
単結晶層とＳｉＯ２基板との熱圧着前のラツピングした
断面を顕微鏡で撮影した状態を示す模式図、同図(b)は
シリコン単結晶層とＳｉＯ２基板との熱圧着後のラツピ
ングした断面を顕微鏡で撮影した状態を示す模式図であ
る。 １……シリコン単結晶基板（半導体基板）、２……シリ
コン単結晶層（半導体層）、３……ＳｉＯ２基板（絶縁
性基板）、４……境界面。
製造方法を工程順に示す断面図、第２図(a)はシリコン
単結晶層とＳｉＯ２基板との熱圧着前のラツピングした
断面を顕微鏡で撮影した状態を示す模式図、同図(b)は
シリコン単結晶層とＳｉＯ２基板との熱圧着後のラツピ
ングした断面を顕微鏡で撮影した状態を示す模式図であ
る。 １……シリコン単結晶基板（半導体基板）、２……シリ
コン単結晶層（半導体層）、３……ＳｉＯ２基板（絶縁
性基板）、４……境界面。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭51−18475（ＪＰ，Ａ) 特公 昭37−114（ＪＰ，Ｂ１) 特公 昭49−26455（ＪＰ，Ｂ１) 第44回応用物理学会予稿集 1983．９. 25 Ｐ．614（講演番号26ａ−Ｄ−９)
Claims (1)
- 【請求項１】表面が十分平滑に形成されたＳｉ半導体層
と表面が十分平滑に形成されたＳｉＯ２層を前記平滑表
面で接合し、温度９５０℃以上で熱圧着により前記Ｓｉ
半導体層表面と前記ＳｉＯ２層表面の接合した境界面を
消失せしめる工程を具備することを特徴とする半導体基
体の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203808A JPH0616537B2 (ja) | 1983-10-31 | 1983-10-31 | 半導体基体の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203808A JPH0616537B2 (ja) | 1983-10-31 | 1983-10-31 | 半導体基体の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5005671A Division JPH0770694B2 (ja) | 1993-01-18 | 1993-01-18 | 半導体基体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6095936A JPS6095936A (ja) | 1985-05-29 |
| JPH0616537B2 true JPH0616537B2 (ja) | 1994-03-02 |
Family
ID=16480064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58203808A Expired - Lifetime JPH0616537B2 (ja) | 1983-10-31 | 1983-10-31 | 半導体基体の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616537B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8501773A (nl) * | 1985-06-20 | 1987-01-16 | Philips Nv | Werkwijze voor het vervaardigen van halfgeleiderinrichtingen. |
| JPH0770694B2 (ja) * | 1993-01-18 | 1995-07-31 | 株式会社東芝 | 半導体基体 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3902979A (en) * | 1974-06-24 | 1975-09-02 | Westinghouse Electric Corp | Insulator substrate with a thin mono-crystalline semiconductive layer and method of fabrication |
-
1983
- 1983-10-31 JP JP58203808A patent/JPH0616537B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 第４４回応用物理学会予稿集１９８３．９．２５Ｐ．６１４（講演番号２６ａ−Ｄ−９） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6095936A (ja) | 1985-05-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2980497B2 (ja) | 誘電体分離型バイポーラトランジスタの製造方法 | |
| JP2685819B2 (ja) | 誘電体分離半導体基板とその製造方法 | |
| KR100243881B1 (ko) | 반도체 기판 및 반도체장치의 제조방법 | |
| JP2000030996A (ja) | Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ | |
| JPH0770589B2 (ja) | 誘電体分離基板の製造方法 | |
| JP3480480B2 (ja) | Ｓｏｉ基板の製造方法 | |
| JPS63246841A (ja) | シリコン結晶体の誘電体分離法 | |
| JPH0616537B2 (ja) | 半導体基体の製造方法 | |
| JPH0964319A (ja) | Ｓｏｉ基板およびその製造方法 | |
| JPH01259546A (ja) | 半導体装置の製造方法 | |
| JP2766417B2 (ja) | 貼り合わせ誘電体分離ウェーハの製造方法 | |
| JPH0645313A (ja) | 半導体装置の製造方法 | |
| JPH056883A (ja) | 半導体基板の製造方法 | |
| JP3465765B2 (ja) | Ｉｇｂｔ用半導体基板の作製方法 | |
| JPS5828731B2 (ja) | ゼツエンキバンジヨウヘノ シリコンソウサクセイホウホウ | |
| JPH0770694B2 (ja) | 半導体基体 | |
| JP2596605B2 (ja) | Ｓｏｉ基板の製造方法 | |
| JP3189320B2 (ja) | 半導体装置の製造方法 | |
| JPS6362252A (ja) | 誘電体絶縁分離基板の製造方法 | |
| JPS61276361A (ja) | 複合半導体基体の製造方法 | |
| JP3518083B2 (ja) | 基板の製造方法 | |
| JP2816107B2 (ja) | バイポーラトランジスターの製造方法 | |
| JPH08222625A (ja) | 誘電体分離基板の製造方法 | |
| JPH0645429A (ja) | 半導体装置の製造方法 | |
| JPH1050824A (ja) | Ｓｏｉ基板の製造方法 |