JPH06131869A - Semiconductor device - Google Patents
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- JPH06131869A JPH06131869A JP4280129A JP28012992A JPH06131869A JP H06131869 A JPH06131869 A JP H06131869A JP 4280129 A JP4280129 A JP 4280129A JP 28012992 A JP28012992 A JP 28012992A JP H06131869 A JPH06131869 A JP H06131869A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は半導体メモリ等におけ
る内部降圧電源電圧の制御回路を有する半導体装置に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having an internal step-down power supply voltage control circuit in a semiconductor memory or the like.
【０００２】[0002]
【従来の技術】内部降圧回路を有する従来の半導体装置
としては例えば図２に示すようなものがあった。同図に
於て、１０は基準電圧ＶR 発生回路、２０はカレントミ
ラー型アンプ、３０は内部降圧手段としてのＰチャネル
ＭＯＳトランジスタ（以下ＰＭＯＳという）、４０は内
部電源電圧ＩＶccの供給される内部回路である。2. Description of the Related Art As a conventional semiconductor device having an internal voltage down converting circuit, there is one shown in FIG. In the figure, 10 is a reference voltage V R generating circuit, 20 is a current mirror type amplifier, 30 is a P-channel MOS transistor (hereinafter referred to as PMOS) as an internal step-down means, and 40 is an internal power supply voltage IV cc. It is an internal circuit.
【０００３】この構成では、外部供給電源電圧Ｖccから
ＰＭＯＳ３０を介して降圧された内部電源電圧ＩＶccを
モニターし、これと基準電圧発生回路１０により発生さ
れた基準電圧ＶR をカレントミラー型アンプ２０で比較
することにより、ＰＭＯＳ３０のゲート電圧を制御し内
部に一定の電源電圧を作り出している。図３は図２の構
成に於ける動作波形図であり、この図に従って図２に示
した半導体装置の動作を説明する。内部回路４０の動作
に伴って内部電源電圧ＩＶccから電流が消費され、ＩＶ
ccはレベル低下を起こす。その結果、カレントミラー型
アンプ２０の出力ノードＮ１のレベルも低下し、ＰＭＯ
Ｓ３０がオンし、ＶccからＩＶccへと電流が供給され、
ＩＶccのレベルは回復する。In this configuration, the internal power supply voltage IV cc stepped down from the externally supplied power supply voltage V cc via the PMOS 30 is monitored, and this and the reference voltage V R generated by the reference voltage generation circuit 10 are used as a current mirror type amplifier. By comparing with 20, the gate voltage of the PMOS 30 is controlled to generate a constant power supply voltage inside. FIG. 3 is an operation waveform diagram in the configuration of FIG. 2, and the operation of the semiconductor device shown in FIG. 2 will be described with reference to this figure. A current is consumed from the internal power supply voltage IV cc with the operation of the internal circuit 40.
cc causes the level to drop. As a result, the level of the output node N1 of the current mirror type amplifier 20 also decreases, and the PMO
S30 turns on, current is supplied from V cc to IV cc ,
The level of IV cc is restored.
【０００４】このような従来の半導体装置においては、
内部回路が大電流を消費するような動作をすると、一時
的に内部電源の電圧低下を招き、回路の動作スピードが
遅くなるという問題点があった。In such a conventional semiconductor device,
When the internal circuit operates so as to consume a large current, there is a problem that the voltage of the internal power supply is temporarily lowered and the operation speed of the circuit becomes slow.
【０００５】そこで、特開平３−２１２８９３号公報に
はこの問題点を解決する手段として、活性化機能に併せ
て、クロック信号に応答して外部電源を降圧して内部回
路に供給するように構成した半導体装置が開示されてい
る。Therefore, as a means for solving this problem, Japanese Patent Laid-Open No. 3-212893 discloses a structure in which an external power source is stepped down in response to a clock signal and supplied to an internal circuit in addition to an activation function. The disclosed semiconductor device is disclosed.
【０００６】[0006]
【発明が解決しようとする課題】しかしなが、以上のよ
うな従来技術の半導体装置では、活性化機能に併せて、
クロック信号を発生する回路が必要となるか、又は外部
からクロック信号を入力する必要が生じるという問題点
があった。However, in the conventional semiconductor device as described above, in addition to the activation function,
There is a problem that a circuit for generating a clock signal is required or a clock signal needs to be input from the outside.
【０００７】そこで、この発明は特にクロック信号を用
いることなく、内部回路の動作に伴って起こる内部電源
電圧のレベル低下を軽減し、動作スピードの遅延や動作
マージンの低下を防ぐことが可能な半導体装置を提供す
ることを目的とする。Therefore, according to the present invention, the level of the internal power supply voltage, which is caused by the operation of the internal circuit, can be reduced without using a clock signal, so that the delay of the operation speed and the decrease of the operation margin can be prevented. The purpose is to provide a device.
【０００８】[0008]
【課題を解決するための手段】この発明は前記課題を解
決するために、基準電圧を発生する基準電圧発生回路
と、外部から供給される外部供給電源電圧を降圧して内
部電源電圧を発生する内部降圧手段と、前記基準電圧と
前記内部電源電圧とを比較した結果に応答して前記内部
降圧手段を制御する第１の制御手段と、前記内部電源電
圧により動作する内部回路とを備えた半導体装置におい
て、前記内部回路において発生される活性化信号に応答
して前記内部降圧手段を制御する第２の制御手段を設け
たものである。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the present invention generates a reference voltage generating circuit for generating a reference voltage and an external power supply voltage supplied from the outside to generate an internal power supply voltage. A semiconductor including an internal voltage down means, a first control means for controlling the internal voltage down means in response to a result of comparison between the reference voltage and the internal power supply voltage, and an internal circuit operated by the internal power supply voltage. The device is provided with second control means for controlling the internal voltage lowering means in response to an activation signal generated in the internal circuit.
【０００９】更に、前記第２の制御手段はレベル変換回
路を有し、このレベル変換回路によりレベル変換された
前記活性化信号に応答して前記内部降圧手段を制御する
ようにしたものである。Further, the second control means has a level conversion circuit, and controls the internal voltage reducing means in response to the activation signal level-converted by the level conversion circuit.
【００１０】更に、前記第２の制御手段はワンショット
パルス発生回路を有し、このワンショットパルス発生回
路によりワンショットパルス化された活性化信号に応答
して前記内部降圧手段を制御するようにしたものであ
る。Further, the second control means has a one-shot pulse generation circuit, and controls the internal voltage-down means in response to an activation signal converted into a one-shot pulse by the one-shot pulse generation circuit. It was done.
【００１１】更に、前記内部降圧手段と前記第１及び第
２の制御手段との間に、前記第１及び第２の制御手段か
らの出力に応答した制御信号を出力しこの制御信号によ
り前記内部降圧手段を制御する第３の制御手段を設けた
ものである。Further, a control signal responsive to the output from the first and second control means is output between the internal voltage reducing means and the first and second control means, and the internal signal is generated by the control signal. A third control means for controlling the step-down means is provided.
【００１２】又は、前記内部降圧手段は第１及び第２の
トランジスタを有し、前記第１のトランジスタは前記第
１の制御手段により制御され前記第２のトランジスタは
前記第２の制御手段により制御されるようにしたもので
ある。Alternatively, the internal step-down means has first and second transistors, the first transistor is controlled by the first control means, and the second transistor is controlled by the second control means. It was made to be done.
【００１３】[0013]
【作用】以上のように本発明によれば、内部回路におい
て発生される活性化信号に応答して内部降圧手段を制御
する第２の制御手段を設けたので、特別なクロック信号
等を必要とせず、内部電源電圧のレベル低下を防止する
ことができる。又、第２の制御手段にレベル変換回路を
設けたので、内部回路における低レベルな活性化信号で
も内部降圧手段の良好な制御を行うことができる。又、
第２の制御手段にワンショットパルス発生回路を設けた
ので、活性化信号としてのパルス幅を任意に設定するこ
とができ、内部降圧手段の良好な制御ができる。As described above, according to the present invention, since the second control means for controlling the internal step-down means in response to the activation signal generated in the internal circuit is provided, a special clock signal or the like is required. Therefore, it is possible to prevent the internal power supply voltage from decreasing. Further, since the second control means is provided with the level conversion circuit, the internal step-down means can be well controlled even with the low level activation signal in the internal circuit. or,
Since the one-shot pulse generating circuit is provided in the second control means, the pulse width as the activation signal can be arbitrarily set, and the internal voltage reduction means can be well controlled.
【００１４】[0014]
【実施例】図１は本発明の第１の実施例を示す半導体装
置の内部降圧回路周辺の要部構成図であり、図２と共通
の要素には共通の符号が付されている。この図におい
て、ＣＬＫｉは内部回路４０において発生される活性化
信号としてのクロックであり、５０はレベル変換回路、
６０はワンショットパルス発生回路、７０はＰＭＯＳで
あり、５０ａ，５０ｂはそれぞれレベル変換回路５０の
入出力である。ここで、内部回路４０において発生され
る活性化信号は、内部回路４０においてノイズ源（電流
を大きく消費する）となる回路部分の活性化信号であっ
て、ＲＡＭ等においてはアドレスバッファーの活性化信
号を用いればよい。レベル変換回路５０はＰＭＯＳ５
１，５２、ＮチャネルＭＯＳトランジスタ（以下ＮＭＯ
Ｓ）５３，５４、及びＣＭＯＳインバータ５５より構成
されている。ＰＭＯＳ５１は、そのゲートが出力５０ｂ
に、ドレインがＶccに、ソースがノードＮ３にそれぞれ
接続されている。ＰＭＯＳ５２はそのゲートがノードＮ
３に、ドレインがＶccに、ソースが出力５０ｂにそれぞ
れ接続されている。ＮＭＯＳ５３はそのゲートが入力５
０ａに、ドレインがノードＮ３に、ソースがＧＮＤにそ
れぞれ接続されている。ＮＭＯＳ５４は、そのゲートが
ノードＮ２に、ドレインが５０ｂに、ソースがＧＮＤに
それぞれ接続されている。インバータ５５は、その入力
が入力５０ａに、出力がノードＮ２にそれぞれ接続され
ている。入力５０ａはＣＬＫｉに、出力５０ｂはノード
Ｎ４にそれぞれ接続されている。ワンショットパルス発
生回路６０は、ＣＭＯＳインバータ６１〜６３、２入力
ＮＡＮＤ６４より構成され、６０ａ，６０ｂはそれぞれ
ワンショットパルス発生回路６０の入出力である。イン
バータ６１〜６３は縦続され、入力は入力６０ａに、出
力はノードＮ５にそれぞれ接続されている。ＮＡＮＤ６
４は、その入力が入力６０ａ、ノードＮ５に、出力が出
力６０ｂにそれぞれ接続されている。入力６０ａはノー
ドＮ４に、出力６０ｂはノードＮ６にそれぞれ接続され
ている。ＰＭＯＳ７０は第２の降圧手段であってそのゲ
ートがノードＮ６に、ドレインがＶccに、ツースがＩＶ
ccにそれぞれ接続されている。本例では従来例に対し、
ＶccからＩＶccへの第２の降圧手段ＰＭＯＳ７０と、レ
ベルシフト回路５０とワンショットパルス発生回路６０
より成り、ＰＭＯＳ７０を制御する第２の制御手段を設
けている。図４は図１に示した半導体装置の動作波形図
であり、この図に従って図１の動作を説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a main part configuration diagram of an internal step-down circuit of a semiconductor device showing a first embodiment of the present invention, and elements common to FIG. 2 are designated by common reference numerals. In this figure, CLKi is a clock as an activation signal generated in the internal circuit 40, 50 is a level conversion circuit,
Reference numeral 60 is a one-shot pulse generation circuit, 70 is a PMOS, and 50a and 50b are inputs and outputs of the level conversion circuit 50, respectively. Here, the activation signal generated in the internal circuit 40 is an activation signal of a circuit portion which becomes a noise source (which consumes a large amount of current) in the internal circuit 40, and in the RAM etc., an activation signal of an address buffer. Can be used. The level conversion circuit 50 is a PMOS 5
1, 52, N-channel MOS transistor (hereinafter NMO
S) 53, 54 and a CMOS inverter 55. The gate of the PMOS 51 outputs 50b
The drain is connected to V cc and the source is connected to the node N3. The gate of the PMOS 52 is the node N
3, the drain is connected to V cc and the source is connected to the output 50b. The gate of the NMOS 53 is input 5
0a, the drain is connected to the node N3, and the source is connected to GND. The NMOS 54 has its gate connected to the node N2, its drain connected to 50b, and its source connected to GND. The inverter 55 has its input connected to the input 50a and its output connected to the node N2. The input 50a is connected to CLKi and the output 50b is connected to the node N4. The one-shot pulse generation circuit 60 is composed of CMOS inverters 61 to 63 and a two-input NAND 64, and 60 a and 60 b are inputs and outputs of the one-shot pulse generation circuit 60, respectively. The inverters 61 to 63 are cascaded, the input is connected to the input 60a, and the output is connected to the node N5. NAND6
4, the input is connected to the input 60a, the node N5, and the output is connected to the output 60b. The input 60a is connected to the node N4 and the output 60b is connected to the node N6. The PMOS 70 is the second step-down means, the gate of which is the node N6, the drain of which is V cc , and the tooth of which is IV.
Each is connected to cc . In this example, compared to the conventional example
Second step-down voltage PMOS 70 from V cc to IV cc , level shift circuit 50, and one-shot pulse generation circuit 60
And a second control means for controlling the PMOS 70. FIG. 4 is an operation waveform diagram of the semiconductor device shown in FIG. 1. The operation of FIG. 1 will be described with reference to this figure.
【００１５】時刻ｔ1 において、内部回路４０はＩＶcc
から大きく電流を消費し、ＩＶccはレベル低下を起こし
始めるが、これより早い時刻ｔ0 においてＣＬＫｉが
“Ｌ”から“Ｈ”（ＩＶccレベル）へと変化し、ノード
Ｎ４を“Ｌ”から“Ｈ”（Ｖccレベル）へと変化するた
め、ワンショットパルス発生回路６０の働きにより、ノ
ードＮ６には時刻ｔ1 からｔ3 の間に、“Ｌ”側のワン
ショットパルスが発生する。その間ＰＭＯＳ７０はＯＮ
し、ＶccからＩＶccへの電流供給が急速に行われる。ま
た、時刻ｔ2 に於いてカレントミラー型アンプ２０の働
きによりノードＮ１のレベルは徐々に低下するため、Ｐ
ＭＯＳ３０がＯＮし、ＶCCからＩＶccへ電流が供給され
る。At time t 1 , the internal circuit 40 has IV cc.
A large amount of current is consumed from IV to start to decrease the level of IV cc, but at time t 0 earlier than this, CLKi changes from “L” to “H” (IV cc level), and the node N4 changes from “L” to “L”. "H" (V cc level) to change to, by the action of the one-shot pulse generating circuit 60, while from time t 1 of t 3 to the node N6, "L" side one-shot pulse is generated. Meanwhile, PMOS 70 is ON
However, the current is rapidly supplied from V cc to IV cc . Further, at time t 2 , the level of the node N1 gradually decreases due to the action of the current mirror type amplifier 20, so that P
The MOS 30 is turned on, and the current is supplied from V CC to IV cc .
【００１６】時刻ｔ4 に於て、ＩＶccのレベルが回復す
ると、ノードＮ１のレベルも回復し、ＰＭＯＳ３０はオ
フする。このように、予め予測されるＩＶccのレベル低
下のタイミングに合わせ、所定のクロックに応答したワ
ンショットパルスによりＶccからＩＶccへ電流を供給す
るため、ＩＶccのレベル低下を抑えることができる。ま
た、レベル変換回路５０により、内部回路４０からのＩ
Ｖccレベルの信号をＶccレベルに変換しているので、Ｐ
ＭＯＳ７０のゲート（ノードＮ６）を完全に“Ｌ”とす
ることができ、レベルの落ち込みをさけることができ
る。At time t 4, when the level of IV cc is restored, the level of the node N1 is also restored and the PMOS 30 is turned off. In this way, the current is supplied from V cc to IV cc by the one-shot pulse in response to the predetermined clock in accordance with the timing of the IV cc level reduction predicted in advance, so that the IV cc level reduction can be suppressed. . Further, the level conversion circuit 50 causes the I
Since the V cc level signal is converted to the V cc level, P
The gate of the MOS 70 (node N6) can be set to "L" completely, and the drop in level can be avoided.
【００１７】図５は本発明の第２の実施例を示す半導体
装置の要部構成図であり、図１と共通の要素には共通の
符号が付されている。図５において、アンプ２０の出力
はノードＮ１に接続されている。入力５０ａはＣＬＫｉ
に、出力５０ｂはノードＮ４にそれぞれ接続されてい
る。入力６０ａはＮ４に、出力６０ｂはノードＮ６にそ
れぞれ接続されている。２入力ＮＡＮＤ９０の入力は、
ノードＮ１，Ｎ６に、出力はノードＮ７にそれぞれ接続
されている。インバータ１００の入力はノードＮ７に、
出力はノードＮ８にそれぞれ接続されている。ＰＭＯＳ
３０は、そのゲートがノードＮ８に、ドレインがＶ
ccに、ソースがＩＶccに、それぞれ接続されている。本
例では第１の制御手段２０及び第２の制御手段５０，６
０により制御され、降圧手段３０を制御する第３の制御
手段９０，１００を設けている。FIG. 5 is a main part configuration diagram of a semiconductor device showing a second embodiment of the present invention. Elements common to FIG. 1 are designated by common reference numerals. In FIG. 5, the output of the amplifier 20 is connected to the node N1. Input 50a is CLKi
The output 50b is connected to the node N4. The input 60a is connected to N4 and the output 60b is connected to the node N6. The input of the 2-input NAND 90 is
The outputs are connected to the nodes N1 and N6, respectively, and to the node N7. The input of the inverter 100 is to the node N7,
The outputs are connected to the node N8, respectively. PMOS
30, the gate is at node N8 and the drain is at V
The source is connected to cc and the source is connected to IV cc . In this example, the first control means 20 and the second control means 50, 6
There is provided third control means 90, 100 which is controlled by 0 and controls the step-down means 30.
【００１８】図６は図５に示した半導体装置の動作波形
図であり、以下図６に従って動作を説明する。FIG. 6 is an operation waveform diagram of the semiconductor device shown in FIG. 5, and the operation will be described below with reference to FIG.
【００１９】時刻ｔ1 において、内部回路４０はＩＶcc
から大きく電流を消費し、ＩＶccはレベル低下を起こし
始めるが、これより早い時刻ｔ0 に於いて、ＣＬＫｉが
“Ｌ”から“Ｈ”へと変化しノードＮ４も“Ｌ”から
“Ｈ”へと変化するため、ノードＮ６は“Ｈ”から
“Ｌ”、ノードＮ７は“Ｌ”から“Ｈ”、ノードＮ８は
“Ｈ”から“Ｌ”へとそれぞれ変化し時刻ｔ1 において
ＰＭＯＳ３０がＯＮし、ＶccからＩＶccへ電流が供給さ
れる。時刻ｔ2 においてノードＮ６はワンショットパル
ス発生回路６０の働きにより再び“Ｈ”となるが、ＩＶ
ccのレベルは未だ低下した状態にあるため、ノードＮ１
のレベルも低く、ノードＮ７は“Ｈ”、ノードＮ８は
“Ｌ”のレベルを維持しており、ＰＭＯＳ３０もＯＮし
ている。その後、ＩＶccが元のレベルに回復するとノー
ドＮ１は“Ｈ”、ノードＮ７は“Ｌ”、ノードＮ８は
“Ｈ”となって時刻ｔ3 においてＰＭＯＳ３０はオフす
る。このように本実施例では、第１の実施例に対し、Ｖ
ccからＩＶccへ電流を供給するＰＭＯＳを共用するた
め、そのゲート幅も大きくすることができ、供給能力が
上がるため、ＮＡＮＤ素子とインバータ素子各々１ケ分
の増加を考慮しても、よりＩＶccのレベル低下を抑える
効果が顕著である。At time t 1 , the internal circuit 40 is turned to IV cc.
Large consuming current from, IV cc but starts cause reduced levels, at from the earlier time t 0 which, changed to "H" from the CLKi is "L" node N4 also "L" from "H" , The node N6 changes from "H" to "L", the node N7 changes from "L" to "H", and the node N8 changes from "H" to "L". At time t 1 , the PMOS 30 turns on. Then, the current is supplied from V cc to IV cc . At time t 2 , the node N6 becomes “H” again due to the action of the one-shot pulse generation circuit 60, but IV
Since the level of cc is still low, node N1
Is low, the node N7 maintains the "H" level, the node N8 maintains the "L" level, and the PMOS 30 is also ON. After that, when IV cc is restored to the original level, the node N1 becomes “H”, the node N7 becomes “L”, the node N8 becomes “H”, and the PMOS 30 is turned off at the time t 3 . Thus, in this embodiment, V is different from that of the first embodiment.
Since the PMOS for supplying the current from cc to IV cc is shared, the gate width can be increased and the supply capacity is improved. Therefore, even if the increase of one NAND element and one inverter element is taken into consideration, the IV The effect of suppressing the decrease in cc level is remarkable.
【００２０】本発明の実施例の説明では、内部降圧手段
としてＰＭＯＳ３０を用いて説明したが、他にもＮＭＯ
Ｓや抵抗素子を用いた分圧器を用いることができる。ま
た、第１の実施例においては、ＰＭＯＳ７０の制御はワ
ンショットパルス発生回路６０のパルス幅で行われ、パ
ルス幅の調節はインバータの数やインバータの出力に容
量を付けることにより行うことができる。第２の実施例
においてはワンショットパルス発生回路６０はＰＭＯＳ
３０をオンさせるきっかけを作るためにあり、ＰＭＯＳ
３０のオフはアンプ２０の出力により制御される。In the description of the embodiment of the present invention, the PMOS 30 is used as the internal voltage lowering means, but other NMOs may be used.
A voltage divider using S or a resistance element can be used. Further, in the first embodiment, the control of the PMOS 70 is performed by the pulse width of the one-shot pulse generation circuit 60, and the pulse width can be adjusted by adding the number of inverters or the capacity of the output of the inverters. In the second embodiment, the one-shot pulse generation circuit 60 is a PMOS.
It is to create a trigger to turn on 30, and PMOS
The turning off of 30 is controlled by the output of the amplifier 20.
【００２１】以上のように本発明の実施例によれば、内
部回路において発生されるＩＶccレベルの活性化信号を
Ｖccレベルにレベル変換し、所定のパルス幅のワンショ
ットパルスにより内部降圧手段を制御しているので、内
部回路で発生される活性化信号を用いて、内部降圧手段
を良好に制御することができ、内部電源電圧のレベル低
下を防止することができる。As described above, according to the embodiment of the present invention, the activation signal of the IV cc level generated in the internal circuit is converted into the V cc level, and the internal step-down means is generated by the one-shot pulse having the predetermined pulse width. Is controlled, it is possible to favorably control the internal step-down means by using the activation signal generated in the internal circuit, and it is possible to prevent the level of the internal power supply voltage from decreasing.
【００２２】[0022]
【発明の効果】以上、詳細に説明したようにこの発明に
よれば、外部電源電圧から内部降圧された内部電源電圧
で動作する内部回路において、予測される内部電源電圧
のレベル低下のタイミングに合わせ、内部回路において
発生される所定の活性化信号に応答して、内部降圧手段
を制御する構成としたので、内部電源電圧のレベル低下
を軽減することが出来る。As described above in detail, according to the present invention, in an internal circuit which operates at an internal power supply voltage which is internally stepped down from an external power supply voltage, it is possible to match the timing of predicted level decrease of the internal power supply voltage. Since the internal step-down means is controlled in response to a predetermined activation signal generated in the internal circuit, it is possible to reduce the level drop of the internal power supply voltage.
【図１】本発明第１の実施例を説明するための半導体装
置要部構成図。FIG. 1 is a configuration diagram of a main part of a semiconductor device for explaining a first embodiment of the present invention.
【図２】従来の半導体装置の要部構成図。FIG. 2 is a configuration diagram of a main part of a conventional semiconductor device.
【図３】従来の半導体装置の動作波形図。FIG. 3 is an operation waveform diagram of a conventional semiconductor device.
【図４】第１実施例の半導体装置の動作波形図。FIG. 4 is an operation waveform diagram of the semiconductor device of the first embodiment.
【図５】本発明第２の実施例を説明するための半導体装
置要部構成図。FIG. 5 is a main part configuration diagram for explaining a second embodiment of the present invention.
【図６】第２実施例の半導体装置の動作波形図。FIG. 6 is an operation waveform diagram of the semiconductor device of the second embodiment.
１０ 基準電圧発生回路 ２０ カレントミラー型アンプ ３０，５１，５２，７０ ＰＭＯＳ ４０ 内部回路 ５０ レベル変換回路 ５３，５４ ＮＭＯＳ ５５，６１，６２，６３，９０ インバータ ６０ ワンショットパルス発生回路 ６４，９０ ２入力ＮＡＮＤ 10 reference voltage generation circuit 20 current mirror type amplifier 30, 51, 52, 70 PMOS 40 internal circuit 50 level conversion circuit 53, 54 NMOS 55, 61, 62, 63, 90 inverter 60 one shot pulse generation circuit 64, 90 2 inputs NAND
Claims (5)
と、 外部から供給される外部供給電源電圧を降圧して内部電
源電圧を発生する内部降圧手段と、 前記基準電圧と前記内部電源電圧とを比較した結果に応
答して前記内部降圧手段を制御する第１の制御手段と、 前記内部電源電圧により動作する内部回路とを備えた半
導体装置において、 前記内部回路において発生される活性化信号に応答して
前記内部降圧手段を制御する第２の制御手段を設けたこ
とを特徴とする半導体装置。1. A reference voltage generating circuit for generating a reference voltage, an internal step-down means for stepping down an externally supplied power supply voltage supplied from the outside to generate an internal power supply voltage, and the reference voltage and the internal power supply voltage. A semiconductor device comprising: first control means for controlling the internal voltage down converting means in response to a comparison result; and an internal circuit which operates by the internal power supply voltage, in response to an activation signal generated in the internal circuit. And a second control means for controlling the internal voltage lowering means.
ル変換回路によりレベル変換された前記活性化信号に応
答して前記内部降圧手段を制御することを特徴とする半
導体装置。2. The semiconductor device according to claim 1, wherein the second control means includes a level conversion circuit, and the internal voltage reduction means operates in response to the activation signal level-converted by the level conversion circuit. A semiconductor device characterized by controlling.
し、このワンショットパルス発生回路によりワンショッ
トパルス化された活性化信号に応答して前記内部降圧手
段を制御することを特徴とする半導体装置。3. The semiconductor device according to claim 1, wherein the second control means has a one-shot pulse generation circuit, and is responsive to an activation signal converted into one-shot pulse by the one-shot pulse generation circuit. A semiconductor device which controls the internal voltage lowering means.
に、前記第１及び第２の制御手段からの出力に応答した
制御信号を出力しこの制御信号により前記内部降圧手段
を制御する第３の制御手段を設けたことを特徴とする半
導体装置。4. The semiconductor device according to claim 1, wherein a control signal responsive to outputs from the first and second control means is provided between the internal step-down means and the first and second control means. And a third control means for controlling the internal voltage lowering means by the control signal.
し、前記第１のトランジスタは前記第１の制御手段によ
り制御され前記第２のトランジスタは前記第２の制御手
段により制御されることを特徴とする半導体装置。5. The semiconductor device according to claim 1, wherein the internal step-down means has first and second transistors, and the first transistor is controlled by the first control means. Is controlled by the second control means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4280129A JPH06131869A (en) | 1992-10-19 | 1992-10-19 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4280129A JPH06131869A (en) | 1992-10-19 | 1992-10-19 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06131869A true JPH06131869A (en) | 1994-05-13 |
Family
ID=17620741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4280129A Pending JPH06131869A (en) | 1992-10-19 | 1992-10-19 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06131869A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548974A (en) * | 1995-06-07 | 1996-08-27 | Liquid Carbonic Corporation | Method and apparatus for making CO2 snow blocks |
| US5612920A (en) * | 1994-11-28 | 1997-03-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a voltage down converter for generating an internal power supply voltage from an external power supply |
| US6084386A (en) * | 1999-02-05 | 2000-07-04 | Mitsubishi Denki Kabushiki Kaisha | Voltage generation circuit capable of supplying stable power supply voltage to load operating in response to timing signal |
| KR100333576B1 (en) * | 1998-12-11 | 2002-04-22 | 가네꼬 히사시 | Power-on circuit and resetting method |
| KR100342872B1 (en) * | 1999-12-30 | 2002-07-02 | 박종섭 | Voltage down converter |
| US6810497B2 (en) | 2000-01-24 | 2004-10-26 | Nec Electronics Corporation | Semiconductor integrated circuit compensating variations of delay time |
| JP2011198845A (en) * | 2010-03-17 | 2011-10-06 | Fujitsu Ltd | Semiconductor circuit device |
-
1992
- 1992-10-19 JP JP4280129A patent/JPH06131869A/en active Pending
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