JPH06103987B2 - ピーク電流制御方式コンバータ - Google Patents
ピーク電流制御方式コンバータInfo
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- JPH06103987B2 JPH06103987B2 JP23572989A JP23572989A JPH06103987B2 JP H06103987 B2 JPH06103987 B2 JP H06103987B2 JP 23572989 A JP23572989 A JP 23572989A JP 23572989 A JP23572989 A JP 23572989A JP H06103987 B2 JPH06103987 B2 JP H06103987B2
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- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスイツチングレギユレータに係り、特にスイツ
チング素子の電流により該スイツチング素子のオフ制御
を行うピーク電流制御方式コンバータに関する。
チング素子の電流により該スイツチング素子のオフ制御
を行うピーク電流制御方式コンバータに関する。
直流電流をスイツチングして交番電流を得、これを整流
して所望の電圧の直流電流とするスイツチングレギユレ
ータ、即ちDC-DCコンバータは、出力電圧を入力側に帰
還してスイツチング素子の駆動信号（PWM）のパルス幅
をコントロールすることで該出力電圧が所望のレベルと
なるようにしている方式のものが多い。
して所望の電圧の直流電流とするスイツチングレギユレ
ータ、即ちDC-DCコンバータは、出力電圧を入力側に帰
還してスイツチング素子の駆動信号（PWM）のパルス幅
をコントロールすることで該出力電圧が所望のレベルと
なるようにしている方式のものが多い。
これに対して、スイツチング素子を流れるピーク電流を
スイツチング素子の入力側に帰還して該スイツチング素
子のオン／オフをコントロールするピーク電流制御方式
コンバータが最近注目されている。
スイツチング素子の入力側に帰還して該スイツチング素
子のオン／オフをコントロールするピーク電流制御方式
コンバータが最近注目されている。
第３図は従来のピーク電流制御方式コンバータの一例を
説明する構成図であつて、１はスイツチング素子、２は
トランス、３は誤差増幅器、４は比較器、５はスイツチ
ング素子１の駆動信号発生手段であるフリツプフロツ
プ、６は整流回路、RLは負荷、Rsenseはスイツチング素
子１のピーク電流を検出電圧Vsenseに変換するピーク電
流検出抵抗、Vrefは基準電圧源、7,8はDC入力端子、9,1
0はDC出力端子である。
説明する構成図であつて、１はスイツチング素子、２は
トランス、３は誤差増幅器、４は比較器、５はスイツチ
ング素子１の駆動信号発生手段であるフリツプフロツ
プ、６は整流回路、RLは負荷、Rsenseはスイツチング素
子１のピーク電流を検出電圧Vsenseに変換するピーク電
流検出抵抗、Vrefは基準電圧源、7,8はDC入力端子、9,1
0はDC出力端子である。
同図において、入力端子7,8に印加された電圧ViのDC入
力はスイツチング素子１のオン／オフにより断続されて
交番電流に変換され、トランス２の２次巻線に誘起した
電流を整流回路６で整流して出力端子9,10に所望の電圧
Voの出力電流を得る。スイツチング素子１に流れる電流
はピーク電流検出抵抗Rsenseで電圧Vsenseに変換され、
比較器４の一方の入力端子に印加される。比較器４の他
方の入力には誤差増幅器３の出力Verが印加されてい
る。誤差増幅器３はコンバータの出力電圧V0と基準電圧
源Vrefとの差分を演算して誤差電圧Verを出力する。
力はスイツチング素子１のオン／オフにより断続されて
交番電流に変換され、トランス２の２次巻線に誘起した
電流を整流回路６で整流して出力端子9,10に所望の電圧
Voの出力電流を得る。スイツチング素子１に流れる電流
はピーク電流検出抵抗Rsenseで電圧Vsenseに変換され、
比較器４の一方の入力端子に印加される。比較器４の他
方の入力には誤差増幅器３の出力Verが印加されてい
る。誤差増幅器３はコンバータの出力電圧V0と基準電圧
源Vrefとの差分を演算して誤差電圧Verを出力する。
第４図は第３図の動作を説明する波形図であり、（ａ）
はコンバータの定常動作時の波形を、（ｂ）は軽負荷時
の動作波形を示し、CLokはスイツチング素子1に駆動信
号を供給するフリツプフロツプ５のセツト信号として与
えられるクロツク信号（スイツチング素子１をオン駆動
するための信号）、Vsenseは上記ピーク電流の検出電
圧、Ｑはフリツプフロツプ５の出力（スイツチング素子
１の駆動信号）である。
はコンバータの定常動作時の波形を、（ｂ）は軽負荷時
の動作波形を示し、CLokはスイツチング素子1に駆動信
号を供給するフリツプフロツプ５のセツト信号として与
えられるクロツク信号（スイツチング素子１をオン駆動
するための信号）、Vsenseは上記ピーク電流の検出電
圧、Ｑはフリツプフロツプ５の出力（スイツチング素子
１の駆動信号）である。
第４図（ａ）において、クロツク信号CLokがフリツプフ
ロツプ５のセツト端子に印加されることによりフリツプ
フロツプ５はセツトされ、駆動信号Ｑがオンとなる。
ロツプ５のセツト端子に印加されることによりフリツプ
フロツプ５はセツトされ、駆動信号Ｑがオンとなる。
これにより、スイツチング素子１には電流が流れ、その
ピーク電流が誤差増幅器３の誤差電圧Verに達すると、
比較器４に出力が現れ、この出力がフリツプフロツプ５
のリセツト端子に印加されて該フリツプフロツプ１をオ
フさせる。以下、これを繰り返して、コンバータの出力
電圧が所定のものとなるように制御される。
ピーク電流が誤差増幅器３の誤差電圧Verに達すると、
比較器４に出力が現れ、この出力がフリツプフロツプ５
のリセツト端子に印加されて該フリツプフロツプ１をオ
フさせる。以下、これを繰り返して、コンバータの出力
電圧が所定のものとなるように制御される。
このように、ピーク電流制御方式のコンバータでは、ス
イツチング素子１の各動作サイクルのピーク電流値も帰
還ループ中に取り入れられているので、スイツチング素
子の破壊に強く、また、コンバータ部が定電流源と見做
せるため、１次の伝達関数をもつコンバータとなり、安
定度がよいという特徴を有する（前記従来のPWM制御コ
ンバータは２次の伝達関数である）。
イツチング素子１の各動作サイクルのピーク電流値も帰
還ループ中に取り入れられているので、スイツチング素
子の破壊に強く、また、コンバータ部が定電流源と見做
せるため、１次の伝達関数をもつコンバータとなり、安
定度がよいという特徴を有する（前記従来のPWM制御コ
ンバータは２次の伝達関数である）。
上記のような構成のコンバータでは、コンバータが軽負
荷となつた場合、第４図（ｂ）に示したように、スイツ
チング素子１のピーク電流が減少するため１次電流のピ
ーク点が不明確となり、定格動作時（上記した定常動作
時）には目立たなかつた整流回路６の２次整流ダイオー
ドD2の逆回復時間遅れによるスパイク電流（D2がオンか
らオフになる前にD1→D2の経路で流れる）が顕著にな
る。このスパイク電流に起因するVsenseが比較器４に印
加される。フリツプフロツプ５はこれをオフ信号と見做
し、スイツチング素子１の駆動信号Ｑのパルス幅が小さ
くなり、制御が不安定になる。このような症状は制御上
の動作原理からくる原理的なものであり、極端な場合に
は制御不能に陥り、最悪の場合にはスイツチング素子１
の破壊に継がり、この形式のコンバータを設計する上で
のネツクとなつていた。
荷となつた場合、第４図（ｂ）に示したように、スイツ
チング素子１のピーク電流が減少するため１次電流のピ
ーク点が不明確となり、定格動作時（上記した定常動作
時）には目立たなかつた整流回路６の２次整流ダイオー
ドD2の逆回復時間遅れによるスパイク電流（D2がオンか
らオフになる前にD1→D2の経路で流れる）が顕著にな
る。このスパイク電流に起因するVsenseが比較器４に印
加される。フリツプフロツプ５はこれをオフ信号と見做
し、スイツチング素子１の駆動信号Ｑのパルス幅が小さ
くなり、制御が不安定になる。このような症状は制御上
の動作原理からくる原理的なものであり、極端な場合に
は制御不能に陥り、最悪の場合にはスイツチング素子１
の破壊に継がり、この形式のコンバータを設計する上で
のネツクとなつていた。
本発明の目的は、上記従来技術の問題を解消して常に安
定な制御が可能なピーク電流制御方式コンバータを提供
することにある。
定な制御が可能なピーク電流制御方式コンバータを提供
することにある。
上記目的は、駆動信号手段を制御するためのクロツク信
号を遅延させるクロツク信号遅延手段と負荷の大きさを
監視する負荷監視手段および軽負荷時に負荷監視手段の
出力でクロツク信号遅延手段で遅延させたクロツク信号
を駆動手段に供給する遅延クロツク信号ゲート手段とを
設けたことによつて達成される。
号を遅延させるクロツク信号遅延手段と負荷の大きさを
監視する負荷監視手段および軽負荷時に負荷監視手段の
出力でクロツク信号遅延手段で遅延させたクロツク信号
を駆動手段に供給する遅延クロツク信号ゲート手段とを
設けたことによつて達成される。
軽負荷時は遅延させたクロツク信号を駆動手段に与え、
駆動信号のオン時間の幅を大きくしてスイツチング素子
の動作が不安定になるのを、防止する。
駆動信号のオン時間の幅を大きくしてスイツチング素子
の動作が不安定になるのを、防止する。
以下、本発明の実施例を図面を参照して説明する。
第１図は本発明によるピーク電流制御方式コンバータの
一実施例を示す構成図であつて、１はスイツチング素
子、２はトランス、３は誤差増幅器、４は比較器、５は
スイツチング素子１の駆動信号発生手段であるフリツプ
フロツプ、６は整流回路、RLは負荷、Rsenseはスイツチ
ング素子１のピーク電流を検出電圧Vsenseに変換するピ
ーク電流検出抵抗、Vrefは基準電圧源、7,8はDC入力端
子、9,10はDC出力端子で、前記第３図と同一部分には同
一符号を付してある。そして、11は遅延回路、12はゲー
ト回路、13はオア回路、14はオペアンプ、Rcは過電流検
出抵抗である。
一実施例を示す構成図であつて、１はスイツチング素
子、２はトランス、３は誤差増幅器、４は比較器、５は
スイツチング素子１の駆動信号発生手段であるフリツプ
フロツプ、６は整流回路、RLは負荷、Rsenseはスイツチ
ング素子１のピーク電流を検出電圧Vsenseに変換するピ
ーク電流検出抵抗、Vrefは基準電圧源、7,8はDC入力端
子、9,10はDC出力端子で、前記第３図と同一部分には同
一符号を付してある。そして、11は遅延回路、12はゲー
ト回路、13はオア回路、14はオペアンプ、Rcは過電流検
出抵抗である。
この構成の基本的動作は前記第３図の従来例の回路と同
じであるので説明に省略する。
じであるので説明に省略する。
同図において、トランス２の二次側には過電流検出用の
抵抗Rcが設けてある（なお、第３図の従来の回路では省
略してある）。この抵抗Rcにより二次側に流れる負荷電
流が検出される。抵抗Rcで検出される電流値は負荷の軽
重に応じて変化する。この電流値をオペアンプ14に供給
し、所定の電流値以下の場合にオペアンプ14に出力が発
生し、この出力でゲート12を開く構成となつている。す
なわち、上記過電流検出用の抵抗Rcとオペアンプ14とに
より軽負荷監視手段を構成する。
抵抗Rcが設けてある（なお、第３図の従来の回路では省
略してある）。この抵抗Rcにより二次側に流れる負荷電
流が検出される。抵抗Rcで検出される電流値は負荷の軽
重に応じて変化する。この電流値をオペアンプ14に供給
し、所定の電流値以下の場合にオペアンプ14に出力が発
生し、この出力でゲート12を開く構成となつている。す
なわち、上記過電流検出用の抵抗Rcとオペアンプ14とに
より軽負荷監視手段を構成する。
また、フリツプフロツプ５に印加されるクロツクCLokは
遅延回路11に接続され、ここで僅かの時間遅延（コンバ
ータの動作が不安定とならない程度のＱ信号幅を設定す
る時間）を受ける。
遅延回路11に接続され、ここで僅かの時間遅延（コンバ
ータの動作が不安定とならない程度のＱ信号幅を設定す
る時間）を受ける。
この構成において、定格状態ではゲート回路12は閉じて
おり、前記第３図で説明した通常のピーク電流方式コン
バータとして動作している。
おり、前記第３図で説明した通常のピーク電流方式コン
バータとして動作している。
負荷が軽くなると（軽負荷時）オペアンプ14からそれを
示す信号が出力されてゲート12を開く。そのため、遅延
回路11からの遅延クロツク信号がオア回路13に印加さ
れ、抵抗Rsenseで変換されたピーク電流に相当するピー
ク電流検出電圧Vsenseと共に比較器４を通してフリツプ
フロツプ５のリセツト端子に印加される。
示す信号が出力されてゲート12を開く。そのため、遅延
回路11からの遅延クロツク信号がオア回路13に印加さ
れ、抵抗Rsenseで変換されたピーク電流に相当するピー
ク電流検出電圧Vsenseと共に比較器４を通してフリツプ
フロツプ５のリセツト端子に印加される。
したがつて、フリツプフロツプ５からの駆動信号Ｑはオ
フ状体となり、スイツチング素子１はオフされる。した
がつて、コンバータはその動作が不安定になることはな
い。
フ状体となり、スイツチング素子１はオフされる。した
がつて、コンバータはその動作が不安定になることはな
い。
第２図は第１図の構成をより具体化した回路例を示す構
成図であつて、遅延回路11はアンプ111とコンデンサ112
で、オア回路12はダイオード131と132で、またゲート回
路12はインバータ121とアンド回路122で構成してある。
しかし、本発明はこれに限らず、他の適宜の構成を採用
してよいことは言うまでもない。
成図であつて、遅延回路11はアンプ111とコンデンサ112
で、オア回路12はダイオード131と132で、またゲート回
路12はインバータ121とアンド回路122で構成してある。
しかし、本発明はこれに限らず、他の適宜の構成を採用
してよいことは言うまでもない。
また、軽負荷検出手段も上記の手段以外の手段を用いて
もよい。
もよい。
以上説明したように、本発明によれば、軽負荷時に問題
となる不安定動作を解消し、常に良好な安定動作を行う
ことのできるピーク電流制御方式コンバータを提供する
ことができる。
となる不安定動作を解消し、常に良好な安定動作を行う
ことのできるピーク電流制御方式コンバータを提供する
ことができる。
第１図は本発明によるピーク電流制御方式コンバータの
一実施例を示す構成図、第２図は第１図の構成をより具
体化した回路例を示す構成図、第３図は従来のピーク電
流制御方式コンバータの一例を説明する構成図、第４図
は第３図の動作を説明する波形図である。 １……スイツチング素子、２……トランス、３……誤差
増幅器、４……比較器、５……フリツプフロツプ、６…
…整流回路、7,8……DC入力端子、９、10……DC出力端
子、11……遅延回路、12……ゲート回路、13……オア回
路、14……オペアンプ。
一実施例を示す構成図、第２図は第１図の構成をより具
体化した回路例を示す構成図、第３図は従来のピーク電
流制御方式コンバータの一例を説明する構成図、第４図
は第３図の動作を説明する波形図である。 １……スイツチング素子、２……トランス、３……誤差
増幅器、４……比較器、５……フリツプフロツプ、６…
…整流回路、7,8……DC入力端子、９、10……DC出力端
子、11……遅延回路、12……ゲート回路、13……オア回
路、14……オペアンプ。
Claims (1)
- 【請求項１】直流電流が印加されるトランスの一次側電
流をオン／オフするスイツチング素子と、該トランスの
二次側に誘起される交番電流を整流する整流手段と、ス
イツチング素子をオン／オフ制御する制御手段と、スイ
ツチング素子のピーク電流を検出し、この検出信号をス
イツチング素子のオフ信号として制御手段に帰還する帰
還手段を有するピーク電流制御方式コンバータにおい
て、負荷の大きさを監視する負荷監視手段と、上記制御
手段にスイツチング素子のオン信号を発生させるための
クロツク信号を遅延させるクロツク信号遅延手段と、上
記負荷監視手段が軽負荷状態を検出したときに上記クロ
ツク信号遅延手段で遅延したクロツク信号を上記制御手
段に与えてスイツチング素子をオフさせる回路手段とを
備えたことを特徴とするピーク電流制御方式コンバー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23572989A JPH06103987B2 (ja) | 1989-09-13 | 1989-09-13 | ピーク電流制御方式コンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23572989A JPH06103987B2 (ja) | 1989-09-13 | 1989-09-13 | ピーク電流制御方式コンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03103067A JPH03103067A (ja) | 1991-04-30 |
| JPH06103987B2 true JPH06103987B2 (ja) | 1994-12-14 |
Family
ID=16990367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23572989A Expired - Fee Related JPH06103987B2 (ja) | 1989-09-13 | 1989-09-13 | ピーク電流制御方式コンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103987B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5488965A (en) * | 1992-12-17 | 1996-02-06 | Hoshizaki Denki Kabushiki Kaisha | Washing nozzle utilized in dishwashing machine |
| JP2814443B2 (ja) * | 1993-04-30 | 1998-10-22 | 新日本製鐵株式会社 | スイッチング電源装置 |
| US5502370A (en) * | 1994-09-06 | 1996-03-26 | Motorola, Inc. | Power factor control circuit having a boost current for increasing a speed of a voltage control loop and method therefor |
| JP3465673B2 (ja) * | 2000-09-06 | 2003-11-10 | 株式会社村田製作所 | スイッチング電源装置 |
| CN100370685C (zh) * | 2002-08-30 | 2008-02-20 | 三垦电气株式会社 | 开关电源装置 |
| US7057907B2 (en) * | 2003-11-21 | 2006-06-06 | Fairchild Semiconductor Corporation | Power converter having improved control |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4866588A (en) | 1989-02-17 | 1989-09-12 | American Telephone And Telegraph Company At&T Bell Laboratories | Circuit for suppression of leading edge spike switched current |
| JP6148346B2 (ja) | 2013-02-13 | 2017-06-14 | エルジー・ケム・リミテッド | 丸い角部を含む電気デバイス |
-
1989
- 1989-09-13 JP JP23572989A patent/JPH06103987B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4866588A (en) | 1989-02-17 | 1989-09-12 | American Telephone And Telegraph Company At&T Bell Laboratories | Circuit for suppression of leading edge spike switched current |
| JP6148346B2 (ja) | 2013-02-13 | 2017-06-14 | エルジー・ケム・リミテッド | 丸い角部を含む電気デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03103067A (ja) | 1991-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |