JPH0591494A - 高能率符号化装置 - Google Patents

Abstract

(57)【要約】 【構成】 ＤＣＴ処理領域１０，量子化処理領域２０，
可変長符号化処理領域３０の各処理領域のうち、前段の
処理領域での処理が終了した段階で前段の処理領域から
後段の処理領域に対して要求信号Ａを出力し、要求信号
Ａに応答して後段の処理領域が動作を開始できる状態に
なったときに後段の処理領域から上記前段の処理領域に
応答信号Ｒを送る。 【効果】 処理時間を短縮することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号を圧縮符号化
して出力する高能率符号化装置に関し、例えばいわゆる
テレビ会議或いはテレビ電話システム等に適用して好適
なものである。

【０００２】

【従来の技術】映像信号を圧縮符号化して出力する高能
率符号化装置として、例えば、いわゆるテレビ会議或い
はテレビ電話システムには、いわゆるＣＣＩＴＴ（国際
電信電話諮問委員会）勧告における例えばＨ．２６１規
格のシステムが存在する。

【０００３】このＨ．２６１規格において、ＣＩＦフォ
ーマット（中間信号フォーマット）は、３６０画素×２
８８ライン×２９．９７Ｈｚ，ノンインターレース方式
によるＹ，Ｃ_B ，Ｃ_R となる。また、ビデオソース符号
化方式は、基本アルゴリズムが動き補償フレーム間予測
＋直交変換（ＤＣＴ）のハイブリット符号化となってい
る。ここで、上記動き補償は１６×１６ピクセルのマク
ロブロックに１個のベクトルを伝送し、探索範囲が±１
５画素×±１５ラインで、色信号は動き補償無しとな
り、変換符号化はブロックサイズ８×８（画素）のＤＣ
Ｔ（離散コサイン変換）、適用量子化は最大８種類のス
キャンより選択し、量子化器は最大３２個、ループ内フ
ィルタは予測符号ブロック（８×８）に適用し１２１の
低域通過形となっている。また、ビデオマルチプレック
ス符号化では、データ構造が、フレーム，ＧＯＢ，マク
ロブロック，ブロックの４層構成となっている。マクロ
ブロックのタイプは、インター／イントラ符号化モー
ド，動き補償（ＭＣ）の有無，ＤＣＴ係数の有無，量子
化器の変化の有無，フィルタの有無により１０タイプを
定義している。動きベクトル情報は、差分ベクトルを符
号化し、ベクトル値を折り返すことにより３２符号で符
号化する。ＤＣＴ係数の符号化は零係数のラン，非零係
数値に対する２次元符号化である。更に、伝送形式は、
ビットレートがｐ×６４ｋビット／ｓｅｃ，ｐ＝１〜３
０となる。バッファリングは、１符号化フレームの最大
ビット数が、ＣＩＦで２５６ｋビット、ＱＣＩＦ（（１
／４）ＣＩＦ）で６４ｋビットとなる。

【０００４】図５に上記Ｈ．２６１規格における符号化
装置の構成を示す。この図５の符号化装置は、入力映像
信号（入力ビデオ信号）或いは後述する差分信号をＤＣ
Ｔ（離散コサイン変換）し、当該ＤＣＴ処理されたデー
タを量子化した後、上記量子化されたデータを可変長符
号化することで入力ビデオ信号の圧縮符号化を実現して
いる。すなわち、図５の符号化装置は、いわゆるフレー
ム間予測符号化（インターフレーム予測符号化）／フレ
ーム内予測符号化（イントラフレーム予測符号化）の判
断を行い、この判断に応じて、入力ビデオ信号をＤＣＴ
する（イントラ符号化モード）か或いは差分信号をＤＣ
Ｔする（インター符号化モード）ようになされている。

【０００５】先ず、上記イントラ符号化モードの場合に
ついて述べる。すなわち、この図５において、入力端子
７０には、上記Ｈ．２６１規格のブロックフォーマット
のビデオ信号（ディジタルビデオ信号）が供給される。
このビデオ信号は、後述するＣＰＵ（中央処理装置）８
０からの切換信号（インター／イントラ符号化モードの
イントラ符号化モードに応じた切換信号）により被切換
端子ａが選択されたセレクタ８２を介して離散コサイン
変換（ＤＣＴ）回路８３に供給される。上記ＤＣＴ回路
８３からは、上記入力ビデオ信号が離散コサイン変換処
理されて得られた周波数成分が出力される。このＤＣＴ
回路８３の出力は量子化器８４に送られる。

【０００６】当該量子化器８４は、上記ＣＰＵ８０によ
り量子化ステップが制御され、上記ＤＣＴ回路８３から
の周波数成分を量子化する。上記量子化器８４の出力
（変換係数の量子化出力インデックスｑ）は、端子７４
を介していわゆるランレングス符号化を適応的に併用す
るハフマン符号化等の可変長符号化（ＶＬＣ）処理を行
う可変長符号化回路９１に送られる。

【０００７】当該可変長符号化回路９１で可変長符号化
されたデータは、出力端子７７を介してシリアルで通信
回線側に出力される。

【０００８】また、上記インター符号化モードの場合に
は、上記量子化器８４の出力は、動き補償付きの予測符
号化処理部に送られる。すなわちこの予測符号化処理部
は、逆量子化器８５以降の各構成要素により構成される
ものであって、当該予測符号化処理部に送られた上記量
子化器８４の出力は、先ず、逆量子化器８５によって上
記量子化器８４の量子化処理とは逆の処理（逆量子化処
理）が施された後、上記ＤＣＴ回路８３での離散コサイ
ン変換とは逆の処理である逆離散コサイン変換処理を行
うＩＤＣＴ回路８６を介し、更に加算器８７を介して動
き補償用可変遅延機能を有する画像メモリ（フレームメ
モリ）８８に蓄えられる。なお、上記イントラ符号化モ
ードの時も上記フレームメモリ８８までの処理は行われ
ている。

【０００９】ここで、上記入力端子７０には、現フレー
ムの入力ビデオ信号が供給されて減算器８１に送られ
る。このとき、当該減算器８１には、ノイズ除去用のル
ープフィルタ８９を介した上記フレームメモリ８８の出
力（上記現フレームに対する前フレームのデータ）が送
られる。したがって、当該減算器８１の出力は、上記現
フレームと前フレームとの差分データとなる。上記減算
器８１の出力が上記インター符号化モードに応じて被切
換端子ｂの選ばれたセレクタ８２を介して上記ＤＣＴ回
路８３，量子化器８４，逆量子化器８５，ＩＤＣＴ回路
８６の経路を通って上記加算器８７に供給される。

【００１０】この時の加算器８７には、上記フレームメ
モリ８８に蓄えられていた前フレームのデータが、上記
ループフィルタ８９を介し、更にＣＰＵ（中央処理装
置）８０からの切換信号（インター符号化モードに応じ
た切換信号）により被切換端子ｂが選ばれたセレクタ９
０を介して供給される。すなわち、上記加算器８７はイ
ンター／イントラ符号化モードに応じて働き、この加算
器８７の出力は、上記減算器８１から得られた前フレー
ムと現フレームとの差分データに、前フレームのデータ
が加算されたデータ（すなわち現フレームのデータ）と
なる。この加算器８７からの上記現フレームのデータが
再び上記フレームメモリ８８に蓄えられる。

【００１１】上述したように、インター符号化モードと
するか或いはイントラ符号化モードとするかは、上記Ｃ
ＰＵ８０によって制御される。具体的には当該ＣＰＵ８
０では、上記差分データと現フレームの入力ビデオデー
タとのエネルギを比較し、例えば現フレームの入力ビデ
オデータのエネルギの方が大きくなるときは、上記イン
ター符号化モードの処理を行うようにセレクタ８２，９
０をコントロールし、逆の場合はイントラ符号化モード
の処理を行うようにセレクタ８２，９０をコントロール
する。

【００１２】また、上記量子化器８４は、当該符号化装
置内部の伝送レートと通信回線の伝送レートとの差を調
節するために上記出力端子７７の後段に通常接続される
バッファメモリ（図示は省略）のオーバーフロウ等を防
止するため、量子化ステップが制御される。すなわち、
上記ＣＰＵ８０には、上記バッファメモリから当該バッ
ファメモリの蓄積量を示す蓄積量データが供給され、当
該ＣＰＵ８０はこの蓄積量データに基づいて上記量子化
器８４の量子化ステップを制御するようになっている。

【００１３】なお、図５において、端子７１からはイン
ター／イントラ符号化モードの識別フラグｐが後段の構
成に対して出力され、端子７２からは信号を伝送するか
否かの伝送／非伝送識別フラグｔが出力され、端子７３
からは上記量子化器８４での量子化ステップの制御情報
である量子化特性指定データｑｚが出力され、端子７５
からは動き補償用可変遅延機能を有する上記フレームメ
モリ８８からの動きベクトルデータｖが出力され、端子
７６からは上記ループフィルタ８９でのフィルタ処理の
オン／オフを示すデータｆが出力される。

【００１４】また、上述した符号化装置における各処理
は、８×８ピクセルのブロック又はこの８×８ピクセル
のブロック４つからなるマクロブロック（すなわち１６
×１６ピクセル単位）で行われる。

【００１５】

【発明が解決しようとする課題】ところで、上記Ｈ．２
６１規格が適用される高能率符号化装置では、上述した
ように、例えばＤＣＴ処理，量子化処理，可変長符号化
処理等の各工程を経て映像信号の圧縮符号化処理を行う
ようになっている。ところが、当該符号化装置の上記Ｄ
ＣＴ処理を行う領域（ＤＣＴ処理する構成要素）や、上
記量子化処理する領域（量子化処理する構成要素），上
記可変長符号化処理する領域（可変長符号化処理する構
成要素），上記動き補償する領域等の各処理領域におい
て、上記８×８ピクセルのブロック或いは１６×１６ピ
クセルのマクロブロックを処理するのに必要な時間は、
当該ブロック（マクロブロック）のデータ或いは当該ブ
ロック（マクロブロック）の画面上の位置によって異な
るようになる。

【００１６】例えば動き補償の場合、画面の枠（画面の
縁）に接するブロック（マクロブロック）では短い処理
時間でよく、また、例えば量子化処理する領域の例えば
量子化レベルを制御したりする上記ＣＰＵ８０での処理
時間等も処理するデータによりその処理時間が異なるよ
うになる。

【００１７】このようなことから、上述した従来の符号
化装置では、本来各処理領域で各ブロック（マクロブロ
ック）の処理時間が異なるようになっているのを例えば
一定のタイミングで処理するようにしたり、或いは、ブ
ロック（マクロブロック）の位置に応じて可変ではある
が各々固定になっているタイミングでブロック（マクロ
ブロック）の処理をするようになっている。

【００１８】例えば、上記一定長のタイミングで処理す
る場合には、最も処理時間の長い場合に合わせて各処理
領域のタイミングを作る必要がある。この場合、実際に
は、処理時間の長い処理領域での処理時間を短くする必
要があるため、当該処理領域のハードウェアを大きくし
たり、ソフトウェアを改善したり、クロックを速くする
等して処理時間を短くするようにしている。しかし、現
実には、ハードウェアの増大，ソフトウェアの改善，ク
ロックの高速化等を図っているにもかかわらず、処理時
間の短縮量は少なく、逆に処理時間の短い処理領域では
時間が余るというようなアンバランスが生じている。ま
た、上記固定の可変長のタイミングでは、各ブロック
（マクロブロック）の処理時間が異なっているため、例
えば、いわゆるループバックのようなバイパスモードが
必要となる。しかし、この場合、例えばＦＩＦＯ（ファ
ースト・イン・ファースト・アウト）メモリ等が必要に
なり、上記ループバックを構成することが難しかった
り、更にタイミングジェネレータが複雑になる等の問題
が生ずる。

【００１９】なお、上述した図５の従来例の装置の場合
には、例えば、上記ＣＰＵ８０及び量子化器８４（すな
わち量子化処理を行う領域）と、フレームメモリ８８
（すなわち動き補償用の領域）と、可変長符号化回路９
１の各処理領域での処理時間が一定しない（各処理領域
をデータが通過する時間が一定しない）ことになる。し
たがって、これら各処理領域と例えば上記ＤＣＴ回路８
３での処理時間も同じとはならない。

【００２０】そこで、本発明は、上述のような実情に鑑
みて提案されたものであり、構成を大型化せずとも、高
能率符号化装置全体での処理時間を短くすることが可能
な高能率符号化装置を提供することを目的とするもので
ある。

【００２１】

【課題を解決するための手段】本発明の高能率符号化装
置は、上述の目的を達成するために提案されたものであ
り、映像信号を圧縮符号化する処理工程を複数の工程に
分割し、当該分割された各工程毎の処理を行う複数の処
理領域を有する高能率符号化装置であって、少なくとも
２つの上記処理領域のうち、前段の処理領域での処理が
終了した段階で当該前段の処理領域から後段の処理領域
に対して要求信号を出力し、上記要求信号に応答して後
段の処理領域が動作を開始できる状態になったときに当
該後段の処理領域から上記前段の処理領域に応答信号を
送るようにしたものである。

【００２２】

【作用】本発明によれば、前段の処理領域と後段の処理
領域との間で処理状況に応じて信号をやりとりしており
（すなわちいわゆるハンドシェィクのような通信を行
う）、前段の処理領域からは処理が終了した段階で後段
の処理領域に対して要求信号を出力し、後段の処理領域
からは動作を開始できる状態になったときに前段の処理
領域に応答信号を送るようにしているため、各処理領域
での待ち時間を少なくすることができる。

【００２３】

【実施例】以下、本発明を適用した実施例について図面
を参照しながら説明する。

【００２４】本発明実施例の高能率符号化装置は、図１
に示すように、例えば前記Ｈ．２６１規格によって映像
信号を圧縮符号化して出力する前記図５に示したような
高能率符号化装置における処理工程を、例えば、ＤＣＴ
（離散コサイン変換）等の直交変換を行うＤＣＴ処理の
工程，量子化処理の工程，可変長符号化処理の工程等の
ような複数の工程に分割し、当該分割された各工程毎の
処理を行う例えばＤＣＴ処理領域１０，量子化処理領域
２０，可変長符号化処理領域３０等のような複数の処理
領域を有する高能率符号化装置である。

【００２５】ここで、本実施例符号化装置においては、
少なくとも２つの上記処理領域のうち、前段の処理領域
での処理が終了した段階で当該前段の処理領域から後段
の処理領域に対して要求信号(acknowledge信号）Ａを出
力し、上記要求信号Ａに応答して後段の処理領域が動作
を開始できる状態になったときに当該後段の処理領域か
ら上記前段の処理領域に応答信号(ready信号）Ｒを送る
ようにしたものである。

【００２６】すなわち、この図１において、入力端子１
からは例えば前記図５の構成のセレクタ８２からの出力
信号（入力ビデオ信号或いは差分信号）が供給される。
当該入力端子１からの入力信号は、上記ＤＣＴ処理領域
１０で離散コサイン変換され、上記量子化処理領域２０
で上記ＤＣＴ処理領域１０からの周波数成分が量子化さ
れた後、上記可変長符号化処理領域３０でランレングス
符号化を適応的に併用するハフマン符号化等の可変長符
号化がなされて出力端子４から出力される。

【００２７】ここで、上記ＤＣＴ処理領域１０において
処理が終了すると後段の上記量子化処理領域２０に対し
て要求信号Ａ_DCT が出力される。また、上記量子化処理
領域２０は、上記ＤＣＴ処理領域１０からの上記要求信
号Ａ_DCT に応答して量子化処理が動作を開始できる状態
になったときに、当該量子化処理領域２０から前段の上
記ＤＣＴ処理領域１０に対して応答信号Ｒ_Q を送る。

【００２８】以下同様にして、上記量子化処理領域２０
において処理が終了すると後段の上記可変長符号化処理
領域３０に対して要求信号Ａ_Q が出力される。また、上
記可変長符号化処理領域３０は、上記量子化処理領域２
０からの上記要求信号Ａ_Q に応答して可変長符号化処理
の動作を開始できる状態になったときに、当該可変長符
号化処理領域３０から上記量子化処理領域２０に対して
応答信号Ｒ_VLC を送る。

【００２９】なお、上記ＤＣＴ処理領域１０からは図示
を省略した更に前段の構成に対し、端子５を介して応答
信号Ｒが送られ、また当該ＤＣＴ処理領域１０には前段
の構成から端子６を介した要求信号Ａが送られてくるよ
うになっている。

【００３０】図２には、上記図１の構成における各部の
動作のタイミングチャートを示す。以下、この図２のタ
イミングチャートを用いて図１の構成の動作を段階的に
説明する。

【００３１】先ず、上記ＤＣＴ処理領域１０が、例えば
上記８×８ピクセルのブロック或いは１６×１６ピクセ
ルのマクロブロックの例えば第１番目のブロック＃１の
処理を終了すると、当該ＤＣＴ処理領域１０からは上記
量子化処理領域２０に対して上記要求信号Ａ_DCT が出力
（時刻ｔ₁ ）される。

【００３２】このとき、上記量子化処理領域２０は、空
き状態のため、上記要求信号Ａ_DCT を受けるとすぐに上
記ＤＣＴ処理領域１０に対して上記応答信号Ｒ_Q を出力
（時刻ｔ₂ ）すると共に、上記ＤＣＴ処理された第１番
目のブロック＃１の量子化処理を開始する。

【００３３】また、上記ＤＣＴ処理領域１０では、次の
第２番目のブロック＃２が供給され、このブロック＃２
に対してＤＣＴ処理を開始する。

【００３４】上記量子化処理領域２０において上記第１
番目のブロック＃１の量子化処理が終了すると、当該量
子化処理領域２０は上記可変長符号化処理領域３０に対
して要求信号Ａ_Q を出力する。

【００３５】このとき、上記可変長符号化処理領域３０
は、空き状態のため、上記要求信号Ａ_Q を受けるとすぐ
に上記量子化処理領域２０に対して応答信号Ｒ_VLC を出
力（時刻ｔ₃ ）すると共に、上記量子化処理された第１
番目のブロック＃１の可変長符号化処理を開始する。

【００３６】またこのとき、上記ＤＣＴ処理領域１０で
は、上記第２番目のブロック＃２の量子化処理が終了し
ていないため、当該ＤＣＴ処理領域１０からは未だ上記
要求信号Ａ_DCT が上記量子化処理領域２０に対して出力
されていない。このため、当該量子化処理領域２０は待
ち状態に入る。

【００３７】上記ＤＣＴ処理領域１０は上記第２番目の
ブロック＃２の処理を終了すると上記要求信号Ａ_DCT を
出力する。上記待ち状態となっていた量子化処理領域２
０は、当該要求信号Ａ_DCT を受けるとすぐに上記応答信
号Ｒ_Q を上記ＤＣＴ処理領域１０に対して出力（時刻ｔ
₄ ）と共に、供給された上記第２番目のブロック＃２に
対する量子化処理を開始する。

【００３８】上記ＤＣＴ処理領域１０にはその後第３番
目のブロック＃３が供給され、当該第３番目のブロック
＃３の処理を終了し、上記量子化処理領域２０に対して
要求信号Ａ_DCT を出力（時刻ｔ₅ ）する。しかし、この
とき、上記量子化処理領域２０では上記第２番目のブロ
ック＃２の処理を実行中となっているため、上記ＤＣＴ
処理領域１０は上記量子化処理領域２０からの応答信号
Ｒ_Q の待ち状態に入る。

【００３９】上記量子化処理領域２０が上記第２番目の
ブロック＃２の処理を終了すると、当該量子化処理領域
２０は上記可変長符号化処理領域３０に対して上記要求
信号Ａ_Q を出力する。このとき、上記可変長符号化処理
領域３０は、待ち状態となっているため、すぐに上記量
子化処理領域２０に対して上記応答信号Ｒ_VLC を出力
（時刻ｔ₆ ）すると共に、上記第２番目のブロック＃２
の処理を開始する。

【００４０】同時に、上記量子化処理領域２０は、上記
ＤＣＴ処理領域１０に対して応答信号Ｒ_Q を出力し、当
該ＤＣＴ処理領域１０からの第３番目のブロック＃３の
処理を開始する。また、当該ＤＣＴ処理領域１０では上
記量子化処理領域２０から供給される上記応答信号Ｒ_Q
を受けて、第４番目のブロック＃４の処理を開始する。

【００４１】量子化処理領域２０は、上記第３番目のブ
ロック＃３を処理し終わると、上記可変長符号化処理領
域３０に対して上記要求信号Ａ_Q を出力（時刻ｔ₇ ）す
る。しかしこのとき、当該可変長符号化処理領域３０で
は、上記第２番目のブロック＃２の処理を実行中である
ため、上記量子化処理領域２０は当該可変長符号化処理
領域３０からの応答信号Ｒ_VLC が供給されるまで、待ち
状態に入る。

【００４２】上記ＤＣＴ処理領域１０が上記第４番目の
ブロック＃４の処理を終了すると、上記量子化処理領域
２０に対して要求信号Ａ_DCT を出力（時刻ｔ₈ ）する。
このとき、上記量子化処理領域２０は待ち状態となって
いるため、当該量子化処理領域２０からは応答信号Ｒ_Q
が得られず、したがって、当該ＤＣＴ処理領域１０も待
ち状態となる。

【００４３】上記可変長符号化処理領域３０が上記第２
番目のブロック＃２を処理し終わると、上記量子化処理
領域２０に対して上記応答信号Ｒ_VLC を出力（時刻
ｔ₉ ）すると共に、上記量子化処理領域２０からの上記
第３番目のブロック＃３の処理を開始する。また、上記
量子化処理領域２０は待ち状態であったため、すぐに上
記ＤＣＴ処理領域１０に対して応答信号Ｒ_Q を出力（時
刻ｔ₉ ）する。当該ＤＣＴ処理領域１０も同じく待ち状
態であったため、すぐに第５番目のブロック＃５の処理
を開始する。

【００４４】図３には、上記図１の構成のより具体的な
構成を示す。

【００４５】すなわち、この図３の構成は、ＤＣＴ処理
を行うＤＣＴ回路１１と、量子化器及びＣＰＵからなる
量子化回路２１と、可変長符号化回路３１とを有し、ま
た、これら各処理回路１１，２１，３１の間にそれぞれ
１処理単位（１ブロック或いは１マクロブロック単位）
のバッファ（例えばＦＩＦＯメモリ）２，３を挿入接続
し、更に、各処理回路１１，２１，３１にそれぞれ対応
して設けられた上述の要求信号Ａと応答信号Ｒとを出力
するコントロール（ハンドシェィクコントロール；ＨＣ
ＴＬ）回路１２，２２，３２が接続された構成となって
いる。

【００４６】ここで、上記量子化回路２１に対応して設
けられたコントロール回路２２は、前段のＤＣＴ回路１
１に対応して設けられたコントロール回路２１との間で
要求信号Ａ_DCT と応答信号Ｒ_Q との入出力を行うと共
に、後段の可変長符号化回路３１に対応して設けられた
コントロール回路３２との間で要求信号Ａ_Q と応答信号
Ｒ_VLC との入出力を行うようになっている。なお、コン
トロール回路１２は、図示を省略した更に前段の回路と
の要求信号と応答信号の通信を端子５，６を介して行う
ようになっている。

【００４７】また、上記コントロール回路１２，２２，
３２は、応答信号Ｒを受けたときにはそれぞれ対応する
各処理回路１１，２１，３１に対してそれぞれ動作を開
始させるための処理動作開始信号Ｓを出力すると共に、
それぞれ対応する各処理回路１１，２１，３１から処理
動作終了信号Ｅを受けて要求信号Ａを出力するようにな
っている。

【００４８】ところで、上述した図４の構成は、各処理
回路１１，２１，３１の間に１処理単位（１ブロック或
いは１マクロブロック）のＦＩＦＯメモリ２，３を設
け、後段のコントロール回路へ応答信号Ｒを出力し、前
段のコントロール回路へ要求信号Ａを送るような構成と
なっているが、本実施例においては、この図４の構成に
限らず、他の構成とすることも可能である。

【００４９】すなわち例えば、前段のコントロール回路
への応答信号Ｒ（この場合処理可能となったことを示す
信号）を出力し、後段へ要求信号Ａを返すような構成と
することが可能である。

【００５０】また、例えば、各処理回路１１，２１，３
１の間のＦＩＦＯメモリ（バッファ）２，３の容量を上
記１処理単位ではなく、より大きな容量のものとするこ
とができる。この場合は、後段のコントロール回路への
上記要求信号Ａで、当該後段のコントロール回路に対応
する処理回路が動作を開始するのではなく、ＦＩＦＯメ
モリ（バッファ）が満たされているか否かで処理の開始
を決めることになる。この例の場合のメリットは、バッ
ファの容量で決められる処理量が多くなるため、各処理
回路が待ち状態になる時間が減り、より有効に時間を使
うことができるようになる。

【００５１】更に例えば、各処理回路１１，２１，３１
の間にバッファ（ＦＩＦＯメモリ）を挿入接続せず、処
理時間の変動の大きい処理回路の所にのみバッファを接
続するようにすることも可能である。上記図３の例の場
合には、ＤＣＴ回路１１でのＤＣＴの処理時間は一定で
あるため、ＤＣＴ回路１１と量子化回路２１との間のＦ
ＩＦＯメモリ２を取り除き、量子化回路２１と可変長符
号化回路３１との間のＦＩＦＯメモリ３のみとする。す
なわち、この例の場合は、ＦＩＦＯメモリが図３の構成
に比べて少なくなるメリットがある。ただしこの場合
は、量子化回路２１に対応するコントロール回路２２か
らの要求信号Ａを、ＤＣＴ回路１１に対応するコントロ
ール回路１２の更に前段の構成に送るようになるが、時
間を有効に使うためには、ＤＣＴ回路１１での処理遅延
を見込んで当該ＤＣＴ回路１１の更に前段の回路構成に
送る要求信号Ａを早めに出力する必要がある。

【００５２】なお、実際に図３の構成を実現する場合に
は、ハードウェア量を少なくするか、処理時間を短くす
るかにより、上記３つの例の何れか或いは組み合わせた
ものにより構成することが望ましい。

【００５３】図４には、上記コントロール回路１２，２
２，３２のより具体的な構成例を示す。

【００５４】ここで、この図４において、端子４１には
前段のコントロール回路からの要求信号Ａが供給され、
端子４４からは前段のコントロール回路への応答信号Ｒ
が出力される。また、端子４３には後段のコントロール
回路からの応答信号Ｒが供給され、端子４６からは後段
のコントロール回路への要求信号Ａが出力される。更
に、端子４２へは当該コントロール回路と対応する処理
回路からの上記処理動作終了信号Ｅが供給され、端子４
５からは当該コントロール回路と対応する処理回路への
上記処理動作開始信号Ｓが出力される。例えば、コント
ロール回路２２を例に挙げると、端子４１にはコントロ
ール回路１２からの要求信号Ａ_DCT が供給され、端子４
４からはコントロール回路１２への応答信号Ｒ_Q が出力
される。また、端子４３にはコントロール回路３２から
の応答信号Ｒ_VLC が供給され、端子４６からはコントロ
ール回路３２への要求信号Ａ_Q が出力される。更に、端
子４２へは量子化回路２１からの上記処理動作終了信号
Ｅが供給され、端子４５からは量子化回路２１への上記
処理動作開始信号Ｓが出力される。

【００５５】また、端子４１はＮＯＴゲート５１の入力
端子と接続され、当該ＮＯＴゲート５１の出力端子はＡ
ＮＤゲート５２の一方の入力端子と接続されている。端
子４２はＯＲゲート５３の一方の入力端子と接続され、
当該ＯＲゲート５３の他方の入力端子は上記ＡＮＤゲー
ト５２の出力端子と接続されている。このＯＲゲート５
３の出力はフリップフロップ５４の入力端子と接続さ
れ、当該フリップフロップ５４の出力端子は上記端子４
４と接続されると共に、上記ＡＮＤゲート５２の他方の
入力端子と接続されている。更に、上記端子４１はＯＲ
ゲート５７の一方の入力端子と接続され、当該ＯＲゲー
ト５７の出力端子はフリップフロップ５８の入力端子と
接続されている。このフリップフロップ５８の出力端子
は、ＡＮＤゲート５９の一方の入力端子と接続され、当
該ＡＮＤゲート５９の他方の入力端子は上記端子４３と
接続されている。このＡＮＤゲート５９の出力端子は上
記端子４５及び４６と接続されている。また、上記ＯＲ
ゲート５７の他方の入力端子は、上記フリップフロップ
５８の出力が一方の入力端子に供給されるＡＮＤゲート
５６の出力端子と接続されている。また更に、このＡＮ
Ｄゲート５６の他方の入力端子は、上記ＡＮＤゲート５
９の出力が入力端子に供給されるＮＯＴゲート５５の出
力端子と接続されている。

【００５６】すなわち、この図４の構成において、端子
４２の入力が“Ｈ”のとき（上記処理動作終了信号Ｅが
供給されたとき）、上記ＯＲゲート５３の出力は“Ｈ”
となり、したがって、フリップフロップ５４の出力も
“Ｈ”となる（上記前段のコントロール回路へ応答信号
Ｒが出力される）。次に、上記端子４１の入力が“Ｈ”
となったならば（上記前段のコントロール回路からの要
求信号Ａのパルスが入力されたならば）、ＮＯＴゲート
５１の出力は“Ｌ”となり、したがって、ＡＮＤゲート
５２の出力も“Ｌ”となる。このとき、上記端子４２へ
の入力が“Ｌ”となっていれば（処理動作終了信号Ｅが
供給されていないとき）、上記フリップフロップ５４も
“Ｌ”となる（前段のコントロール回路への応答信号Ｒ
が出力されない）。また、上記端子４１の入力が“Ｈ”
のとき、ＯＲゲート５７の出力は“Ｈ”となり、したが
って、フリップフロップ５８の出力も“Ｈ”となる。こ
のとき、上記端子４３の入力が“Ｈ”となったならば
（上記後段のコントロール回路からの応答信号Ｒが供給
されたならば）、上記ＡＮＤゲート５９の出力は“Ｈ”
となり、したがって、上記端子４５からは、上記処理動
作開始信号Ｓ及び後段のコントロール回路への要求信号
Ａが出力される。更に、上記端子４３の入力が“Ｌ”と
なったならば（後段のコントロール回路からの応答信号
Ｒが供給されていないとき）、上記ＡＮＤゲート５９の
出力は“Ｌ”となる。また、上記ＡＮＤゲート５９の出
力が“Ｈ”ならば、ＮＯＴゲート５５の出力は“Ｌ”と
なり、ＡＮＤゲート５６の出力も“Ｌ”となる。このと
き、上記端子４１への入力が“Ｌ”ならば、ＮＯＴゲー
ト５７の出力も“Ｌ”となり、したがって、フリップフ
ロップ５８の出力も“Ｌ”となる。

【００５７】すなわち、上記図４に示すように、図３の
各コントロール回路１２，２２，３２は、簡単なゲート
回路やフリップフロップのみで実現することができるの
で、構成が大型化することはない。

【００５８】上述したように、本実施例の高能率符号化
装置によれば、ＤＣＴ処理領域１０，量子化処理領域２
０，可変長符号化処理領域３０の各処理領域のうち、前
段の処理領域での処理が終了した段階で当該前段の処理
領域から後段の処理領域に対して要求信号Ａを出力し、
上記要求信号Ａに応答して後段の処理領域が動作を開始
できる状態になったときに当該後段の処理領域から上記
前段の処理領域に応答信号Ｒを送るようにしたこと、す
なわち、各処理領域間のデータのやりとりをいわゆるハ
ンドシェィク型のように可変タイミングで行うような構
成とすることにより、各処理領域間で独立にデータ処理
ができるようになり、処理時間の長いブロック（マクロ
ブロック）がきた場合でも、前後のバッファ（ＦＩＦＯ
メモリ２，３）に空きがある限り、処理は進められる
（空きがない場合は待ち状態となる）。このため、本実
施例の高能率符号化装置全体での処理時間を短縮するこ
とが可能となる。

【００５９】また、本実施例によれば、時間の利用度が
向上するため、ＣＰＵの処理時間に余裕が増え、安価な
ＣＰＵを用いることも可能となる。更に、各処理領域は
前後の処理領域とのみ関係を持つものとなされるため、
いわゆるループバックのように処理領域をパスする構成
も無条件に可能となり、データのやりとりのためのタイ
ミングジェネレータも各処理領域に共通のものとなる。
また更に、各処理領域（ＬＳＩ）は隣の処理領域にしか
配線が行われないため、実際に基板設計を行う際のレイ
アウトも有利となる。

【００６０】

【発明の効果】上述のように、本発明の高能率符号化装
置においては、映像信号を圧縮符号化する処理工程を複
数の工程毎の処理を行う複数の処理領域を有し、前段の
処理領域での処理が終了した段階で後段の処理領域に対
して要求信号を出力し、要求信号に応答して後段の処理
領域が動作を開始できる状態になったときに前段の処理
領域に応答信号を送るようにしたことにより、構成を大
型化せずとも、高能率符号化装置全体での処理時間を短
くすることが可能となる。

【００６１】また、本発明によれば、時間の利用度が向
上するため、例えばＣＰＵの処理時間に余裕が増え、安
価なＣＰＵを用いることも可能となる。更に、各処理領
域は前後の処理領域とのみ関係を持つものとなされるた
め、いわゆるループバックのように処理領域をパスする
構成も無条件に可能となり、データのやりとりのための
タイミングジェネレータも各処理領域に共通のものとな
る。また更に、各処理領域（例えばＬＳＩ等で構成され
る）は隣の処理領域にしか配線が行われないため、実際
に基板設計を行う際のレイアウトも有利となる。

【図面の簡単な説明】

【図１】実施例の高能率符号化装置の基本構成を示すブ
ロック回路図である。

【図２】本実施例の高能率符号化装置の各部の動作を示
すタイミングチャートである。

【図３】本実施例の高能率符号化装置の具体的な構成を
示すブロック回路図である。

【図４】具体例のコントロール回路の具体的な構成を示
す回路図である。

【図５】Ｈ．２６１規格に対応する高能率符号化装置の
構成を示すブロック回路図である。

【符号の説明】

１０・・・・・・ＤＣＴ処理領域 ２０・・・・・・量子化処理領域 ３０・・・・・・可変長符号化処理領域

Claims (1)

【特許請求の範囲】
1. 【請求項１】 映像信号を圧縮符号化する処理工程を複
   数の工程に分割し、当該分割された各工程毎の処理を行
   う複数の処理領域を有する高能率符号化装置において、 少なくとも２つの上記処理領域のうち、前段の処理領域
   での処理が終了した段階で当該前段の処理領域から後段
   の処理領域に対して要求信号を出力し、上記要求信号に
   応答して後段の処理領域が動作を開始できる状態になっ
   たときに当該後段の処理領域から上記前段の処理領域に
   応答信号を送ることを特徴とする高能率符号化装置。