JPH0590207A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0590207A JPH0590207A JP25235991A JP25235991A JPH0590207A JP H0590207 A JPH0590207 A JP H0590207A JP 25235991 A JP25235991 A JP 25235991A JP 25235991 A JP25235991 A JP 25235991A JP H0590207 A JPH0590207 A JP H0590207A
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Abstract
(57)【要約】
【目的】 本発明は、微細化に際してもコンタクト抵抗
が十分に小さく信頼性の高い半導体装置を提供すること
を目的とする。 【構成】 本発明では、半導体基板上に深さの異なる複
数のコンタクトホールを形成し、コンタクトホール内に
露呈する下地層に対して選択性のある条件を用いて、深
さの差に相当する分だけ深いほうのコンタクトホールに
選択的に第１の導体層を埋め込み、この後同一工程で第
２の導体層を各コンタクトホールに埋め込むようにして
いる。
が十分に小さく信頼性の高い半導体装置を提供すること
を目的とする。 【構成】 本発明では、半導体基板上に深さの異なる複
数のコンタクトホールを形成し、コンタクトホール内に
露呈する下地層に対して選択性のある条件を用いて、深
さの差に相当する分だけ深いほうのコンタクトホールに
選択的に第１の導体層を埋め込み、この後同一工程で第
２の導体層を各コンタクトホールに埋め込むようにして
いる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、特に、コンタクトホールの埋め込みお
よび選択成長に関する。
製造方法に係り、特に、コンタクトホールの埋め込みお
よび選択成長に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化に伴い、回
路の微細化は進む一方であり、例えばゲート電極や、ソ
ース・ドレイン拡散層と金属配線との接続を行うための
接続部の面積は非常に小さくなっている。
路の微細化は進む一方であり、例えばゲート電極や、ソ
ース・ドレイン拡散層と金属配線との接続を行うための
接続部の面積は非常に小さくなっている。
【０００３】この結果、コンタクトホールのアスペクト
比が大きくなるため、配線膜のステップカバレッジが悪
くなり、段差の部分で薄くなることにより抵抗が増大す
るという問題が生じてくる。
比が大きくなるため、配線膜のステップカバレッジが悪
くなり、段差の部分で薄くなることにより抵抗が増大す
るという問題が生じてくる。
【０００４】これを解決する方法として、コンタクトホ
ール内にタングステンなどをＣＶＤ法で選択的に埋め込
み、この後にアルミニウムなどの配線膜を形成するとい
う方法が提案されている。このような方法をとることに
よって、配線膜のステップカバレッジが良くなり、抵抗
が減少するため半導体の性能向上には非常に有利であ
る。
ール内にタングステンなどをＣＶＤ法で選択的に埋め込
み、この後にアルミニウムなどの配線膜を形成するとい
う方法が提案されている。このような方法をとることに
よって、配線膜のステップカバレッジが良くなり、抵抗
が減少するため半導体の性能向上には非常に有利であ
る。
【０００５】しかしながら、深さが異なるコンタクトホ
ール内にタングステンなどを選択的に埋め込む場合、浅
いコンタクトホールの場合はタングステンなどがあふ
れ、一方深いコンタクトホールでは完全に埋まらないと
いう構造になる。
ール内にタングステンなどを選択的に埋め込む場合、浅
いコンタクトホールの場合はタングステンなどがあふ
れ、一方深いコンタクトホールでは完全に埋まらないと
いう構造になる。
【０００６】例えば、図４(a) に示すようにシリコン基
板１表面を覆う層間絶縁膜２２に形成されたコンタクト
ホールＨ1 ，Ｈ2 を埋め込む場合、基板１表面に形成さ
れた拡散層１１にコンタクトする深いコンタクトホール
Ｈ1 に合わせてタングステン層６の埋め込みを行うと、
素子分離膜２上の多結晶シリコン膜３とモリブデンシリ
サイド膜４とからなるワード線等の配線にコンタクトす
る浅いコンタクトホールＨ2 ではタングステン層がコン
タクトホール外へあふれた形状となる。このため、エッ
チバックなどの平坦化工程が必要となる。
板１表面を覆う層間絶縁膜２２に形成されたコンタクト
ホールＨ1 ，Ｈ2 を埋め込む場合、基板１表面に形成さ
れた拡散層１１にコンタクトする深いコンタクトホール
Ｈ1 に合わせてタングステン層６の埋め込みを行うと、
素子分離膜２上の多結晶シリコン膜３とモリブデンシリ
サイド膜４とからなるワード線等の配線にコンタクトす
る浅いコンタクトホールＨ2 ではタングステン層がコン
タクトホール外へあふれた形状となる。このため、エッ
チバックなどの平坦化工程が必要となる。
【０００７】また、図４(b) に示すように、素子分離膜
２上の多結晶シリコン膜３とモリブデンシリサイド膜４
とからなるワード線等の配線にコンタクトする浅いコン
タクトホールＨ2 に合わせてタングステン層６の埋め込
みを行うと、基板１表面に形成された拡散層１１にコン
タクトする深いコンタクトホールＨ1 では、完全に埋ま
らないためこの上層に形成される配線層のステップカバ
レッジが悪くなり、配線抵抗が増大したり、エレクトロ
マイグレーションが起こり易くなるという問題がある。
２上の多結晶シリコン膜３とモリブデンシリサイド膜４
とからなるワード線等の配線にコンタクトする浅いコン
タクトホールＨ2 に合わせてタングステン層６の埋め込
みを行うと、基板１表面に形成された拡散層１１にコン
タクトする深いコンタクトホールＨ1 では、完全に埋ま
らないためこの上層に形成される配線層のステップカバ
レッジが悪くなり、配線抵抗が増大したり、エレクトロ
マイグレーションが起こり易くなるという問題がある。
【０００８】
【発明が解決しようとする課題】このように深さの異な
るコンタクトホールを埋め込む場合、いずれに合わせて
も一方の側に不都合が生じ、配線抵抗を増大したり、エ
レクトロマイグレーションが起こり易くなる等の問題が
あった。
るコンタクトホールを埋め込む場合、いずれに合わせて
も一方の側に不都合が生じ、配線抵抗を増大したり、エ
レクトロマイグレーションが起こり易くなる等の問題が
あった。
【０００９】また、複数の導体領域が露呈している場合
に、ある領域にのみ選択的に薄膜成長を行おうとする
と、非成長領域にマスクを形成しなければならないた
め、パターニング工程が必要となり、工程数が増える
他、微細化に際しても極めて深刻な問題となっている。
に、ある領域にのみ選択的に薄膜成長を行おうとする
と、非成長領域にマスクを形成しなければならないた
め、パターニング工程が必要となり、工程数が増える
他、微細化に際しても極めて深刻な問題となっている。
【００１０】本発明は、前記実情に鑑みてなされたもの
で、微細化に際してもコンタクト抵抗が十分に小さく信
頼性の高い半導体装置を容易に提供することを目的とす
る。
で、微細化に際してもコンタクト抵抗が十分に小さく信
頼性の高い半導体装置を容易に提供することを目的とす
る。
【００１１】
【課題を解決するための手段】そこで本発明の第１で
は、半導体基板上に深さの異なる複数のコンタクトホー
ルを形成し、コンタクトホール内に露呈する下地層に対
して選択性のある条件を用いて、深さの差に相当する分
だけ深いほうのコンタクトホールに選択的に第１の導体
層を埋め込み、この後同一工程で第２の導体層を各コン
タクトホールに埋め込むようにしている。
は、半導体基板上に深さの異なる複数のコンタクトホー
ルを形成し、コンタクトホール内に露呈する下地層に対
して選択性のある条件を用いて、深さの差に相当する分
だけ深いほうのコンタクトホールに選択的に第１の導体
層を埋め込み、この後同一工程で第２の導体層を各コン
タクトホールに埋め込むようにしている。
【００１２】また本発明の第２では、深さの異なるコン
タクトホール内に露呈する下地層表面に深いほうのコン
タクトホールよりも浅い方のコンタクトホールが厚くな
るように表面に酸化物を形成し、深い方のコンタクトホ
ール下の下地層が露呈するように表面を軽くエッチング
し、該下地層を選択的に露呈せしめるようにしている。
タクトホール内に露呈する下地層表面に深いほうのコン
タクトホールよりも浅い方のコンタクトホールが厚くな
るように表面に酸化物を形成し、深い方のコンタクトホ
ール下の下地層が露呈するように表面を軽くエッチング
し、該下地層を選択的に露呈せしめるようにしている。
【００１３】
【作用】本発明の第１によれば、コンタクトホール内に
露呈する下地層に対して選択性のある条件を用いて、深
さの差に相当する分だけ深いほうのコンタクトホールに
選択的に第１の導体層を埋め込み、深さをほぼ等しくし
た後、残りを同一工程で埋め込むようにしているため、
深さの異なるコンタクトホールに対しても平坦な埋め込
みを行うことができ、配線抵抗が小さく信頼性の高い半
導体装置を得ることができる。
露呈する下地層に対して選択性のある条件を用いて、深
さの差に相当する分だけ深いほうのコンタクトホールに
選択的に第１の導体層を埋め込み、深さをほぼ等しくし
た後、残りを同一工程で埋め込むようにしているため、
深さの異なるコンタクトホールに対しても平坦な埋め込
みを行うことができ、配線抵抗が小さく信頼性の高い半
導体装置を得ることができる。
【００１４】例えば、過酸化水素水と硫酸の混合液に浸
漬すると、シリコンリッチなモリブデンシリサイドやタ
ングステンシリサイド中の余剰シリコン原子はシリコン
基板中のシリコン原子と比較して結合が弱いため容易に
酸化され、金属シリサイド膜上の酸化膜を、シリコン基
板上の酸化膜よりも厚く形成することができるというこ
とを発見し、これに着目してなされたものである。
漬すると、シリコンリッチなモリブデンシリサイドやタ
ングステンシリサイド中の余剰シリコン原子はシリコン
基板中のシリコン原子と比較して結合が弱いため容易に
酸化され、金属シリサイド膜上の酸化膜を、シリコン基
板上の酸化膜よりも厚く形成することができるというこ
とを発見し、これに着目してなされたものである。
【００１５】すなわち、シリコン領域および金属硅化物
領域が混在して露呈する半導体基板を、過酸化水素水と
硫酸の混合液に浸漬して、金属硅化物領域に選択的に厚
い酸化膜を形成したのち、シリコン領域のみが露呈する
ように表面を軽くエッチングし、マスクを用いたパター
ニング工程を経ることなく容易に表面状態に差異を形成
することができる。したがって、選択ＣＶＤ法によりシ
リコン領域上にのみ選択性よく容易に導体層を形成する
ことができる。
領域が混在して露呈する半導体基板を、過酸化水素水と
硫酸の混合液に浸漬して、金属硅化物領域に選択的に厚
い酸化膜を形成したのち、シリコン領域のみが露呈する
ように表面を軽くエッチングし、マスクを用いたパター
ニング工程を経ることなく容易に表面状態に差異を形成
することができる。したがって、選択ＣＶＤ法によりシ
リコン領域上にのみ選択性よく容易に導体層を形成する
ことができる。
【００１６】なおこの方法を第１の発明に適用すれば、
容易に深さの異なるコンタクトホールの埋め込みを行う
ことが可能となる。
容易に深さの異なるコンタクトホールの埋め込みを行う
ことが可能となる。
【００１７】また、第１の導体層の埋め込みにより複数
のコンタクトホールの深さをほぼ等しくすると述べた
が、深さの差は小さければ問題なく、特に±０．２μm
以下であると好ましい。
のコンタクトホールの深さをほぼ等しくすると述べた
が、深さの差は小さければ問題なく、特に±０．２μm
以下であると好ましい。
【００１８】
【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。
つつ詳細に説明する。
【００１９】図１(a) 乃至(d) は本発明実施例の半導体
装置の製造工程を示す断面図である。 まず、ｎ型シリ
コン基板１にフィールド酸化膜２を形成したのち、分離
された領域内に、多結晶シリコン膜３とモリブデンシリ
サイド膜４とからなるポリサイド構造の配線をはじめ、
ｐ型拡散層１１を形成するなど素子領域を形成した後、
この上層に層間絶縁膜２２として酸化シリコン膜を形成
する。そしてフォトリソグラフィによりこの層間絶縁膜
２２に、ｐ型拡散層１１にコンタクトする深いコンタク
トホールＨ1 と、配線にコンタクトする浅いコンタクト
ホールＨ2 とを形成し、これを過酸化水素水と硫酸とを
１：３の割合で混合した処理液中に２０分浸漬する。こ
のときｐ型拡散層１１表面よりもモリブデンシリサイド
膜４表面にそれぞれ酸化膜ｓが形成される。ここで、モ
リブデンシリサイド膜４表面の酸化膜ｓはｐ型拡散層１
１表面の酸化膜ｓよりも厚く形成される。これはモリブ
デンシリサイド中の余剰シリコン原子はシリコン基板中
のシリコン原子と比較して結合が弱いため容易に酸化さ
れるためである。ここで深いコンタクトホールＨ1は
０．８μm 径で深さ１．５μm 、浅いコンタクトホール
Ｈ2 は０．８μm 径で深さ０．８μm であった（図１
(a) ）。
装置の製造工程を示す断面図である。 まず、ｎ型シリ
コン基板１にフィールド酸化膜２を形成したのち、分離
された領域内に、多結晶シリコン膜３とモリブデンシリ
サイド膜４とからなるポリサイド構造の配線をはじめ、
ｐ型拡散層１１を形成するなど素子領域を形成した後、
この上層に層間絶縁膜２２として酸化シリコン膜を形成
する。そしてフォトリソグラフィによりこの層間絶縁膜
２２に、ｐ型拡散層１１にコンタクトする深いコンタク
トホールＨ1 と、配線にコンタクトする浅いコンタクト
ホールＨ2 とを形成し、これを過酸化水素水と硫酸とを
１：３の割合で混合した処理液中に２０分浸漬する。こ
のときｐ型拡散層１１表面よりもモリブデンシリサイド
膜４表面にそれぞれ酸化膜ｓが形成される。ここで、モ
リブデンシリサイド膜４表面の酸化膜ｓはｐ型拡散層１
１表面の酸化膜ｓよりも厚く形成される。これはモリブ
デンシリサイド中の余剰シリコン原子はシリコン基板中
のシリコン原子と比較して結合が弱いため容易に酸化さ
れるためである。ここで深いコンタクトホールＨ1は
０．８μm 径で深さ１．５μm 、浅いコンタクトホール
Ｈ2 は０．８μm 径で深さ０．８μm であった（図１
(a) ）。
【００２０】この後、フッ素Ｆ2 を用いた反応性イオン
エッチング（ＲＩＥ）（０．０５Torr、５０Ｗ）によ
り、室温下で１５秒間エッチングを行い、さらにランプ
ヒータを用いて３５０℃に昇温し、一酸化炭素を０．０
５Torrで６００秒導入して、ウェハに吸着したフッ素を
除去する。この工程により深いコンタクトホール内の酸
化シリコン膜ｓのみを完全に除去し、ｐ型拡散層１１表
面を露呈させる。このとき浅いコンタクトホールＨ2 は
酸化シリコン膜ｓで覆われている（図１(b) ）。次に、
サセプタヒータを用いてウェハを６００〜８００℃に昇
温し、ＳｉＨ4 を２０sccm，ＴｉＣｌ4 を１sccmの条件
で４００秒間導入し、拡散層１１上のコンタクトホール
にのみ選択的に膜厚０．７μm のＴｉＳｉ2 膜５を形成
する（図１(c) ）。このとき、ＴｉＣｌ4 に代えて、Ｔ
ｉ板に１００〜５００μm 径の穴を設けたＴｉメッシュ
あるいはＴｉを繊維状にしたものを７００〜９００℃に
ヒータで加熱しながらＨＣｌガスを１〜５sccm流し、Ｔ
ｉＣｌ，ＴｉＣｌ2 ，ＴｉＣｌ3 などの不飽和分子ガス
を導入する方法も有効であり、より高選択性を持ち塩素
濃度の低いＴｉＳｉ2 膜を形成することが可能となる。
エッチング（ＲＩＥ）（０．０５Torr、５０Ｗ）によ
り、室温下で１５秒間エッチングを行い、さらにランプ
ヒータを用いて３５０℃に昇温し、一酸化炭素を０．０
５Torrで６００秒導入して、ウェハに吸着したフッ素を
除去する。この工程により深いコンタクトホール内の酸
化シリコン膜ｓのみを完全に除去し、ｐ型拡散層１１表
面を露呈させる。このとき浅いコンタクトホールＨ2 は
酸化シリコン膜ｓで覆われている（図１(b) ）。次に、
サセプタヒータを用いてウェハを６００〜８００℃に昇
温し、ＳｉＨ4 を２０sccm，ＴｉＣｌ4 を１sccmの条件
で４００秒間導入し、拡散層１１上のコンタクトホール
にのみ選択的に膜厚０．７μm のＴｉＳｉ2 膜５を形成
する（図１(c) ）。このとき、ＴｉＣｌ4 に代えて、Ｔ
ｉ板に１００〜５００μm 径の穴を設けたＴｉメッシュ
あるいはＴｉを繊維状にしたものを７００〜９００℃に
ヒータで加熱しながらＨＣｌガスを１〜５sccm流し、Ｔ
ｉＣｌ，ＴｉＣｌ2 ，ＴｉＣｌ3 などの不飽和分子ガス
を導入する方法も有効であり、より高選択性を持ち塩素
濃度の低いＴｉＳｉ2 膜を形成することが可能となる。
【００２１】さらに、塩化硼素ＢＣｌ3 を用いた反応性
イオンエッチング（ＲＩＥ）（０．０５Torr、５０Ｗ）
により、室温下で１００秒間エッチングを行い、モリブ
デンシリサイド膜４表面の酸化シリコン膜ｓをエッチン
グ除去し、この後サセプタヒータを用いて２５０℃に昇
温し、ＷＦ6 を１０sccm，ＳｉＨ4 を７sccmの条件で導
入し、選択ＣＶＤ法により、拡散層１１上のＴｉＳｉ2
膜５上およびモリブデンシリサイド４上に、０．８μm
程度Ｗ膜６を堆積し、この後ランプアニールを行いＷ膜
６の密着性を向上させる（図１(d) ）。そしてアルミニ
ウム配線を形成する（図示せず）。
イオンエッチング（ＲＩＥ）（０．０５Torr、５０Ｗ）
により、室温下で１００秒間エッチングを行い、モリブ
デンシリサイド膜４表面の酸化シリコン膜ｓをエッチン
グ除去し、この後サセプタヒータを用いて２５０℃に昇
温し、ＷＦ6 を１０sccm，ＳｉＨ4 を７sccmの条件で導
入し、選択ＣＶＤ法により、拡散層１１上のＴｉＳｉ2
膜５上およびモリブデンシリサイド４上に、０．８μm
程度Ｗ膜６を堆積し、この後ランプアニールを行いＷ膜
６の密着性を向上させる（図１(d) ）。そしてアルミニ
ウム配線を形成する（図示せず）。
【００２２】このようにして形成された半導体装置は、
図１(d) に示すようにコンタクトホールが完全に埋め込
まれているため、配線のステップカバレッジは極めて良
好であり、配線抵抗が増大したりすることもなく信頼性
の高い物となる。
図１(d) に示すようにコンタクトホールが完全に埋め込
まれているため、配線のステップカバレッジは極めて良
好であり、配線抵抗が増大したりすることもなく信頼性
の高い物となる。
【００２３】また、ＴｉＳｉ2 膜の膜厚とコンタクト抵
抗との関係を測定するため、各コンタクトホールの深さ
等、他の条件は前記実施例と全く同様にして、ＴｉＳｉ
2 膜の膜厚のみを変化させたときのコンタクト抵抗の変
化を図２に示す。ここで横軸はＴｉＳｉ2 膜の膜厚、縦
軸はコンタクト抵抗を示すものとする。白丸はｐ型拡散
層に対するコンタクトの場合、黒丸はｎ型拡散層に対す
るコンタクトの場合を示すものである。
抗との関係を測定するため、各コンタクトホールの深さ
等、他の条件は前記実施例と全く同様にして、ＴｉＳｉ
2 膜の膜厚のみを変化させたときのコンタクト抵抗の変
化を図２に示す。ここで横軸はＴｉＳｉ2 膜の膜厚、縦
軸はコンタクト抵抗を示すものとする。白丸はｐ型拡散
層に対するコンタクトの場合、黒丸はｎ型拡散層に対す
るコンタクトの場合を示すものである。
【００２４】この結果、ＴｉＳｉ2 膜の膜厚が０．５μ
m 以下すなわち、Ｗ膜６表面と層間絶縁膜２２表面との
段差が−０．２μm 以下のときは、図３(a) に示すよう
に、コンタクト抵抗の上昇が著しい。これは、コンタク
トホール内でのアルミニウム配線７のステップカバレッ
ジが悪くなっているためであると考えられる。
m 以下すなわち、Ｗ膜６表面と層間絶縁膜２２表面との
段差が−０．２μm 以下のときは、図３(a) に示すよう
に、コンタクト抵抗の上昇が著しい。これは、コンタク
トホール内でのアルミニウム配線７のステップカバレッ
ジが悪くなっているためであると考えられる。
【００２５】また、ＴｉＳｉ2 膜の膜厚が０．９μm 以
上すなわち、Ｗ膜表面と基板表面との段差が０．２μm
以上のときは、図３(b) に示すように、コンタクトホー
ルからあふれたＷ膜６の周辺でアルミニウム配線７のス
テップカバレッジが悪くなっているためであると考えれ
られる。
上すなわち、Ｗ膜表面と基板表面との段差が０．２μm
以上のときは、図３(b) に示すように、コンタクトホー
ルからあふれたＷ膜６の周辺でアルミニウム配線７のス
テップカバレッジが悪くなっているためであると考えれ
られる。
【００２６】この結果から、段差が±０．２μm 以下で
あるときはコンタクト抵抗の低い半導体装置を得ること
ができることがわかる。従って３種類以上の異なる深さ
を有するコンタクトホールの場合、深いコンタクトホー
ルに埋め込まれたＴｉＳｉ2 膜の上面と、ＴｉＳｉ2 膜
の埋め込まれていない浅いコンタクトホール底面との深
さの差が０．２μm 以下であるときは配線抵抗の増大を
抑制することができる。
あるときはコンタクト抵抗の低い半導体装置を得ること
ができることがわかる。従って３種類以上の異なる深さ
を有するコンタクトホールの場合、深いコンタクトホー
ルに埋め込まれたＴｉＳｉ2 膜の上面と、ＴｉＳｉ2 膜
の埋め込まれていない浅いコンタクトホール底面との深
さの差が０．２μm 以下であるときは配線抵抗の増大を
抑制することができる。
【００２７】このように本発明の方法を用いることによ
って、Ｗの埋め込み形状が平坦となり、エッチバック等
による平坦化工程が不要となるため、工程の簡略化をは
かることができる。
って、Ｗの埋め込み形状が平坦となり、エッチバック等
による平坦化工程が不要となるため、工程の簡略化をは
かることができる。
【００２８】なお、本発明は前述した実施例に限定され
るものではない。
るものではない。
【００２９】前記実施例では、金属硅化物としてチタン
シリサイドを用いたが、他のシリサイド、例えばニッケ
ルシリサイド、コバルトシリサイド等を用いても良い。
ニッケルシリサイドはニッケルカルボニルを０．０５sc
cm，ＳｉＨ4 を１０sccmの条件で４００℃、１８００秒
間導入することにより、０．７μm 形成することができ
る。またコバルトはコバルトカルボニルを昇華させて
０．０１sccm，ＳｉＨ4 を１０sccmの条件で４００℃、
１８００秒間導入することにより、０．７μm 形成する
ことができる。
シリサイドを用いたが、他のシリサイド、例えばニッケ
ルシリサイド、コバルトシリサイド等を用いても良い。
ニッケルシリサイドはニッケルカルボニルを０．０５sc
cm，ＳｉＨ4 を１０sccmの条件で４００℃、１８００秒
間導入することにより、０．７μm 形成することができ
る。またコバルトはコバルトカルボニルを昇華させて
０．０１sccm，ＳｉＨ4 を１０sccmの条件で４００℃、
１８００秒間導入することにより、０．７μm 形成する
ことができる。
【００３０】また、前記実施例では、シリコン表面と金
属硅化物表面との間での選択成長を用いたが、これに限
定されることなく例えば多結晶シリコン膜と単結晶シリ
コン膜との間での酸化速度の差から、酸化膜の堆積速度
が変化するようにし、これらの間での選択成長性を利用
するようにしたり、また金属膜とシリコン表面との選択
性等、適宜変形可能である。
属硅化物表面との間での選択成長を用いたが、これに限
定されることなく例えば多結晶シリコン膜と単結晶シリ
コン膜との間での酸化速度の差から、酸化膜の堆積速度
が変化するようにし、これらの間での選択成長性を利用
するようにしたり、また金属膜とシリコン表面との選択
性等、適宜変形可能である。
【００３１】さらに、前記実施例では、第１の導体層の
形成に際し選択性を有するようにコンタクトホール内に
露呈する表面の表面状態を変化させる方法であれば他の
方法を用いても良い。
形成に際し選択性を有するようにコンタクトホール内に
露呈する表面の表面状態を変化させる方法であれば他の
方法を用いても良い。
【００３２】例えば、上記実施例において、厚さの異な
る酸化膜ｓを形成する方法として次の方法を用いても良
い。すなわち、圧力０．５Torr以下の酸素雰囲気中で２
００乃至３００℃の温度で例えば１５分の短時間熱処理
を施してシリサイド表面にシリコン表面よりも厚く酸化
膜を形成する方法を用いても良い。
る酸化膜ｓを形成する方法として次の方法を用いても良
い。すなわち、圧力０．５Torr以下の酸素雰囲気中で２
００乃至３００℃の温度で例えば１５分の短時間熱処理
を施してシリサイド表面にシリコン表面よりも厚く酸化
膜を形成する方法を用いても良い。
【００３３】その他、本発明の要旨を逸脱しない範囲で
種々変形して実施することができる
種々変形して実施することができる
【００３４】。
【発明の効果】以上説明してきたように、本発明によれ
ば、コンタクトホール内に露呈する下地層に対して選択
性のある条件を用いて、深さの差に相当する分だけ、深
い方のコンタクトホールに選択的に第１の導体層を埋め
込み、残りを同一工程で埋め込むようにしているため、
深さの異なるコンタクトホールに対しても平坦な埋め込
みを行うことができ、配線抵抗が小さく信頼性の高い半
導体装置を得ることができる。
ば、コンタクトホール内に露呈する下地層に対して選択
性のある条件を用いて、深さの差に相当する分だけ、深
い方のコンタクトホールに選択的に第１の導体層を埋め
込み、残りを同一工程で埋め込むようにしているため、
深さの異なるコンタクトホールに対しても平坦な埋め込
みを行うことができ、配線抵抗が小さく信頼性の高い半
導体装置を得ることができる。
【図１】本発明実施例の半導体装置の製造工程図。
【図２】チタンシリサイドの膜厚とコンタクト抵抗との
関係を示す図。
関係を示す図。
【図３】チタンシリサイドの膜厚が小さすぎた場合と、
大きすぎた場合の状態を示す図。
大きすぎた場合の状態を示す図。
【図４】従来例のコンタクト構造を示す図。
１ シリコン基板 ２ フィールド絶縁膜 ３ 多結晶シリコン層 ４ モリブデンシリサイド層 ５ チタンシリサイド層 ６ タングステン層 ７ アルミニウム層 ２２ 層間絶縁膜
Claims (2)
- 【請求項１】 半導体基板上に深さの異なる第１および
第２のコンタクトホールを形成するコンタクトホール形
成工程と、 前記第１および第２のコンタクトホール内に露呈する下
地層に対して選択性のある条件を用いて、深さの差に相
当する分だけ深いほうのコンタクトホールに選択的に第
１の導体層を埋め込む第１の埋め込み工程と、 前記第１および第２のコンタクトホールに第２の導体層
を埋め込む第２の埋め込み工程とを含むことを特徴とす
る半導体装置の製造方法。 - 【請求項２】 半導体基板上に深さの異なる第１および
第２のコンタクトホールを形成するコンタクトホール形
成工程と、 前記第１および第２のコンタクトホール内に露呈する下
地層表面に深い方のコンタクトホールよりも浅い方のコ
ンタクトホールが厚くなるように酸化物を形成する酸化
工程と、 深い方のコンタクトホール下の下地層が露呈するように
表面を軽くエッチングし、該下地層を選択的に露呈せし
めるエッチング工程と前記コンタクトホールの深さの差
に相当する分だけ前記下地層上に選択的に第１の導体層
を埋め込む第１の埋め込み工程と、 前記第１および第２のコンタクトホールに第２の導体層
を埋め込む第２の埋め込み工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25235991A JPH0590207A (ja) | 1991-09-30 | 1991-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25235991A JPH0590207A (ja) | 1991-09-30 | 1991-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590207A true JPH0590207A (ja) | 1993-04-09 |
Family
ID=17236200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25235991A Pending JPH0590207A (ja) | 1991-09-30 | 1991-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590207A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5834367A (en) * | 1995-04-19 | 1998-11-10 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device having a multilayer wiring |
| KR100400037B1 (ko) * | 2001-02-22 | 2003-09-29 | 삼성전자주식회사 | 콘택 플러그를 구비하는 반도체 소자 및 그의 제조 방법 |
-
1991
- 1991-09-30 JP JP25235991A patent/JPH0590207A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5834367A (en) * | 1995-04-19 | 1998-11-10 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device having a multilayer wiring |
| KR100400037B1 (ko) * | 2001-02-22 | 2003-09-29 | 삼성전자주식회사 | 콘택 플러그를 구비하는 반도체 소자 및 그의 제조 방법 |
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