JPH0588891A

JPH0588891A - キヤツシユメモリ制御装置

Info

Publication number: JPH0588891A
Application number: JP3252310A
Authority: JP
Inventors: Yukihiro Ide; 進博井出
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-09-30
Filing date: 1991-09-30
Publication date: 1993-04-09

Abstract

(57)【要約】【構成】キャッシュメモリ２と、分岐命令の格納番地
から分岐先番地を予測する分岐予測回路３と、キャッシ
ュミスによりリフィール処理する際、分岐予測回路３に
キャッシュミスした番地が登録され、予測分岐先番地が
キャッシュメモリ２にない場合、リフィール処理後直ち
に予測分岐先番地を含むブロックをプリフェッチし、分
岐予測回路３にキャッシュミスした番地が登録され、予
測分岐先番地がキャッシュメモリ２にある場合、リフィ
ール処理後直ちにバス１１３を解放し、分岐予測回路３
にキャッシュミスした番地が登録されていず、キャッシ
ュミスした番地を含むブロックの次ブロックがキャッシ
ュメモリ２にない場合、リフィール処理後直ちに次ブロ
ックをプリフェッチし、分岐予測回路３にキャッシュミ
スした番地が登録されていず、キャッシュミスした番地
を含むブロックの次ブロックがキャッシュメモリ２にあ
る場合、リフィール処理後直ちにバス１１３を解放する
キャッシュ制御部６とから構成されている。【効果】分岐が生じる場合でも正確にプリフェッチで
きるため、キャッシュメモリのヒット率が向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュ・メモリの
プリフェッチを制御するキャッシュメモリ制御装置に関
する。

【０００２】

【従来の技術】近年、プロセッサの高速化に対応して、
高速に動作するプロセッサと比較的アクセス速度が遅い
主記憶装置との動作速度のギャップを緩和するために、
より高速なキャッシュ・メモリをプロセッサと主記憶装
置の間に置くことが一般化している。しかし、一連のキ
ャッシュ・メモリの動作の内、主記憶装置の内容をキャ
ッシュ・メモリに取り込むリフィール処理、およびキャ
ッシュ・メモリの内容を主記憶装置に書き戻すライトバ
ック処理は、非常に時間を要し、オーバヘッドが大き
い。従って、キャッシュ・メモリのヒット率を向上さ
せ、なるべくリフィール処理やライトバック処理を生じ
させないようにすることが、プロセッサを効率よく動作
させる上で大切である。

【０００３】命令キャッシュ・メモリやデータキャッシ
ュ・メモリのプリフェッチは、ヒット率を向上させる一
手法である。キャッシュ・メモリのプリフェッチとは、
次にフェッチすべきブロックを予測して、あらかじめフ
ェッチしておくことにより、キャッシュ・ミスを少なく
して、リフィール処理、ライトバック処理によるオーバ
ヘッドを小さくする方法である。

【０００４】従来のプリフェッチのアルゴリズムは、デ
ータ、命令シーケンスの局所性を利用している。最も単
純なアルゴリズムは、現在リフィールされているブロッ
クの次のブロックを無条件にフェッチする方法である。
この方法では、無条件にプリフェッチを行うので、
（１）不必要なプリフェッチを行い易い、（２）不用意
に必要なブロックを追い出してしまう、（３）必要以上
に外部バスを占有してしまう、などの問題点があった。
特に命令シーケンスは、分岐によって流れが大きく変わ
ることが多く、単に次のブロックをフェッチする方法で
は、予測が不十分である。

【０００５】特に、命令キャッシュ・メモリに於いて
は、次のような方法も提案されている。すなわち、
（１）キャッシュ・ミスがあって、結果として、プロセ
ッサがある番地からのリフィールを実行するときには、
直ちに次のブロックのフェッチを行う、（２）分岐の結
果、キャッシュ・メモリ内の命令を行うことになったと
きには、いつでも、直ちにその次のブロックのフェッチ
を行う、という方法である。しかしながら、この方法は
分岐に関しては、あらかじめ分岐を予測してキャッシュ
・メモリにプリフェッチできないという欠点がある。

【０００６】一方、微細加工技術の向上により、従来は
実装できなかった分岐予測回路も、ＭＰＵに実装される
ことが一般化してきている。分岐予測回路とは、分岐命
令の実行に先だって、過去の分岐履歴をもとに分岐命令
の番地により分岐先番地を予測する回路である。通常、
分岐命令は、実行ステージで分岐先番地を求め、プログ
ラム・カウンタを更新することによって行われるため、
命令パイプラインの乱れを引き起こす。分岐予測回路を
用いた場合には、実際の分岐先番地を求める前に予想し
た分岐先番地に分岐してしまうため、予測分岐先番地が
当たっていれば、命令パイプラインを乱すことなく実行
を継続することができる。

【０００７】しかし、分岐予測回路を用いて命令パイプ
ラインを乱すことなく分岐を完了しても、分岐先番地が
キャッシュ・ミスを起こしてしまった場合には、命令パ
イプラインは停止してしまい、分岐予測回路による効果
が半減してしまう。このため、以前より、命令キャッシ
ュ・メモリに於けるキャッシュ・ミスを少なくするため
に、分岐命令に対してあらかじめ正確な分岐予測を行
い、分岐先の命令をプリフェッチするキャッシュメモリ
制御装置が求められていた。

【０００８】

【発明が解決しようとする課題】上述したように、従来
のキャッシュ・メモリに於けるプリフェッチ方法では、
分岐先を正確に予測してプリフェッチすることができな
いため、不必要なプリフェッチを行い易い、不用意に必
要なブロックを追い出してしまう、必要以上に外部バス
を占有してしまう、などの問題点があった。

【０００９】本発明は、以上のような従来技術の欠点を
鑑みてなされたものであり、命令キャッシュ・メモリへ
のプリフェッチの際に、分岐予測回路を参照して分岐先
を予測することにより、分岐が生じる場合でも、より正
確にプリフェッチを行い、不必要なプリフェッチを行わ
ないキャッシュメモリ制御装置を提供することを目的と
する。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、命令やデータを格納するキャッシュメモ
リと、分岐命令の格納されている番地と過去の分岐履歴
を保持し、分岐命令の格納されている番地によって次の
分岐先番地を予測する分岐予測回路と、次に実行する命
令の番地がキャッシュミスを起こしたことによってリフ
ィール処理を行う際に、リフィール処理と並行して前記
分岐予測回路をキャッシュミスを起こした番地をもとに
参照し、もし前記分岐予測回路にキャッシュミスを起こ
した番地が登録されており、かつこの分岐予測回路によ
って予測された分岐先番地がキャッシュメモリの中に存
在しない場合には、リフィール処理終了後、バスを解放
することなく、直ちにこの分岐予測回路によって予測さ
れた分岐予測番地を含むブロックのプリフェッチを行
い、もし前記分岐予測回路にキャッシュミスを起こした
番地が登録されており、かつ前記分岐予測回路によって
予測された分岐先番地がキャッシュメモリの中に存在す
る場合には、リフィール処理終了後、直ちにバスを解放
し、もし前記分岐予測回路にキャッシュミスを起こした
番地が登録されておらず、かつキャッシュミスを起こし
た番地を含むブロックの次のブロックがキャッシュメモ
リの中に存在しない場合には、リフィール処理終了後、
バスを解放することなく、直ちに次のブロックのプリフ
ェッチを行い、もし前記分岐予測回路にキャッシュミス
を起こした番地が登録されておらず、かつキャッシュミ
スを起こした番地を含むブロックの次のブロックが前記
キャッシュメモリの中に存在する場合には、リフィール
処理終了後、直ちにバスを解放するキャッシュ制御部と
から構成されている。

【００１１】

【作用】上記構成により、本発明は、まず、キャッシュ
・メモリがキャッシュ・ミスすると、直ちに主記憶装置
よりリフィールを開始する。このとき同時に命令キュー
にも転送される。リフィールが終了すると命令キューの
内容によって直ちに演算の実行を開始するが、外部バス
の解放はしない。一方、リフィール開始とともに、キャ
ッシュ・ミスした番地は分岐予測回路に送られ、分岐予
測を行う。もし、ヒットしたならば、次も予測された番
地に分岐するものと予測する。

【００１２】リフィール処理終了後、すでにキャッシュ
・メモリに予測した番地を含むブロックがフェッチされ
ているか否かをチェックし、まだフェッチされていなけ
れば、外部バスを解放せず、直ちに分岐先番地を含むブ
ロックを主記憶装置からプリフェッチする。プリフェッ
チ中は、命令キューの中の命令が実行されているので、
プリフェッチ中も実行が停止することは少ない。分岐予
測回路に於いて、複数の分岐先番地がヒットする可能性
があるが、この場合は最も小さい番地に格納されている
分岐命令に対応する分岐先番地が選択される。もし、す
でにキャッシュ・メモリの中に予測した分岐先番地を含
むブロックがフェッチされているならば、直ちに外部バ
スを解放し、プリフェッチは行わない。

【００１３】分岐予測回路でヒットしなかった場合に
は、現在リフィール中のブロックの中には、分岐命令が
含まれておらず、したがって分岐は起きないものと考え
られる。よって、もしキャッシュ・メモリに現在リフィ
ール中のブロックの次のブロックがフェッチされていな
ければ、外部バスを解放せずに、直ちに次のブロックの
プリフェッチを行う。しかし、すでにキャッシュ・メモ
リに現在リフィール中の次のブロックがフェッチされて
いたならば、直ちに外部バスを解放し、プリフェッチは
行わない。

【００１４】

【実施例】以下、本発明の実施例を図面を参照して説明
する。今回の実施例では、本プロセッサが図５で示すよ
うに、（１）命令フェッチ（Ｆ），（２）デコード／オ
ペランドフェッチ（Ｄ），（３）実行（Ｅ），（４）メ
モリ・アクセス（Ｍ），（５）レジスタ書き込み
（Ｗ），の５段の命令パイプラインで命令の実行を行う
ものとする。また、本プロセッサは、基本的に１ステー
ジを１クロックで実行する。ただし、浮動小数点演算
は、実行ステージに３クロックを要する。さらに、本プ
ロセッサは、命令パイプライン中にオペランドのバイパ
スが用意されており、次の演算で現在演算中の演算結果
をオペランドとして用いる場合には、現在の演算の実行
ステージ終了後、直ちに次の演算の実行を行うことがで
きる。アドレス・バスのビット幅は３２ｂｉｔ、命令の
語長は３２ｂｉｔ固定である。

【００１５】図１は、本発明のキャッシュメモリ制御装
置に係わる一実施例の構成を示すブロック図である。ハ
ーバード・アーキテクチャをとるこのキャッシュメモリ
制御装置は、命令キャッシュ・メモリ２、キャッシュ制
御部６、分岐予測回路３、命令キュー４、主記憶装置１
４、及び外部バス１１３から構成されている。

【００１６】同図に於いて、プログラム・カウンタ１
は、次にフェッチする命令が格納されている主記憶装置
１４の番地を示している。

【００１７】命令キャッシュ・メモリ２は、直接法で構
成されており、ハーバード・アーキテクチャに基づく命
令キャッシュ・メモリで、エントリ数１２８、１ブロッ
ク１２８ｂｉｔ、容量１６Ｋｂｉｔである。プログラム
・カウンタ１より与えられた主記憶番地１１１の下位４
ｂｉｔはブロック内番地１０３、上位２８ｂｉｔはブロ
ック番地を表す。また、ブロック番地の下位７ｂｉｔは
インデクス１０１、上位２１ｂｉｔはタグ１００であ
る。タグ・メモリ７には、２１ｂｉｔのタグが記憶され
ている。

【００１８】この命令キャッシュ・メモリ２は、以下の
ように動作する。まず、インデクス１０１が、タグ・メ
モリ７に与えられ、インデクス１０１で示された番地の
内容をタグ１０５として読み出す。これと平行して、主
記憶番地１１１の下位１１ｂｉｔを番地と用いて、デー
タ・メモリ９がアクセスされる。読み出されたタグ１０
５とタグ１００は、ヒット／ミス検出器８で比較され
る。

【００１９】この比較によってタグ１０５とタグ１００
が一致するならば、主記憶番地１１１を含むブロック
は、データ・メモリ９の中に存在し、アクセスされたブ
ロックから主記憶番地１１１の内容のコピーがラッチ１
０に読み出される。逆に、読み出されたタグ１０５とタ
グ１００が不一致ならば、主記憶番地１１１を含むブロ
ックはデータ・メモリ９の中に存在しないので、主記憶
装置１４より主記憶番地１１１を含むブロックを読み出
し、インデクス１０１で決まる命令キャッシュ・メモリ
２の中のブロックを読み出されたブロックに置き換え
る。同時にタグ・メモリ７のタグの内容もタグ１００に
更新する。

【００２０】分岐予測回路３は、完全連想方式による分
岐予測回路であり、分岐命令の番地を記憶するアドレス
・メモリ１１と分岐先番地を記憶するターゲット・メモ
リ１２より構成される。アドレス・メモリ１１のビット
幅は３０ｂｉｔ、エントリ数は１２８である。また、ア
ドレス・メモリ１１は４つのバンクに分割されており、
主記憶番地１１１の下位２ｂｉｔの値により示された特
定のバンクに分岐命令が格納されている主記憶装置１４
の番地が格納される。ただし、格納されるのは、下位２
ｂｉｔを除いた上位３０ｂｉｔである。ターゲット・メ
モリ１２のビット幅３２ｂｉｔ、エントリ数は１２８で
ある。ターゲット・メモリ１２は、アドレス・メモリ１
１に１対１対応しており、対応するアドレス・メモリ１
１に記憶された番地の分岐命令が分岐した過去１回の分
岐先番地を記憶している。

【００２１】このような分岐予測回路３は通常、以下の
ように動作する。まず、分岐先予測は、次のように行わ
れる。命令フェッチ・ステージで主記憶番地１１１が分
岐予測回路３に与えられると、下位２ｂｉｔがデコード
され、アドレス・メモリ１１の特定のバンクがアクセス
される。上位３０ｂｉｔはアドレス・メモリ１１に与え
られ、もし指定されたバンク内で一致する番地があれ
ば、それと対応するターゲット・メモリ１２に格納され
た番地を予測分岐先番地１０９として出力する。プロセ
ッサは、この番地に分岐すると仮定し、プログラム・カ
ウンタ１の値を予測分岐先番地１０９に変更する。

【００２２】また、履歴の登録は次のように行われる。
分岐命令が実行されると分岐命令の番地の下位２ｂｉｔ
によって示されたアドレス・メモリ１１の特定のバンク
に実行された分岐命令の番地の上位３０ｂｉｔが記憶さ
れる。また、ターゲット・メモリ１２には、プロセッサ
内部の実行部で算出された分岐先番地を記憶する。命令
キュー４は、現在実行中の命令を含むブロックが格納さ
れており、プログラム・カウンタ１の値により、実行部
に命令を発行する。

【００２３】インクリメンタ５は、現在リフィール処理
中のブロックの次のブロックの先頭番地を計算するビッ
ト幅３０ｂｉｔのインクリメンタである。キャッシュ・
ミスを起こした番地ｍの上位３０ｂｉｔはインクリメン
タに送られ、リフィール処理と並行してインクリメント
され、次のブロックの先頭番地ｍ＋４が計算される。番
地ｍ＋４は、プリフェッチの先頭番地として、命令キャ
ッシュ・メモリ２に転送される。キャッシュ制御部６
は、命令キャッシュ・メモリ２のリフィール処理、プリ
フェッチ処理などの制御を行う論理回路である。

【００２４】次に、本発明の動作説明を行う。本発明
は、命令キャッシュ・メモリ２が、キャッシュ・ミスし
た場合にのみ動作する。図２（ａ）〜図３（ｃ）は、本
発明のキャッシュメモリ制御装置を適用したプロセッサ
が下記に示す命令シーケンスを実行した場合の動作を示
したタイム・チャートである。図４（ａ）〜図４（ｃ）
は、本発明を適用していないプロセッサが同様な命令シ
ーケンスを実行した場合の動作を示したタイム・チャー
トである。

【００２５】下記の命令で、ＡＤＤ，ＳＵＢ，ＭＵＬ
は、整数の加減算および乗算命令である。ＪＭＰＣＺ
は、条件分岐命令で１つ前の演算の結果が、“０”なら
ば分岐する。ＪＭＰＣＺは、スカッシュ分岐であり、分
岐が生じた場合にはｍ＋４の命令は実行されない。Ｒ
０，Ｒ１，Ｒ２，Ｒ３，Ｒ４はレジスタを表す。また、
ｍ−１，…，ｍ＋４，ｎ，ｎ＋１は、主記憶装置１４の
番地を表す。ｍ，ｍ＋４，ｎは、ブロックの境界に置か
れている。

【００２６】現在、プロセッサは、逐次的に上記の命令シーケンスを
実行している。プロセッサが、ｍ番地から命令のフェッ
チを行おうとしたところでキャッシュ・ミスを起こした
とする。プロセッサは、直ちに外部バス１１３を通し
て、命令キャッシュ・メモリ２のリフィールを行う。リ
フィールは、（１）外部バス１１３のバス権の獲得、
（２）主記憶装置１４の連続アクセスによって行われ
る。（１）の処理は、外部バス１１３の状態によって要
する時間が異なるが、図２〜図４では１クロックを要し
ている。

【００２７】外部バス１１３は、３２ｂｉｔであり、主
記憶装置１４から２クロックで３２ｂｉｔのデータを転
送できるとすると、１ブロックの転送に８クロックを要
する。従って、リフィール処理に９クロックを要してい
る。命令キャッシュ・メモリ２は、データ・メモリ８の
中の任意のブロックを無効にし、そのブロックに、ｍ，
ｍ＋１，ｍ＋２，ｍ＋３番地の命令がリフィールされ
る。また、リフィールと同時に命令キュー４にも、ｍ，
ｍ＋１，ｍ＋２，ｍ＋３番地の命令が転送される。リフ
ィールが終了すると、プロセッサは直ちに命令キュー４
の内容によって実行を開始する。しかし、プロセッサ
は、リフィールが終了しても外部バス１１３を解放しな
い。

【００２８】一方、プロセッサは、リフィール処理を開
始するとともに、キャッシュ・ミスを起こした番地ｍを
分岐予測回路３に送る。分岐予測回路３は、番地ｍの上
位３０ｂｉｔをもとに分岐予測を行う（ＢＴＢアクセ
ス）。アドレス・メモリ１１の中に一致する番地がある
と、対応するターゲット・メモリ１２より予測分岐先番
地１０９が出力される。番地ｍの上位３０ｂｉｔで予測
するため、各バンク毎に１エントリが一致し、最大４つ
のエントリが一致する可能性がある。このように複数個
のエントリが一致を起こした場合には、最も小さいバン
ク番号のターゲット・メモリ１２の出力が優先される。

【００２９】図２（ａ）、図２（ｂ）は、アドレス・メ
モリ１１の中に一致する番地があった場合の動作を示し
ている。予測分岐番地１０９は、命令キャッシュ・メモ
リ２に送られ、リフィール終了後、すでに命令キャッシ
ュ・メモリ２の中に転送されているか否かがテストされ
る。

【００３０】図２（ａ）は、予測分岐先番地１０９がキ
ャッシュ・ミスを生じた場合の動作を示した図である。
命令キャッシュ・メモリ２は、直ちに予測分岐番地１０
９を含むブロックのプリフェッチを行う。外部バス１１
３のバス権は、獲得したままなので、プリフェッチには
８クロックしか要さない。図４（ａ）は、本発明を適用
していないプロセッサの場合の動作を示している。図２
（ａ）および図４（ａ）より明らかなように、本発明を
適用した場合では、適用しない場合に比較して４クロッ
ク速く動作させることが可能である。実際には、外部バ
ス１１３を解放してしまうと、再びバス権を獲得するた
めにかなりの時間を要するので、本発明の効果はさらに
大きくなる。

【００３１】図２（ｂ）は、予測分岐先番地１０９が、
命令キャッシュ・メモリ２でヒットした場合である。す
でに命令キャッシュ・メモリ２の中にフェッチされてい
るので、プリフェッチする必要はない。キャッシュ制御
部６は、外部バス１１３を直ちに解放する。

【００３２】図２（ｃ）、図３（ａ）は、アドレス・メ
モリ１１の中に番地ｍの上位３０ｂｉｔと一致する番地
がなかった場合である。この場合は、現在リフィール中
のブロックの中には分岐命令が存在せず、したがって、
ｍ＋３番地の命令の終了後、ｍ＋４番地の命令が実行さ
れるものと考えられる。この場合も、プロセッサは、リ
フィール終了後、命令キュー４の内容によって直ちに実
行を開始するが、外部バス１１３は解放しない。一方、
インクリメンタ５は、リフィール処理に並行してキャッ
シュ・ミス番地ｍより番地ｍ＋４を計算する。番地ｍ＋
４は、命令キャッシュ・メモリ２に送られ、すでに命令
キャッシュ・メモリ２の中に転送されているか否かがテ
ストされる。

【００３３】図２（ｃ）は、番地ｍ＋４が命令キャッシ
ュ・メモリ２でキャッシュ・ミスを起こした場合の動作
を示している。命令キャッシュ・メモリ２は、番地ｍ＋
４よりプリフェッチを行う。外部バス１１３は獲得した
ままなので、プリフェッチには８クロックしか要さな
い。

【００３４】図３（ａ）は、番地ｍ＋４が命令キャッシ
ュ・メモリ２でヒットした場合の動作を示している。こ
の場合は、プリフェッチする必要がないので、外部バス
１１３を直ちに解放する。

【００３５】さらに、図３（ｂ）は、図２（ａ）と同様
な場合であるが、以下のような命令シーケンスが実行さ
れた場合の動作を示している。下記の命令シーケンスに
於いて、ＦＡＤＤ，ＦＳＵＢ，ＦＭＵＬは、浮動小数点
数の加減算および乗算命令であり、実行ステージに３ク
ロックを必要とする。下記の命令シーケンスでは、レジ
スタが書き込み→読み込みのコンフリクトを生じてお
り、ｍ＋１，ｍ＋２，ｍ＋３番地の命令は、前の命令の
実行ステージが終了するまで演算を開始することができ
ない。

【００３６】この場合、図３（ｂ）より明らかなように分岐命令が実
行される時刻には、すでに分岐先の命令は、命令キャッ
シュ・メモリ２にフェッチされているので、分岐予測が
間違っていなければ、命令パイプラインを乱すことなく
実行が継続される。

【００３７】図４（ｃ）は、本発明を適用していないプ
ロセッサの場合を示している。この場合では、分岐先命
令のフェッチを行うところで再びキャッシュ・ミスが生
じる。図３（ｂ）、図４（ｃ）より明らかなように、本
発明を適用した場合、１０クロック速く動作することが
可能である。実際には、外部バス１１３を解放してしま
うと、再びバス権を獲得するためにかなりの時間を要す
るので、本発明の効果はさらに大きくなる。

【００３８】図３（ｃ）は、分岐予測が失敗した場合の
動作を示している。分岐予測の失敗は、実行ステージの
クロックで明らかになる。この場合、キャッシュ制御部
６は、直ちにプリフェッチを中断する。プリフェッチを
行っていた命令キャッシュ・メモリ２のブロックは、無
効フラグをセットすることにより、ブロックの内容が無
効になる。

【００３９】本実施例では、簡単のため、命令キャッシ
ュ・メモリ２の構成を直接方式、分岐予測回路３は完全
連想方式であるとした。しかし、命令キャッシュ・メモ
リ２および分岐予測回路３を如何なる方式で構成して
も、本発明の効果には何等影響を与えることはない。ま
た、ハーバード・アーキテクチャに限らず、キャッシュ
・メモリに命令およびデータが混在するようなアーキテ
クチャをとった場合には、命令フェッチの場合に限っ
て、本実施例で示した動作を行えば、まったく同様な効
果が得られるものである。

【００４０】

【発明の効果】このように、本発明のキャッシュ・メモ
リ制御装置によれば、分岐予測回路を参照して分岐を予
測するため、分岐が生じる場合でも正確にキャッシュ・
メモリへのプリフェッチを行うことができ、キャッシュ
・メモリのヒット率の向上、命令パイプラインの乱れ削
減、および不必要なリフィールの削減が可能となる。こ
の結果、プロセッサの処理速度を向上させることができ
る。

【図面の簡単な説明】

【図１】本発明のキャッシュメモリ制御装置に係わる一
実施例の構成を示すブロック図である。

【図２】本発明のキャッシュメモリ制御装置の動作を示
すタイム・チャートである。

【図３】本発明のキャッシュメモリ制御装置の動作を示
すタイム・チャートである。

【図４】従来のキャッシュメモリ制御装置の動作を示す
タイム・チャートである。

【図５】本発明のキャッシュメモリ制御装置を用いたプ
ロセッサのパイプライン動作を説明するための動作図で
ある。

【符号の説明】

１プログラム・カウンタ２命令キャッシュ・メモリ３分岐予測回路４命令キュー５インクリメンタ６キャッシュ制御部７タグ・メモリ８ヒット／ミス検出器９データ・メモリ１０ラッチ１１アドレス・メモリ１２ターゲット・メモリ１３デコーダ１４主記憶装置１００タグ１０１インデクス１０２ブロック内番地１０３ブロック内番地（下位２ｂｉｔ）１０４主記憶番地（上位３０ｂｉｔ）１０５タグ１０６記憶データ１０７フェッチ・データ１０８命令１０９予測分岐番地１１０バンク選択信号１１１主記憶番地１１２次フェッチブロック先頭番地

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【手続補正書】

【提出日】平成３年１０月４日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

Claims

【特許請求の範囲】

【請求項１】命令やデータを格納するキャッシュメモ
リと、分岐命令の格納されている番地と過去の分岐履歴を保持
し、分岐命令の格納されている番地によって次の分岐先
番地を予測する分岐予測回路と、次に実行する命令の番地がキャッシュミスを起こしたこ
とによってリフィール処理を行う際に、リフィール処理
と並行して前記分岐予測回路をキャッシュミスを起こし
た番地をもとに参照し、前記分岐予測回路にキャッシュミスを起こした番地が登
録されており、かつこの分岐予測回路によって予測され
た分岐先番地がキャッシュメモリの中に存在しない場合
には、リフィール処理終了後、バスを解放することな
く、直ちにこの分岐予測回路によって予測された分岐予
測番地を含むブロックのプリフェッチを行うキャッシュ
制御部とからなることを特徴とするキャッシュメモリ制
御装置。