JPH0581935B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデータ処理装置に関するものであり、
更に詳しくはかかる装置に用いられる誤り訂正機
構に関するものである。

（従来の技術） データ処理装置におけるデータの記憶密度が高
まるにつれて、記憶装置の記憶内容は、更に誤り
発生源になり易くなつてきている。例えば、ダイ
ナミツクメモリにおける記憶セルの内容は、アル
ファ粒子の射突によつても変化してしまう。適当
な時間内に、いずれかの特定のセルがこのように
変化する可能性は、未だ非常に少ないが、最近の
データ処理装置に用いられるこのようなセルアレ
イは、非常に大きいので、データに誤りが発生す
るのを回避することは不可能である。

このような問題に対処するために、コンピユー
タ設計者は誤り訂正コードを用いる構成に頼つて
いる。多重ビツトのデータ語についての典型的な
誤り訂正コードは、多数の“チエツクビツト”か
ら成り、予め定められたアルゴリズムにしたがつ
て発生される。考えられ得る多重ビツトのデータ
語のそれぞれは、考えられ得るチエツクビツトの
順序のうちのただ１つのものに対応している。従
つて、多重ビツトのデータ語のチエツクビツトが
加えられて成る考えられ得る全ての合成語の他
は、妥当な語はほんのわずかである。すなわち、
チエツクビツトがＮ個あるならば、2^N個の考えら
れ得る合成語の他には、妥当なものはただ１個で
ある。誤り訂正コーデイング機構の構成は、妥当
な合成語の各々が、他の全ての妥当な合成語に対
して、コーデイング理論における意味において大
きな“距離”を有するようになつている。誤り訂
正は、検知に対応するものとして、頻発する種類
の誤りに対して行なうことができる。何故なら
ば、起こり得る誤りの各々から得られる合成語
は、他のいずれかの妥当な合成語に対してより
も、はるかにただ１つの妥当な合成語に“近い”
からである。これらの妥当でない語が“近い”と
いう意味は、それらの語は、他の妥当な語内の誤
りから生ずるよりもその１個の妥当な語内の誤り
から生ずる見込みが非常に高いということであ
る。従つて、それらの妥当でない語に対しては、
誤り訂正回路によつて、それらの語はそれらに最
も近い妥当な語であるはずだ、との推定がなされ
る。このようにして、データ処理装置では、デー
タ内の誤りを検知すると共に、訂正することがで
きる。勿論、訂正することのできない誤りもあ
り、もつと言うならば検知することのできない誤
りすらある。しかし、起こり得る可能性が最も高
い誤りは、訂正することができる。

（発明が解決しようとする問題点） 一方、最近のデータ処理装置は、より速い演算
速度が要求されている。しかしながら、誤り訂正
の要求は、速度の要求とは全く相反するものであ
る。誤り訂正コードを用いて誤りデータの訂正を
行なう誤り訂正アルゴリズムは、非常に時間を消
費してしまう。誤り訂正アルゴリズムの使用は、
データに誤りが発生したときに必要となるもので
はあるが、例えば装置の記憶部から装置の処理部
への通路内に配置されたゲートの形態をした誤り
訂正ハードウエアにより、誤りの発生していない
場合でさえも遅れが加わつてしまうのが通常であ
る。更に、データ語の装置の記憶部に記憶すると
きには常に誤り訂正コードの計算が必要であり、
従つて、その必要とされる計算時間のために、そ
れに関するデータ語の検索が遅れてしまう。

従つて、本発明の目的は、装置内における記憶
装置から命令実行部への信号通路の誤り訂正用ゲ
ートを必要とすることなく、装置の誤り訂正を行
なうことにある。本発明の他の目的は、誤り訂正
処理によつて生ずる遅延を減少させることにあ
る。

本発明の他の形態における目的は、好適な誤り
訂正コーデイング機構を提供し、誤り訂正コード
を発生させるために生ずる遅延を排除することに
ある。

（問題点を解決するための手段） そのために、本発明のデータ処理装置では、デ
ータ語およびそれに関する誤り訂正コードのそれ
ぞれを別個にアクセス可能な記憶装置を有してい
る。記憶制御装置は、記憶装置に記憶および検索
動作を行なわせ、また、各データ語と共に記憶す
べき誤り訂正コードを算出する。命令を実行する
処理装置は記憶制御装置に結合され、その記憶制
御装置に命令およびオペランドの要求を行なわ
せ、また、記憶装置への結果の返却を行なわせ
る。記憶装置に記憶させるために、処理装置によ
り情報が記憶制御装置に送られると、記憶制御装
置では誤り訂正コードを算出し終える前に、直ち
にそのデータ語を記憶装置に記憶させる。記憶装
置に書き込まれたデータ語はパリテイビツトを含
んでおり、記憶制御装置はたつた今記憶されたデ
ータ語をパリテイビツトと共に直ちにフエツチす
ることができるが、それに関する誤り訂正コード
を共にフエツチすることはできない。データ語の
フエツチは、それに関する誤り訂正コードの記憶
装置への記憶動作と同時に行なわれる。

記憶制御装置は、データ語をフエツチして処理
装置に送るときには、そのデータ語内のパリテイ
ビツトを検査して、誤りが生じているか否かを判
別する。しかるに、その判別結果が出る前に、記
憶制御装置は、データ語をパリテイビツトと共に
処理装置へ送出する。従つて、処理装置に対する
データ語のフエツチ動作の遅延は、記憶する前の
誤り訂正コードの初期計算、およびフエツチ動作
の間に行なわれるパリテイチエツクのいずれによ
つても生ずることはない。パリテイチエツクに基
づき、データ語に誤りがあるという判別結果が出
た場合には、記憶制御装置は、そのデータ語に対
応している誤り訂正コードをフエツチし、その誤
りが訂正可能ならば訂正を行ない、訂正した語を
記憶装置に再び書き込む。

パイプライン処理方式を用いた機械において
は、処理装置は、送られてきた不正なデータ語を
実際に用いることはない。しかし、処理装置がそ
のデータ語の使用を必要とする場合には、そのデ
ータ語内の不正なパリテイに応答して、そのデー
タ語を含む命令の実行を中止し、記憶装置からそ
のデータ語の再送出を要求する。一般には、中央
処理部からの要求が繰り返される時点までには、
記憶制御装置は、そのデータ語を含む記憶番地の
訂正を行なうことになり、誤りの回復は迅速に行
なわれる。

（実施例） 上述したように、本発明は、データ処理装置の
記憶装置、記憶制御装置および中央処理部におけ
る誤りの検知および訂正を目的とするものであ
る。本発明の特徴は、特に第２図、第３図を参照
して展開される。しかし、これらの図面に言及す
る前に、まず、第１図を参照して本発明を適用し
た典型的な装置について述べる。

第１図に示すように、本発明を適用したデータ
処理装置の基本的な要素は、中央処理部（プロセ
ツサ）１０、記憶部１１および入出力要素１２か
ら成つている。プロセツサ１０により実行される
命令は、記憶部１１内のアドレス可能な記憶番地
に記憶されている。命令は、オペランドによつて
行なわれる動作を同定し、オペランドもまた、記
憶部内のアドレス可能な番地に記憶されている。
命令およびオペランドは、プロセツサ１０によつ
て必要に応じてフエツチされ、処理されたデータ
が記憶部に戻される。プロセツサ１０は、また、
制御情報を入出力要素１２の各部に送出して、例
えば記憶部１１へのデータ転送や記憶部１１から
のデータ検索といつた予め定めたオペレーシヨン
を行なわせるべく、入出力要素の各部を付勢す
る。このようなデータは、記憶部１１へ送出され
た命令、オペランドであり、あるいは、記憶や表
示のために、記憶部から検索された処理データで
ある。

１３はオペレータ・コンソールであり、オペレ
ータのインターフエースとして配置されている。
このコンソールによつて、オペレータは、データ
の検査および保存、中央処理部１０の動作停止、
あるいは、中央処理部に命令シーケンスを順次に
実行させて、プロセツサの応答を決定させること
ができる。また、このコンソールによつて、オペ
レータは、ブートストラツプ手順を介して装置の
初期化を行ない得、データ処理装置全体の種々の
故障検査を行なうことができる。

中央処理部１０は、全体を参照番号１４で示す
数本のバスを介して、記憶部１１に接続されてい
る。詳述するに、中央処理部１０は、直接に記憶
制御装置およびキヤツシユ１５に接続されてお
り、一方この装置１５は、アレイバス１７を介し
て複数のアレイ１６に接続されている。

データ処理装置は、デイスクおよびテープ形態
の２次記憶装置、電信タイプライタ、キーボード
およびビデオデイスプレイ端子といつた、数種類
の入出力要素を有していても良い。これらの各部
２０は、入出力バス２１を介して、バスアダプタ
２２に接続されている。この入出力バス２１は、
米国特許第4232366号に述べられている“Bus
For Date Processing System With Overulap
Sequences”とすることができる。この米国特許
は、Lohn V. Levy等に特許されたもので、本発
明の譲受人に譲渡されている。他の種類の入出力
バスもまた、同様な入出力部（図示せず）を接続
するのに用いることができ、その入出力部は入出
力バス２３を有しバスアダプタ２４に接続されて
いる。このような入出力部としては、米国特許第
3815099号に記載されたものがあり、その米国特
許は、1974年７月４日に、J.Cohen等に特許され
たものであり、名称は“Date Processing
Syetem”である。

バスアダプタ２２および２４は、記憶制御装置
およびキヤツシユ１５からのデータの送出および
受け取りを行なうように、バスアダプタ２５を介
して接続されている。また、バスアダプタは割込
み要求／許可バス２６によつて接続され、このバ
ス２６を介して、バスアダプタは、入出力部２０
が状態を変える場合には、中央処理部の処理に割
込みをかけることができる。中央処理部１０は、
それに応答して、割込み要求の許可信号を直接に
入出力要素１２内の各部に送出するが、入出力要
素１２内の各部への制御情報の送出およびそれら
の各部からの状態情報の受け取りは、記憶制御装
置およびキヤツシユ１５を介して行なわれる。こ
のように、記憶制御装置は、中央処理部１０と入
出力要素とに対するデータの転送制御を行なつて
いる。更に、中央処理部と入出力要素１２との間
にいける制御情報および状態情報の転送制御を行
なつている。

記憶制御装置およびキヤツシユ１５は、第２図
に示すように、記憶制御回路３０とキヤツシユメ
モリ３２とを有している。キヤツシユメモリは、
小さな高速メモリであり、常に、その番地が、メ
モリアレイ１６内の所定の番地に対応している。
当業者ならば理解できるように、キヤツシユの番
地とアレイの番地とのプログラムの実行中におけ
る対応関係は、連続的に変化して、プロセツサ１
０によるほとんど全てのデータ要求によつて、キ
ヤツシユメモリ内の記憶番地が特定されるように
なつている。もつとも、キヤツシユメモリは、メ
モリアレイ１６の番地における小さな部分にのみ
対応している。このように、データ処理装置で
は、全アレイを高価なメモリ型式とすることな
く、速いが高価な型式のメモリにおける有効な高
速性を利用することができる。

次に、本発明の特徴に言及する。言及するにつ
れて、本発明の基本的な特徴の利用は、キヤツシ
ユメモリに対してのデータの転送のみならず、例
えばメモリアレイ１６やＩ／Ｏ装置２０などの他
の装置に対してのデータの転送にも行ない得るこ
とが明らかとなろう。しかるに、簡単にするため
に、また、一般にはほとんどのデータ交換は中央
処理部１０とキヤツシユメモリ３２との間におい
て生ずるので、本発明をこのような転送に関して
のみ説明するものとする。

本発明によれば、キヤツシユ３２は、データ語
およびそれに関する誤り訂正コードの双方を記憶
する。（キヤツシユ３２は以下においては単に
“メモリ”３２という。これは、本発明はキヤツ
シユメモリに関して実行されるので、キヤツシユ
メモリと特定する必要がないからである。）デー
タ語には、誤り訂正コードが存在するにも拘わら
ず、パリテイ（すなわち、誤り訂正というよりも
誤り検知）ビツトが冗長度を有しない情報に付加
されている。例えば、メモリ３２により構成され
るデータ語を、32ビツトの冗長度を有していない
情報と、４個のパリテイビツト（８ビツト構成の
各バイトに対して１個のパリテイビツト）と、６
個のチエツクビツトから成る誤り訂正コードとを
有するものとすることができる（キヤツシユメモ
リに関するものなので、キヤツシユメモリ３２と
メモリアレイ１６との対応関係を示す“タグ”ビ
ツトもまた存在するが、これらのビツトへの言及
は、ここにおける目的からは必要でない。）誤り
訂正コードとデータ語とは、別個にアクセス可能
となつている。すなわち、データ語の読み取りお
よび書き込みは、それに関する誤り訂正コードの
読み取りおよび書き込みを伴なわずに行なうこと
ができる。更にまた、記憶制御回路部３０は、メ
モリ３２からのデータ語のフエツチを、メモリ３
２へそのデータ語に関する誤り訂正コードを書き
込んでいる間に、同時に行なうことができる。こ
の特徴は、データ語の一部として記憶およびフエ
ツチが行なわれるパリテイビツトを設けたことと
組み合されて、第２図、第３図を参照して次に述
べるような動作上の利益をもたらす。

本発明を用いた典型的なデータ処理装置におい
て、プロセツサ１０はパイプライン処理方式によ
つて動作する。すなわち、プロセツサは与えられ
た命令を実行している間に、同時に記憶制御回路
部３０を動作して、メモリ内から次の命令のフエ
ツチを行なわせ、その命令により指示されるオペ
ランドのアセンブリを行なわせる。勿論、メモリ
内の次の命令が常に次に実行すべき命令であると
いう訳ではなく、現在の命令の実行が終了するま
でに次に実行する命令の番地を知ることは、常に
可能という訳ではない。このような場合には、プ
ロセツサ１０は、“予めフエツチした”命令をド
ロツプ（drop）させ、最後に行なわれた実行に
より指示されている命令の検索を行なわねばなら
ない。しかしながら、メモリ内の次の命令が、次
に実行されるべき命令である場合がほとんどある
ので、予め行なわれるフエツチングによつて、デ
ータ処理装置の動作速度は著しく向上する。

簡略化のために、第３図は、装置における一部
の動作である、或る特定の命令の終了および別の
命令の開始についてのみ示している。詳述する
と、図示するために、第１命令の実行がその実行
による結果“Ａ”を記憶して終了するものとし、
また、その次の命令は、その結果を、オペランド
としてのデータ語と共に要求するものであるとす
る。更に、第１オペランドの検索に誤りが存在
し、その誤りは訂正可能なものであるとする。更
にまた、含まれる命令は、誤りを回復不可能にし
てしまう種類のものではないものとする。例え
ば、訂正およびその番地の再読み取りの間で、当
該メモリ番地を修飾するためのポテンシヤルが存
在するような種類の命令ではないものとする。こ
れらの全ての仮定が、本発明を実施した全ての場
合において、妥当というのではないことは明らか
であり、誤り訂正機構の動作は、他の動作の間
に、次に述べる実施例に対して幾つかの点におい
て変化することになる。しかるに、以下に述べる
本発明の基本的な主要部は同一のままである。

第３図は、第２図の各要素における典型的な動
作のタイミングを表わしている。最初の３行分が
示すのは、記憶制御回路部３０におけるデータ転
送と、誤り訂正と、誤り検知の各機能であり、こ
れらの機能は、同時に行なわれる。第４番目の行
が表わしているのは、プロセツサ１０の幾つかの
機能である。第３図における開始動作の時点にお
いては、プロセツサ１０は、記憶制御回路部３０
に結果“Ａ”をそのパリテイビツトと共にメモリ
３２内へ記憶させる要求をして、命令の実行を完
了している。

図示の装置では、プロセツサはパリテイビツト
をその結果と共に発生するので、記憶制御回路部
は直ちに、冗長度を有しない情報およびパリテイ
の双方を含むデータ語をメモリ３２内に記憶す
る。この動作を表わしているのが、第３図の第１
行目のt₁である。これと同時に、記憶制御回路部
３０は、第２行目に示されているように“Ａ”に
関する誤り訂正コード（ECC）の算出を行なう。
換言すると、結果“Ａ”のメモリ３２への記憶
は、それに関する誤り訂正コードが用意される前
に行なわわれる。

このことは、パイプライン機械においては重要
な成果である。というのも、上記したように、プ
ロセツサ１０は次の命令を既にフエツチし終え
て、その命令によつて指示されるオペランドをフ
エツチする用意が整うからである。多くの場合に
おいて、次の命令のために要求されるオペランド
は、その前の命令から得られる。従つて、プロセ
ツサ１０は、記憶制御回路部３０が直ちに前の命
令の結果をフエツチするように、要求を出すこと
ができる。この動作を表わすのが、第３図の最上
行におけるt₂である。これと同時期に、t₂におけ
る第３図の第２列目が示すように、記憶制御回路
部３０は、“Ａ”についての誤り訂正コードをメ
モリ３２内に記憶する処理過程にある。もし、装
置が従来のように構成されて、“Ａ”を記憶する
にはその“Ａ”についての誤り訂正コードが算出
されるまで待たなければならないとしたら、t₂に
おいて“Ａ”をフエツチすることは不可能であ
る。しかしながら、本発明では、データ語とその
誤り訂正コードの記憶および検索は、独立してい
るので、“Ａ”のフエツチングにおいて、誤り訂
正コードの算出による遅延はない。

第３図のt₃における第１行目が表わしているの
は、プロセツサ１０からの要求があつた第２オペ
ランド“Ｂ”のフエツチングである。すなわち、
記憶制御回路部３０は、そのオペランドをプロセ
ツサに送出する。これと同時に、第３行のt₃に示
すように、記憶制御回路部３０は、“Ａ”内にパ
リテイエラーを発見する。これと同時に、第４行
目のt₃において示すように、プロセツサは、“Ａ”
をその不正なパリテイと共に受け取る。

不正なパリテイの判別に応答して、記憶制御回
路部３０は、直ちに誤り訂正ルーチンに入り、
“Ａ”に関する誤り訂正コードを呼び出して、誤
りが訂正可能なものならば、訂正した内容をメモ
リ３２内に再び書き込む。一般に、このルーチン
の時間は、検知された誤りの種類に応じて変化す
る。第１図から明らかなように、記憶制御装置
は、プロセツサ以外の部位からの要求を受けてい
る。従つて、記憶制御回路部３０は、この回路部
へのアクセスをどの装置が行なうのかを決定する
ための所定の回路部（図示せず）を有している。
また、所定の機構により、誤り訂正ルーチンは最
も高い優先度を有しているので、記憶制御回路部
３０へのアクセスは、この誤り訂正ルーチンの実
行中は、プロセツサを含む何れの装置に対しても
許可されない。

第３図に示すように、最下行のt₄においては何
も入つていないが、これはプロセツサの動作を表
わしている。勿論、プロセツサは、通常何らかの
動作に関与しているが、第３図は本発明に関係す
るステツプのみを表わしているのである。プロセ
ツサはオペランド“Ａ”をそのパリテイビツトと
共に受け取るが、不正なパリテイに対しては、直
ちに応答することはない。この理由は、上述した
ように、プロセツサがパイプライン機械であり、
従つて、実際にオペランドの使用を必要とする以
前に、そのオペランドを取得するからである。

第３図においては、その実際に使用される時点
を、t₅において行なわれるものとして描いてあ
り、この時点において、不正なパリテイに応答し
て、次のサイクルの間に、エラールーチンを開始
する。このエラールーチンは、記憶制御回路部３
０が実行する誤り訂正ルーチンよりもかなり長時
間続く。すなわち、プロセツサのエラールーチン
は、一般に、誤り記録および他のハウスキーピン
グ機能を行なうマイクロ命令ルーチンのトラツプ
を含んでおり、それらは本発明には直接関与する
ものではない。プロセツサによるエラールーチン
が終了する時点までには、記憶制御回路部３０は
その誤り訂正ルーチンを終了し、誤りが訂正可能
な場合には、訂正した“Ａ”の値を所定の番地に
記憶している。訂正した“Ａ”を記憶した後、す
なわち第３図の第１行目において任意に示される
時点t₅₀の後は、記憶制御回路部３０は再び他の
装置からの要求を受け付ける状態となる。この状
態は、図面においては“アイドル”として表わし
てある。もつとも、記憶制御回路部３０がアイド
ル状態となるのは、他の装置からの要求が無い場
合のみである。

プロセツサ１０にはエラールーチンの実際の演
算は、第３図の最下行に示すように、記憶制御回
路部３０による、不正なオペランド“Ａ”が発生
した命令のフエツチを、繰り返し要求することに
よつて行なわれる。記憶制御回路部３０は、誤り
を検知したときには、直ちに番地“Ａ”の訂正を
開始するので、プロセツサ１０がオペランド
“Ａ”を要求したときには直ちに正しい値の“Ａ”
を利用することができ、誤り訂正処理自体によつ
て、遅延が生ずることはない。

先に示したように、記憶制御回路部３０は、一
般にプロセツサ１０によるオペランド“Ａ”の再
要求がある以前に、その誤り訂正を終了する。ま
た、仮え、この記憶制御回路部３０による誤り訂
正ルーチンの終了以前に、プロセツサ１０のエラ
ールーチンが終了してしまつたとしても、プロセ
ツサはたはり正しいデータを受け取ることができ
る。この理由は、先に述べたように、記憶制御回
路部３０により、最も高い優先度がデータ訂正用
のルーチンに与えられているからである。従つ
て、プロセツサ１０は、記憶制御回路部へのアク
セスが許可されるまで所定の間待たなければなら
ない。すなわち、誤り訂正ルーチンが終了するま
では、アクセスは行なわれない。勿論、誤り訂正
ルーチンが終了した時点では、内容が訂正されて
いるので、プロセツサ１０は正しいデータを受け
取ることになる。

（発明の効果） 以上の説明から明らかなように、本発明によれ
ば、誤り訂正処理によつて起こり得る遅延を大幅
に減少させた好適な誤り訂正を行なうことができ
る。減少される遅延は、誤り訂正によるもののみ
でなく、誤り訂正コードの初期発生による遅延も
含まれる。

当業者ならば、先に述べた簡単な実施例に示さ
れる本発明の基本構成を、広範なデータ処理装置
に適用可能なことを理解できるであろう。本発明
の各形態においては、キヤツシユメモリのみでな
く、他のメモリおよびＩ／Ｏ装置を用いることが
できる。このように、本発明による改良は、一般
に、データ処理装置に対して広範に適用すること
ができる。

【図面の簡単な説明】

第１図は本発明を適用可能な典型的なデータ処
理装置の概略を示すブロツク図、第２図は本発明
の実施にあたり特に含まれる第１図の装置の要素
を詳しく示すブロツク図、第３図は本発明を適用
したデータ処理装置の動作を示すタイミング図で
ある。 １０……プロセツサ、１１……記憶要素、１２
……入出力要素、１３……コンソール、１４……
バス、１５……記憶制御装置およびキヤツシユ、
１６……アレイ、１７……アレイバス、２０……
入出力装置、２１，２３……バス、２２，２４，
２５……バスアダプタ、２６……バス、３０……
記憶制御回路部、３２……キヤツシユメモリ。

Claims (1)

1. 【特許請求の範囲】 １ Ａ 命令およびオペランド等のデータと、そ
   れらのデータに関連していてそれらとは別個な
   誤り検知コードおよび誤り訂正コードとを記憶
   するための複数のデータ記憶場所を有する記憶
   回路と； Ｂ (a) 記憶回路に対して命令およびそれによつ
   て指定されたオペランド並びにそれらに関連
   する誤り検知コードの送出を要求する記憶要
   求信号を発生する手段と、 (b) 要求された命令およびオペランド、ならび
   にそれらに関連する誤り検知コードを受け取
   り、受け取つた命令およびオペランド、なら
   びにそれらに関連する誤り検知コードを検査
   して、命令およびオペランドに誤りが存在す
   るか否かを決定する手段と、 (c) 命令およびそれらによつて指定されたいづ
   れのオペランドにも誤りが検知されないとき
   には、命令を誤り訂正回路に供給しないで命
   令を実行し、その命令またはそれによつて指
   定されたオペランドに誤りが検知されたとき
   は、その命令に対する記憶要求信号を繰り返
   す手段と、 を含むプロセツサ手段と； Ｃ プロセツサ手段から前記要求信号を受け取る
   ように接続され、 (a) 記憶要求信号に応答して命令およびオペラ
   ンド並びにそれらに関連する誤り検知コード
   を検索させ、命令およびオペランドに誤りが
   検知されたときは、その命令およびオペラン
   ドに関連する誤り訂正コードを検索させるよ
   うに、記憶回路を作動させる手段と、 (b) 検索された命令およびオペランド、ならび
   にそれらに関連する誤り検知コードを検査し
   て、それらに誤りが存在するか否かを決定す
   る手段と、 (c) 誤りが存在するか否かの決定を持つことな
   く、命令およびオペランド、ならびにそれら
   に関連する誤り検知コードをプロセツサ手段
   に送る手段と、 (d) 検知された誤りを、誤り訂正コードに従つ
   て訂正し、訂正したデータを記憶回路に書き
   込む手段と、 を含む記憶制御手段と； を具備していて、誤りの検知のために必要な遅延
   を伴なうことなく正しい命令及びオペランドの検
   索を行い、しかもプロセツサ手段による訂正によ
   らないで、正しくない命令およびオペランドにお
   ける誤りを訂正し得ることを特徴とするデータ処
   理装置。 ２ Ａ 命令およびオペランド等のデータと、そ
   れらのデータに関連する誤り訂正コードとを記
   憶するための複数のデータ記憶場所を有し、命
   令およびオペランドがそれらに関連する誤り訂
   正コードとは別個に記憶され、かつ検索される
   ように構成された記憶回路と； Ｂ 記憶回路に対して命令およびそれによつて指
   定されたオペランドの送出を要求する記憶要求
   信号を発生し、要求された命令およびオペラン
   ドを受け取り、そしてその命令を実行する実行
   手段と、 Ｃ 実行手段から記憶要求信号を受け取るように
   接続されて、データ語を受け取るように構成さ
   れており、 (a) 受け取つたデータ語からそれに関連する誤
   り訂正コードを発生する手段と、 (b) 受け取つたデータ語を、そのデータ語に関
   連する誤り訂正コードの発生の完了を持つこ
   となく、記憶回路に記憶させ、次でそのデー
   タ語に関連する誤り訂正コードを記憶回路に
   記憶させ、これと独立して記憶要求信号に応
   答して命令およびオペランドの検索を行なわ
   せるように、記憶回路を作動させる手段と、 (c) それらの命令およびオペランドを実行手段
   に送り出す手段と、 を含む記憶制御手段と； を具備していて、データの検索および実行手段に
   対するデータの送り出しを、そのデータに関連す
   る誤り訂正コードの発生により生じる遅延を伴な
   うことなく行ない得ることを特徴とするデータ処
   理装置。