JPH0580165B2 - - Google Patents
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- JPH0580165B2 JPH0580165B2 JP61282330A JP28233086A JPH0580165B2 JP H0580165 B2 JPH0580165 B2 JP H0580165B2 JP 61282330 A JP61282330 A JP 61282330A JP 28233086 A JP28233086 A JP 28233086A JP H0580165 B2 JPH0580165 B2 JP H0580165B2
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- JP
- Japan
- Prior art keywords
- fet
- terminal
- gate
- distributed
- grounding
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/60—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators
- H03F3/605—Distributed amplifiers
- H03F3/607—Distributed amplifiers using FET's
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microwave Amplifiers (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、高周波帯域における利得向上を図
つた分布型FET増幅器に関するものである。
つた分布型FET増幅器に関するものである。
［従来の技術］
第５図は、例えばアヤスリ他（Y.ayasle，et
al）著“モノリシツクGaAs １−13 GHz進行波
増幅器”（Amonolithic GaAs １−13 GHz
traveling−waveamplifier）の題名でIEEE
Trans.vol.MTT−30，PP976〜981，July、1982
に示された従来の分布型FET増幅器の等価回路
図であり、ここでは４個のFET素子（電界効果
トランジスタの略）を用いた場合を例示してい
る。第５図において、１は入力端子、２は出力端
子、３はFET素子、４，５，６はそれぞれ前記
FET素子３のゲート端子、ドレイン端子、ソー
ス端子である。７及び８はインダクタ素子、９及
び１０は終端器である。
al）著“モノリシツクGaAs １−13 GHz進行波
増幅器”（Amonolithic GaAs １−13 GHz
traveling−waveamplifier）の題名でIEEE
Trans.vol.MTT−30，PP976〜981，July、1982
に示された従来の分布型FET増幅器の等価回路
図であり、ここでは４個のFET素子（電界効果
トランジスタの略）を用いた場合を例示してい
る。第５図において、１は入力端子、２は出力端
子、３はFET素子、４，５，６はそれぞれ前記
FET素子３のゲート端子、ドレイン端子、ソー
ス端子である。７及び８はインダクタ素子、９及
び１０は終端器である。
次にこれらの動作について説明する。まず、入
力端子１に印加されたマイクロ波電力は、各イン
ダクタ素子７を順次終端器９の方向に伝播してい
くが、その途中で上記マイクロ波電力の一部が各
FET素子３のゲート電極４に供給される。その
ため、各FET素子３に供給されたマイクロ波電
力はここで増幅され、そして各インダクタ素子８
を順次伝播して出力端子２にいたる。なお、前記
の終端器９，１０は不要のマイクロ波電力を吸収
するとともに、入力端子１、出力端子２における
反射特性をよくして広い周波数帯域にわたり利得
特性を平坦ならしめるために用いられている。
力端子１に印加されたマイクロ波電力は、各イン
ダクタ素子７を順次終端器９の方向に伝播してい
くが、その途中で上記マイクロ波電力の一部が各
FET素子３のゲート電極４に供給される。その
ため、各FET素子３に供給されたマイクロ波電
力はここで増幅され、そして各インダクタ素子８
を順次伝播して出力端子２にいたる。なお、前記
の終端器９，１０は不要のマイクロ波電力を吸収
するとともに、入力端子１、出力端子２における
反射特性をよくして広い周波数帯域にわたり利得
特性を平坦ならしめるために用いられている。
ところで、前記FET素子３の等価回路は通常
第６図のように示される。すなわち第６図におい
て、Cgsはゲート・ソース間のキヤパシタンス、
Rgはゲート抵抗値、gmは相互コンダクタンス、
Cdsはドレイン・ソース間のキヤパシタンス、
Rdsはドレイン・ソース間の抵抗値である。い
ま、ゲート端子４にマイクロ波電力が印加される
と、ゲート・ソース間のキヤパシタを構成する部
分にマイクロ波電圧ｖが生じ、これが相互コンダ
クタンスgmにより増幅されて電流源ｖ・gmが生
じる。ここで、ゲート・ドレイン間のキヤパシタ
ンスCgdは一般に非常に小さいので、近似的にこ
れを無視すると、第５図に示した等価回路は、そ
れぞれ第７図ａのゲート側等価回路及び第７ｂの
ドレイン側等価回路で表される。なお、第７図ａ
図、第７図ｂ図とも損失のある分布定数線路と同
等な等価回路となつている。
第６図のように示される。すなわち第６図におい
て、Cgsはゲート・ソース間のキヤパシタンス、
Rgはゲート抵抗値、gmは相互コンダクタンス、
Cdsはドレイン・ソース間のキヤパシタンス、
Rdsはドレイン・ソース間の抵抗値である。い
ま、ゲート端子４にマイクロ波電力が印加される
と、ゲート・ソース間のキヤパシタを構成する部
分にマイクロ波電圧ｖが生じ、これが相互コンダ
クタンスgmにより増幅されて電流源ｖ・gmが生
じる。ここで、ゲート・ドレイン間のキヤパシタ
ンスCgdは一般に非常に小さいので、近似的にこ
れを無視すると、第５図に示した等価回路は、そ
れぞれ第７図ａのゲート側等価回路及び第７ｂの
ドレイン側等価回路で表される。なお、第７図ａ
図、第７図ｂ図とも損失のある分布定数線路と同
等な等価回路となつている。
ここで、前記分布定数線路の特性インピーダン
スzoは周波数によらず一定であるから、FET素
子３の内部キヤパシタンスCgs，Cdsに応じたリ
アクタンスをもつ適当なインダクタ素子７，８及
び終端器９，１０を用いれば、広帯域にわたり反
射が小さい増幅器を得ることができる。
スzoは周波数によらず一定であるから、FET素
子３の内部キヤパシタンスCgs，Cdsに応じたリ
アクタンスをもつ適当なインダクタ素子７，８及
び終端器９，１０を用いれば、広帯域にわたり反
射が小さい増幅器を得ることができる。
しかし、第７図ａからも明らかなように、ゲー
ト側等価回路は抵抗値Rgによる損失のある分布
定数線路と同等の等価回路になつており、また各
ゲート・ソース間のキヤパシタを構成する部分に
かかるマイクロ波電圧（v1，v2，v3，v4）は、一
般に v1＞v2＞v3＞v4 …(1) の関係があるので、各FET素子３は均一に励振
されなくなる。この傾向は周波数が高くなるほど
顕著になる。したがつて周波数が高くなるほど効
率良く増幅できなくなるので、結果として高周波
数領域における利得が低下する問題点があつた。
ト側等価回路は抵抗値Rgによる損失のある分布
定数線路と同等の等価回路になつており、また各
ゲート・ソース間のキヤパシタを構成する部分に
かかるマイクロ波電圧（v1，v2，v3，v4）は、一
般に v1＞v2＞v3＞v4 …(1) の関係があるので、各FET素子３は均一に励振
されなくなる。この傾向は周波数が高くなるほど
顕著になる。したがつて周波数が高くなるほど効
率良く増幅できなくなるので、結果として高周波
数領域における利得が低下する問題点があつた。
［発明が解決しようとする問題点］
以上のように、従来の分布型FET増幅起では
FET素子内部のゲート抵抗値Rgにより高周波数
領域における利得が低下する問題点があつた。
FET素子内部のゲート抵抗値Rgにより高周波数
領域における利得が低下する問題点があつた。
この発明は、上記のような問題点を解消するた
めになされたもので、高周波数帯域における利得
の低下を小さくした分布型FET増幅器を得るこ
とを目的とする。
めになされたもので、高周波数帯域における利得
の低下を小さくした分布型FET増幅器を得るこ
とを目的とする。
［問題点を解決するための手段］
この発明に係る分布型FET増幅器は、各FET
素子のソース端子と接地との間に、直流接地用の
インピーダンス素子と、各FET素子のゲート・
ソース間のキヤパシタンスの数倍程度のキヤパシ
タンスであり、上記直流接地用インピーダンス素
子によるリアクタンスより使用周波数において!?
かに小さいリアクタンスを呈するキヤパシタと並
列に接続したものである。
素子のソース端子と接地との間に、直流接地用の
インピーダンス素子と、各FET素子のゲート・
ソース間のキヤパシタンスの数倍程度のキヤパシ
タンスであり、上記直流接地用インピーダンス素
子によるリアクタンスより使用周波数において!?
かに小さいリアクタンスを呈するキヤパシタと並
列に接続したものである。
［作用］
上記のように各FET素子のソース端子と接地
間にキヤパシタを接続することにより、高周波数
帯域において各FET素子に正帰還をかけてその
利得を高め、これにより増幅器の高周波数領域に
おける利得低下を小さくした。
間にキヤパシタを接続することにより、高周波数
帯域において各FET素子に正帰還をかけてその
利得を高め、これにより増幅器の高周波数領域に
おける利得低下を小さくした。
［実施例］
以下、この発明の一実施例による増幅器を第１
図の等価回路について説明する。図において１〜
１０は第５図に示す従来例と同様のものであり、
２０は各FET素子３のソース端子６と接地との
間に接続したキヤパシタ、２１は上記キヤパシタ
２０に並列に接続したインダクタ素子である。こ
こで、上記キヤパシタ２０のキヤパシタンスCs
は各FET素子３におけるゲート・ソース間キヤ
パシタンスCgsの数倍程度の値に選ばれている。
また、上記インダクタ素子２１のインダクタンス
Lsは、使用周波数帯域における周波数をとし
た場合、 2π Ls≫１／（2π Cs） …(2) となるような値に選ばれている。
図の等価回路について説明する。図において１〜
１０は第５図に示す従来例と同様のものであり、
２０は各FET素子３のソース端子６と接地との
間に接続したキヤパシタ、２１は上記キヤパシタ
２０に並列に接続したインダクタ素子である。こ
こで、上記キヤパシタ２０のキヤパシタンスCs
は各FET素子３におけるゲート・ソース間キヤ
パシタンスCgsの数倍程度の値に選ばれている。
また、上記インダクタ素子２１のインダクタンス
Lsは、使用周波数帯域における周波数をとし
た場合、 2π Ls≫１／（2π Cs） …(2) となるような値に選ばれている。
なお、第１図において、インダクタ素子２１は
各FET素子３のソース端子６を直流的に接地す
るためのものである。また、キヤパシタ２０は高
周波において、各FET素子３のソース端子６と
接地間に容量性回路を接続することにより、各
FET素子３に正帰還作用をかけて利得に向上を
図る。
各FET素子３のソース端子６を直流的に接地す
るためのものである。また、キヤパシタ２０は高
周波において、各FET素子３のソース端子６と
接地間に容量性回路を接続することにより、各
FET素子３に正帰還作用をかけて利得に向上を
図る。
第２図の実線ａは、FET素子のソース端子を
直接接地した従来の場合、及び破線ｂはFET素
子のソース端子のキヤパシタ２０を介して接地し
た本発明の場合の、各最大有能利得MAGまたは
最大安定利得MSGの各計算例を示す特性線図で
ある。なお、破線ｂは、Csの値がCgsの約3.8倍
とした場合である。また、線図の記号○印は
MSG（安定指数Ｋ＜１の場合に定義される）、ま
た記号●印はMAG（Ｋ≧１の場合に定義される）
である。
直接接地した従来の場合、及び破線ｂはFET素
子のソース端子のキヤパシタ２０を介して接地し
た本発明の場合の、各最大有能利得MAGまたは
最大安定利得MSGの各計算例を示す特性線図で
ある。なお、破線ｂは、Csの値がCgsの約3.8倍
とした場合である。また、線図の記号○印は
MSG（安定指数Ｋ＜１の場合に定義される）、ま
た記号●印はMAG（Ｋ≧１の場合に定義される）
である。
第２図の特性線図からも明らかなように、
FET素子のソース端子をキヤパシタを介して接
地することにより、FET素子の内部における等
価回路定数との関係から、低周波数領域（例えば
12GHz以下）では負帰還がかかつて利得が若干低
下するけれども、高周波数領域（15〜25GHz）で
は正帰還がかかつて、利得が高くなることがわか
る。
FET素子のソース端子をキヤパシタを介して接
地することにより、FET素子の内部における等
価回路定数との関係から、低周波数領域（例えば
12GHz以下）では負帰還がかかつて利得が若干低
下するけれども、高周波数領域（15〜25GHz）で
は正帰還がかかつて、利得が高くなることがわか
る。
以上のことから、第１図の分布型FET増幅器
において、高周波数領域における利得の低下を小
さくすることができるので、広帯域な分布型
FET増幅器を得ることができる。
において、高周波数領域における利得の低下を小
さくすることができるので、広帯域な分布型
FET増幅器を得ることができる。
第３図は、この発明の他の実施例による増幅器
の等価回路図である。この場合、各FET素子３
のソース端子６と接地間に接続せるインダクタ素
子２１には直列に抵抗値Rsの抵抗器２２を接続
するとともに、ゲート側終端器部分には一端を直
接接地した抵抗器２４を用い、かつ、ドレイン側
終端器部分には抵抗器２５とキヤパシタ２６とを
直列接続してなる回路を用いている。なお、２３
はドレインバイアス電圧の印加端子である。
の等価回路図である。この場合、各FET素子３
のソース端子６と接地間に接続せるインダクタ素
子２１には直列に抵抗値Rsの抵抗器２２を接続
するとともに、ゲート側終端器部分には一端を直
接接地した抵抗器２４を用い、かつ、ドレイン側
終端器部分には抵抗器２５とキヤパシタ２６とを
直列接続してなる回路を用いている。なお、２３
はドレインバイアス電圧の印加端子である。
第３図において、各FET素子３のゲート端子
４は、ゲート直流電流がほとんど０であるから、
直流的には接地されている。ここで、ドレインバ
イアス電圧の印加端子２３にはプラス電圧Vdを
印加し、そのために各FET素子３のソース・ド
レイン間に直流電流Idが流れると、抵抗器２２に
よる電圧降下Rs・Idにより、ゲート・ソース間
にはRs・Idの逆バイアス電圧が印加されること
になる。そのためFET素子の各端子４，５，６
がバイアスされる。したがつて、この場合には単
一電源での動作が可能である。
４は、ゲート直流電流がほとんど０であるから、
直流的には接地されている。ここで、ドレインバ
イアス電圧の印加端子２３にはプラス電圧Vdを
印加し、そのために各FET素子３のソース・ド
レイン間に直流電流Idが流れると、抵抗器２２に
よる電圧降下Rs・Idにより、ゲート・ソース間
にはRs・Idの逆バイアス電圧が印加されること
になる。そのためFET素子の各端子４，５，６
がバイアスされる。したがつて、この場合には単
一電源での動作が可能である。
第４図は、この発明のさらに他の実施例による
増幅器の等価回路図である。なお、ここでは前記
第３図におけるインダクタ素子７，８及び２１の
かわりにそれぞれ分布定数線路２７，２８及び２
９を用いたものであり、その動作は第３図の場合
とほとんど同様である。
増幅器の等価回路図である。なお、ここでは前記
第３図におけるインダクタ素子７，８及び２１の
かわりにそれぞれ分布定数線路２７，２８及び２
９を用いたものであり、その動作は第３図の場合
とほとんど同様である。
なお、上記実施例ではFET素子を４個用いた
場合について示したが、FET素子の数は４個以
外の複数個であつてもよい。また、この発明によ
る分布型FET増幅器はFET素子と回路素子とを
同一半導体基板上に構成したモノリシツク回路で
もよい。
場合について示したが、FET素子の数は４個以
外の複数個であつてもよい。また、この発明によ
る分布型FET増幅器はFET素子と回路素子とを
同一半導体基板上に構成したモノリシツク回路で
もよい。
［発明の効果］
以上のように、この発明によれば各FET素子
のソース端子と接地間に、直流接地用のインピー
ダンス素子と、各FET素子のゲート・ソース間
のキヤパシタンスの数倍程度のキヤパシタンスで
あり、上記直流接地用インピーダンス素子による
リアクタンスより使用周波数において!?かに小さ
いリアクタンスを呈するキヤパシタとを接続する
ことにより、高周波数領域において前記FET素
子に正帰還をかけてその利得を高くすることがで
きるので、高周波数領域において利得低下の少な
い分布型FET増幅器を得ることができる。
のソース端子と接地間に、直流接地用のインピー
ダンス素子と、各FET素子のゲート・ソース間
のキヤパシタンスの数倍程度のキヤパシタンスで
あり、上記直流接地用インピーダンス素子による
リアクタンスより使用周波数において!?かに小さ
いリアクタンスを呈するキヤパシタとを接続する
ことにより、高周波数領域において前記FET素
子に正帰還をかけてその利得を高くすることがで
きるので、高周波数領域において利得低下の少な
い分布型FET増幅器を得ることができる。
第１図はこの発明の一実施例による等価回路
図、第２図は従来例とこの発明による実施例の各
FET素子の最大有能利得または最大安定利得を
計算した一特性図、第３図及び第４図はこの発明
の他の実施例による増幅器の等価回路図、第５図
は従来の分布型FET増幅器の等価回路図、第６
図はFET素子の等価回路図、第７図ａ及び第７
図ｂは第５図の等価回路をそれぞれゲート側及び
ドレイン側でみた等価回路図である。 図中、１は入力端子、２は出力端子、３は
FET素子、４はゲート端子、５はドレイン端子、
６はソース端子、７，８及び２１はインダクタ素
子、９はゲート側終端器、１０はドレイン側終端
器、２２，２４，２５は抵抗器、２０，２６はキ
ヤパシタ、２３はドレインバイアス電圧の印加端
子、２７，２８，２９は分布定数線路である。な
お、図中同一符号は同一或は相当部分を示す。
図、第２図は従来例とこの発明による実施例の各
FET素子の最大有能利得または最大安定利得を
計算した一特性図、第３図及び第４図はこの発明
の他の実施例による増幅器の等価回路図、第５図
は従来の分布型FET増幅器の等価回路図、第６
図はFET素子の等価回路図、第７図ａ及び第７
図ｂは第５図の等価回路をそれぞれゲート側及び
ドレイン側でみた等価回路図である。 図中、１は入力端子、２は出力端子、３は
FET素子、４はゲート端子、５はドレイン端子、
６はソース端子、７，８及び２１はインダクタ素
子、９はゲート側終端器、１０はドレイン側終端
器、２２，２４，２５は抵抗器、２０，２６はキ
ヤパシタ、２３はドレインバイアス電圧の印加端
子、２７，２８，２９は分布定数線路である。な
お、図中同一符号は同一或は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 隣接して配置した複数個のFET素子の各ゲ
ート端子相互間及び上記FET素子の各ドレイン
端子相互間をインダクタ素子で接続し、ゲート側
入力端子の反対側端子及びドレイン側出力端子の
反対側端子と接地間にそれぞれ終端器を接続して
なる分布型FET増幅器において、上記各FET素
子のソース端子と接地間に、直流接地用のインピ
ーダンス素子と、上記各FET素子のゲート・ソ
ース間のキヤパシタンスの数倍程度のキヤパシタ
ンスであり、上記直流接地用インピーダンス素子
によるリアクタンスより使用周波数において遥か
に小さいリアクタンスを呈するキヤパシタとを並
列接続したことを特徴とする分布型FET増幅器。 ２ 上記直流接地用のインピーダンスはインダク
タンス素子である特許請求の範囲第１項に記載の
分布型FET増幅器。 ３ 上記直流接地用インピーダンスはインダクタ
ンス素子と抵抗器との直列接続であり、上記ドレ
イン側終端器はドレインバイアス印加端子と接地
間に接続された抵抗とキヤパシタとの直列接続で
あり、そして上記ゲート側終端器は直流接地のた
めの抵抗器である特許請求の範囲第１項又は第２
項に記載の分布型FET増幅器。 ４ 上記インダクタンス素子は分布定数線路であ
ることを特徴とする特許請求の範囲第１項〜第３
項の何れかに記載の分布型FET増幅器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28233086A JPS63136702A (ja) | 1986-11-27 | 1986-11-27 | 分布型ｆｅｔ増幅器 |
| DE19873726743 DE3726743A1 (de) | 1986-09-01 | 1987-08-07 | Fet-kettenverstaerker |
| FR878711373A FR2604574B1 (fr) | 1986-09-01 | 1987-08-10 | Amplificateur a transistors a effet de champ a constantes reparties et son alimentation de tension de polarisation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28233086A JPS63136702A (ja) | 1986-11-27 | 1986-11-27 | 分布型ｆｅｔ増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63136702A JPS63136702A (ja) | 1988-06-08 |
| JPH0580165B2 true JPH0580165B2 (ja) | 1993-11-08 |
Family
ID=17651012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28233086A Granted JPS63136702A (ja) | 1986-09-01 | 1986-11-27 | 分布型ｆｅｔ増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63136702A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2640444B1 (ja) * | 1988-12-09 | 1991-03-15 | Labo Electronique Physique | |
| JP2011135357A (ja) * | 2009-12-24 | 2011-07-07 | Toyohashi Univ Of Technology | スイッチング回路、分布定数型のスイッチング回路、及び包絡線信号増幅器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52125259A (en) * | 1975-09-04 | 1977-10-20 | Handotai Kenkyu Shinkokai | Wideeband amplifier using fet transistor |
| JPS52122450A (en) * | 1976-04-07 | 1977-10-14 | Toshiba Corp | Peaking system |
| JPS5916404A (ja) * | 1982-07-19 | 1984-01-27 | Nippon Telegr & Teleph Corp <Ntt> | 増幅回路 |
-
1986
- 1986-11-27 JP JP28233086A patent/JPS63136702A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63136702A (ja) | 1988-06-08 |
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