JPH0574800A - シリコンヘテロ接合バイポーラトランジスタ - Google Patents
シリコンヘテロ接合バイポーラトランジスタInfo
- Publication number
- JPH0574800A JPH0574800A JP3235258A JP23525891A JPH0574800A JP H0574800 A JPH0574800 A JP H0574800A JP 3235258 A JP3235258 A JP 3235258A JP 23525891 A JP23525891 A JP 23525891A JP H0574800 A JPH0574800 A JP H0574800A
- Authority
- JP
- Japan
- Prior art keywords
- base
- emitter
- region
- collector
- bipolar transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】シリコンヘテロ接合バイポーラトランジスタの
低温での特性の低下を防ぎ、エミッタ・ベース間耐圧お
よびベース・コレクタ間耐圧を犠牲にすることなしに、
高電流領域での遮断周波数を高く保つ。 【構成】Ｓi Ｇe ベース領域４のエミッタ側に、厚さ２
〜１０ｎｍ程度の薄いノンドープトＳi Ｇe 層３を設
け、Ｓi Ｇe ベース領域４からエミッタ低濃度領域２側
へ不純物が拡散しても、ベース・エミッタ接合がＳi Ｇ
e −Ｓi 界面に形成されるようにする。又、コレクタ中
高濃度領域６０のベース側に、１０〜１００ｎｍ程度の
薄さの、ノンドープトまたは不純物濃度が５×１０16ｃ
ｍ-3程度以下のコレクタ低濃度領域５を設け、ベース・
コレクタ耐圧の低下を防ぎ、高電流領域での遮断周波数
の低下を防ぐ。
低温での特性の低下を防ぎ、エミッタ・ベース間耐圧お
よびベース・コレクタ間耐圧を犠牲にすることなしに、
高電流領域での遮断周波数を高く保つ。 【構成】Ｓi Ｇe ベース領域４のエミッタ側に、厚さ２
〜１０ｎｍ程度の薄いノンドープトＳi Ｇe 層３を設
け、Ｓi Ｇe ベース領域４からエミッタ低濃度領域２側
へ不純物が拡散しても、ベース・エミッタ接合がＳi Ｇ
e −Ｓi 界面に形成されるようにする。又、コレクタ中
高濃度領域６０のベース側に、１０〜１００ｎｍ程度の
薄さの、ノンドープトまたは不純物濃度が５×１０16ｃ
ｍ-3程度以下のコレクタ低濃度領域５を設け、ベース・
コレクタ耐圧の低下を防ぎ、高電流領域での遮断周波数
の低下を防ぐ。
Description
【０００１】
【産業上の利用分野】本発明はシリコンヘテロ接合バイ
ポーラトラジスタに関し、特に、ナローバンドギャップ
のベースを有するシリコンヘテロ接合バイポーラトラン
ジスタに関する。
ポーラトラジスタに関し、特に、ナローバンドギャップ
のベースを有するシリコンヘテロ接合バイポーラトラン
ジスタに関する。
【０００２】
【従来の技術】近年、シリコンバイポーラトランジスタ
は、セルフアライン技術や微細加工技術などの進歩で高
速化が進んでいるが、より一層の高速化のために、シリ
コン系でヘテロ接合バイポーラトランジスタを実現して
増幅率を向上させ、ベース抵抗を低減しようという試み
がなされている。特に、低温動作による電源電圧の低下
や低温ＢｉＣＭＯＳゲートへの利用を考えた場合、狭い
バンドギャップをもったＳi Ｇe 層をベースに用いたシ
リコンヘテロ接合バイポーラトランジスタが有利であ
る。
は、セルフアライン技術や微細加工技術などの進歩で高
速化が進んでいるが、より一層の高速化のために、シリ
コン系でヘテロ接合バイポーラトランジスタを実現して
増幅率を向上させ、ベース抵抗を低減しようという試み
がなされている。特に、低温動作による電源電圧の低下
や低温ＢｉＣＭＯＳゲートへの利用を考えた場合、狭い
バンドギャップをもったＳi Ｇe 層をベースに用いたシ
リコンヘテロ接合バイポーラトランジスタが有利であ
る。
【０００３】ところで、従来のバイポーラトランジスタ
は、ベースの不純物濃度エミッタの不純物濃度の方が高
い構造になっている。このような構造では、バンドギャ
ップナローイングのため、ベース・エミッタ接合におい
て、ホールに対するバリヤより電子に対するバリヤの方
が高い。そして、このようなバイポーラトランジスタを
低温に冷却すると、この電子に対するバリヤが更に高く
なり、トランジスタとしての電流利得ｈFEが低下してし
まう。一方、Ｓi Ｇe 層をベースに用いたＳi Ｇe ベー
スのヘテロ接合バイポーラトランジスタでは、低温で動
作できるように、ベースの不純物濃度をエミッタの不純
物濃度より高くし、かつそれぞれの領域の不純物濃度
を、フリーズアウトしないような濃度範囲、例えば、３
×１０18ｃｍ-3以上に設定する。
は、ベースの不純物濃度エミッタの不純物濃度の方が高
い構造になっている。このような構造では、バンドギャ
ップナローイングのため、ベース・エミッタ接合におい
て、ホールに対するバリヤより電子に対するバリヤの方
が高い。そして、このようなバイポーラトランジスタを
低温に冷却すると、この電子に対するバリヤが更に高く
なり、トランジスタとしての電流利得ｈFEが低下してし
まう。一方、Ｓi Ｇe 層をベースに用いたＳi Ｇe ベー
スのヘテロ接合バイポーラトランジスタでは、低温で動
作できるように、ベースの不純物濃度をエミッタの不純
物濃度より高くし、かつそれぞれの領域の不純物濃度
を、フリーズアウトしないような濃度範囲、例えば、３
×１０18ｃｍ-3以上に設定する。
【０００４】このような構造では、ベース・エミッタ接
合において、ホールに対するバリヤは高く電子に対する
バリヤは低い。そして、低温になるほどバンドギャップ
の差が拡大するのでトランジスタの電流増幅率ｈFEは大
きくなり、遮断周波数ｆT は低下しなくなる。更に、ベ
ースがシリコンよりも狭いバンドギャップを持つＳi Ｇ
e で形成されたヘテロ接合バイポーラトランジスタで
は、ベース・エミッタ接合における電子に対するバリヤ
が更に低くなりｈFEは増加し、エミッタ・ベース間の拡
散電位ＶF はシリコンのホモジャンクション構造の場合
より低くなる。このＶF の低下は、ＢｉＣＭＯＳゲート
を低温で動作させるときに重要な要素となる。すなわ
ち、例えば図３に示すようなＢｉＣＭＯＳゲートでは、
プルアップ用ＮＰＮ型バイポーラトランジスタＱ1 のＶ
F による高レベル側の電圧ロスと、プルダウン用のＮＰ
Ｎ型バイポーラトランジスタＱ2 の低レベル側での電圧
のロス分だけ振幅が小さくなり、ＢｉＣＭＯＳゲートの
動作速度が著しく遅くなる。従って、ＢｉＣＭＯＳゲー
トの電源電圧が低電圧化されることや低温での動作を考
慮すると、バイポーラトランジスタのＶF を低くするこ
とは、ＢｉＣＭＯＳゲートの高負荷駆動能力および高速
性を維持するために非常に重要になる。
合において、ホールに対するバリヤは高く電子に対する
バリヤは低い。そして、低温になるほどバンドギャップ
の差が拡大するのでトランジスタの電流増幅率ｈFEは大
きくなり、遮断周波数ｆT は低下しなくなる。更に、ベ
ースがシリコンよりも狭いバンドギャップを持つＳi Ｇ
e で形成されたヘテロ接合バイポーラトランジスタで
は、ベース・エミッタ接合における電子に対するバリヤ
が更に低くなりｈFEは増加し、エミッタ・ベース間の拡
散電位ＶF はシリコンのホモジャンクション構造の場合
より低くなる。このＶF の低下は、ＢｉＣＭＯＳゲート
を低温で動作させるときに重要な要素となる。すなわ
ち、例えば図３に示すようなＢｉＣＭＯＳゲートでは、
プルアップ用ＮＰＮ型バイポーラトランジスタＱ1 のＶ
F による高レベル側の電圧ロスと、プルダウン用のＮＰ
Ｎ型バイポーラトランジスタＱ2 の低レベル側での電圧
のロス分だけ振幅が小さくなり、ＢｉＣＭＯＳゲートの
動作速度が著しく遅くなる。従って、ＢｉＣＭＯＳゲー
トの電源電圧が低電圧化されることや低温での動作を考
慮すると、バイポーラトランジスタのＶF を低くするこ
とは、ＢｉＣＭＯＳゲートの高負荷駆動能力および高速
性を維持するために非常に重要になる。
【０００５】
【発明が解決しようとする課題】Ｓi Ｇe で形成されて
いるベースにおいて、例えばボロンのようなベースの不
純物が、製造工程中の８００〜９００℃の熱処理で、エ
ミッタ側の低濃度エミッタ領域へ拡散すると、エミッタ
・ベースのＰＮ接合がＳi Ｇe −Ｓi 界面ではなくエミ
ッタのＳi 中にでき、ヘテロ接合ではなくなる。このた
め、ナローバンドギャップベースの効果が失なわれ、エ
ミッタ・ベース拡散電位（ＶF ）を従来のＳi ホモジャ
クションより小さくすることができなくなる。
いるベースにおいて、例えばボロンのようなベースの不
純物が、製造工程中の８００〜９００℃の熱処理で、エ
ミッタ側の低濃度エミッタ領域へ拡散すると、エミッタ
・ベースのＰＮ接合がＳi Ｇe −Ｓi 界面ではなくエミ
ッタのＳi 中にでき、ヘテロ接合ではなくなる。このた
め、ナローバンドギャップベースの効果が失なわれ、エ
ミッタ・ベース拡散電位（ＶF ）を従来のＳi ホモジャ
クションより小さくすることができなくなる。
【０００６】一方、ベース・コレクタ間においては、高
コレクタ電流領域でのカーク効果を防ぎ高い遮断周波数
ｆT を得るために、ベース・コレクタ界面付近のコレク
タ不純物濃度を５×１０16〜５×１０17ｃｍ-3に設定す
る方法が知られている。しかし、この場合、ベース濃度
を１×１０18ｃｍ-3以上に増加すると、コレクタ・ベー
ス間耐圧が１０（Ｖ）以下に低下してしまう。更に低温
においては、アイイーイーイー・トランザクションズ・
オン・エレクトロン・デバイセズ（ＩＥＥＥＴＲＡＮＳ
ＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣ
ＥＳ），第３７巻，第３号，１９９０年，第７６２頁に
示されるように、コレクタ・ベース接合でのアバランシ
ュ増倍が室温におけるよりも生じやすくなる。
コレクタ電流領域でのカーク効果を防ぎ高い遮断周波数
ｆT を得るために、ベース・コレクタ界面付近のコレク
タ不純物濃度を５×１０16〜５×１０17ｃｍ-3に設定す
る方法が知られている。しかし、この場合、ベース濃度
を１×１０18ｃｍ-3以上に増加すると、コレクタ・ベー
ス間耐圧が１０（Ｖ）以下に低下してしまう。更に低温
においては、アイイーイーイー・トランザクションズ・
オン・エレクトロン・デバイセズ（ＩＥＥＥＴＲＡＮＳ
ＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣ
ＥＳ），第３７巻，第３号，１９９０年，第７６２頁に
示されるように、コレクタ・ベース接合でのアバランシ
ュ増倍が室温におけるよりも生じやすくなる。
【０００７】
【課題を解決するための手段】本発明のシリコンヘテロ
接合バイポーラトランジスタは、ベースが、シリコン単
結晶のバンドギャップより狭いバンドギャップを有する
第１導電型の半導体単結晶よりなる型のシリコンヘテロ
接合バイポーラトランジスタにおいて、前記ベースは、
エミッタとの接合面側に、ノンドープトの薄い領域を有
し、コレクタは、前記ベースとの接合面側に、ノンドー
プトシリコン単結晶および不純物濃度の低い第２導電型
シリコン単結晶のいずれか一方の薄い領域を有している
ことを特徴としている。
接合バイポーラトランジスタは、ベースが、シリコン単
結晶のバンドギャップより狭いバンドギャップを有する
第１導電型の半導体単結晶よりなる型のシリコンヘテロ
接合バイポーラトランジスタにおいて、前記ベースは、
エミッタとの接合面側に、ノンドープトの薄い領域を有
し、コレクタは、前記ベースとの接合面側に、ノンドー
プトシリコン単結晶および不純物濃度の低い第２導電型
シリコン単結晶のいずれか一方の薄い領域を有している
ことを特徴としている。
【０００８】
【実施例】次に、本発明の最適な実施例について図面を
参照して説明する。図１は、本発明の第１の実施例にお
ける深さ方向の不純物濃度分布を示す図である。図１を
参照すると、本実施例は、表面から深さ方向に下記の構
造になっている。
参照して説明する。図１は、本発明の第１の実施例にお
ける深さ方向の不純物濃度分布を示す図である。図１を
参照すると、本実施例は、表面から深さ方向に下記の構
造になっている。
【０００９】エミッタ電極用多結晶シリコン層１…不
純物濃度１×１０20〜１×１０21ｃｍ-3，厚さ１５０〜
２５０ｎｍ。
純物濃度１×１０20〜１×１０21ｃｍ-3，厚さ１５０〜
２５０ｎｍ。
【００１０】エミッタ低濃度領域２…ひ素不純物濃度
５×１０17〜１×１０19ｃｍ-3，厚さ１０〜１００ｎ
ｍ。
５×１０17〜１×１０19ｃｍ-3，厚さ１０〜１００ｎ
ｍ。
【００１１】ノンドープトＳi Ｇe 層３…厚さ２〜１
０ｎｍ。
０ｎｍ。
【００１２】Ｓi Ｇe ベース領域４…ボロン不純物濃
度１×１０18〜５×１０19ｃｍ-3，厚さ１０〜１００ｎ
ｍ，ゲルマニウム含有率５〜３０％。
度１×１０18〜５×１０19ｃｍ-3，厚さ１０〜１００ｎ
ｍ，ゲルマニウム含有率５〜３０％。
【００１３】コレクタ低濃度領域５…ノンドープトま
たはりん不純物濃度５×１０17ｃｍ-3以下，厚さ１０〜
１００ｎｍ。コレクタ中高濃度領域６…ひ素不純物濃
度１×１０17〜１×１０20ｃｍ-3， 厚さ５００〜１
０００ｎｍ。
たはりん不純物濃度５×１０17ｃｍ-3以下，厚さ１０〜
１００ｎｍ。コレクタ中高濃度領域６…ひ素不純物濃
度１×１０17〜１×１０20ｃｍ-3， 厚さ５００〜１
０００ｎｍ。
【００１４】ここで、エミッタ低濃度領域２は、エミッ
タ電極用多結晶シリコン層１からの不純物拡散で形成さ
れたエミッタ拡散層７と低濃度シリコンエピタキシャル
層領域８とからなる。エミッタ低濃度領域２は、バンド
ギャップナローイングを抑えるため、濃度を５×１０17
〜１×１０19ｃｍ-3にすることが望ましい。この濃度を
１×１０19ｃｍ-3以上にするとエミッタ・ベース間耐圧
の低下と接合容量増加を生じる。また、エミッタ低濃度
領域２の膜厚を１００ｎｍ以上にするとエミッタ抵抗の
増加を招き好ましくない。ノンドープトＳi Ｇe 層３
は、Ｓi Ｇe ベース領域４中の不純物ボロンが製造工程
中の８００〜９００℃の熱処理でエミッタ側へ拡散して
も、エミッタ・ベース接合界面がＳi Ｇe −Ｓi 界面に
形成されてヘテロ接合が維持できるようにする。このノ
ンドープトＳi Ｇe 層３の膜厚は、主に熱処理条件とＳ
i Ｇe ベース領域４のボロン濃度から決定され、２〜１
０ｎｍが適当である。
タ電極用多結晶シリコン層１からの不純物拡散で形成さ
れたエミッタ拡散層７と低濃度シリコンエピタキシャル
層領域８とからなる。エミッタ低濃度領域２は、バンド
ギャップナローイングを抑えるため、濃度を５×１０17
〜１×１０19ｃｍ-3にすることが望ましい。この濃度を
１×１０19ｃｍ-3以上にするとエミッタ・ベース間耐圧
の低下と接合容量増加を生じる。また、エミッタ低濃度
領域２の膜厚を１００ｎｍ以上にするとエミッタ抵抗の
増加を招き好ましくない。ノンドープトＳi Ｇe 層３
は、Ｓi Ｇe ベース領域４中の不純物ボロンが製造工程
中の８００〜９００℃の熱処理でエミッタ側へ拡散して
も、エミッタ・ベース接合界面がＳi Ｇe −Ｓi 界面に
形成されてヘテロ接合が維持できるようにする。このノ
ンドープトＳi Ｇe 層３の膜厚は、主に熱処理条件とＳ
i Ｇe ベース領域４のボロン濃度から決定され、２〜１
０ｎｍが適当である。
【００１５】一方、コレクタ低濃度領域５のエピタキシ
ャル層は、Ｓi Ｇe ベース領域４の不純物濃度とコレク
タ中高濃度領域６０の不純物濃度を高濃度にしたときの
コレクタ・ベース間耐圧低下を防ぐ役目をする。このコ
レクタ低濃度領域５の厚さを１０ｎｍ以上にすると、カ
ーク効果による高電流領域での遮断周波数が劣化するた
め好ましくない。また、コレクタ低濃度領域５をノンド
ープトのＳi Ｇe 層で形成することもできる。但しこの
場合は、Ｓi Ｇe の膜厚がＳi Ｇe ベース領域４との和
（総膜厚）となるため、エミッタ・ベース又はコレクタ
・ベース接合部で結晶欠陥を生じる臨界膜厚を越えない
ように注意する必要がある。
ャル層は、Ｓi Ｇe ベース領域４の不純物濃度とコレク
タ中高濃度領域６０の不純物濃度を高濃度にしたときの
コレクタ・ベース間耐圧低下を防ぐ役目をする。このコ
レクタ低濃度領域５の厚さを１０ｎｍ以上にすると、カ
ーク効果による高電流領域での遮断周波数が劣化するた
め好ましくない。また、コレクタ低濃度領域５をノンド
ープトのＳi Ｇe 層で形成することもできる。但しこの
場合は、Ｓi Ｇe の膜厚がＳi Ｇe ベース領域４との和
（総膜厚）となるため、エミッタ・ベース又はコレクタ
・ベース接合部で結晶欠陥を生じる臨界膜厚を越えない
ように注意する必要がある。
【００１６】次に、本発明の第２の実施例について説明
する。図２は、本発明の第２の実施例の深さ方向の不純
物濃度分布を示す図である。第１の実施例と異なる点
は、コレクタ低濃度領域５のシリコンエピタキシャル層
中へ、不純物濃度が１×１０16ｃｍ-3以下になるように
りんをイオン注入したことである。この方法を用いるこ
とにより、コレクタ中農度量域６１の不純物分布を傾斜
型分布にできる。この結果、第１の実施例に比べてコレ
クタ・ベース間耐圧を劣化させずに遮断周波数ｆT を更
に向上させることができる。イオン注入としては、りん
のイオン（Ｐ+ ）を、例えば、加速エネルギー１５０〜
３００ｋｅＶ程度，ドース量１×１０12〜１×１０13ｃ
ｍ-2程度の範囲で、図２中に破線で示すように、ピーク
深さおよびピーク濃度を変えて２回注入することによっ
て、所望の不純物濃度分布を容易に得ることができる。
する。図２は、本発明の第２の実施例の深さ方向の不純
物濃度分布を示す図である。第１の実施例と異なる点
は、コレクタ低濃度領域５のシリコンエピタキシャル層
中へ、不純物濃度が１×１０16ｃｍ-3以下になるように
りんをイオン注入したことである。この方法を用いるこ
とにより、コレクタ中農度量域６１の不純物分布を傾斜
型分布にできる。この結果、第１の実施例に比べてコレ
クタ・ベース間耐圧を劣化させずに遮断周波数ｆT を更
に向上させることができる。イオン注入としては、りん
のイオン（Ｐ+ ）を、例えば、加速エネルギー１５０〜
３００ｋｅＶ程度，ドース量１×１０12〜１×１０13ｃ
ｍ-2程度の範囲で、図２中に破線で示すように、ピーク
深さおよびピーク濃度を変えて２回注入することによっ
て、所望の不純物濃度分布を容易に得ることができる。
【００１７】
【発明の効果】以上説明したように、本発明のヘテロ接
合バイポーラトランジスタは、Ｓi Ｇe ベースが、エミ
ッタ側に２〜１０ｎｍ程度の薄いノンドープトＳi Ｇe
の領域を有し、又、コレクタが、ベース側に１０〜１０
０ｎｍ程度の薄さのノンドープ領域または不純物濃度が
５×１０16ｃｍ-3程度以下の低不純物濃度領域を有して
いる。
合バイポーラトランジスタは、Ｓi Ｇe ベースが、エミ
ッタ側に２〜１０ｎｍ程度の薄いノンドープトＳi Ｇe
の領域を有し、又、コレクタが、ベース側に１０〜１０
０ｎｍ程度の薄さのノンドープ領域または不純物濃度が
５×１０16ｃｍ-3程度以下の低不純物濃度領域を有して
いる。
【００１８】このことにより、本発明によれば、エミッ
タ・ベース間耐圧およびベース・コレクタ間耐圧を低下
させることなしに良好なヘテロ接合を形成することがで
き、しかも、カーク効果を抑え高電流領域での高遮断周
波数を得ることができる。
タ・ベース間耐圧およびベース・コレクタ間耐圧を低下
させることなしに良好なヘテロ接合を形成することがで
き、しかも、カーク効果を抑え高電流領域での高遮断周
波数を得ることができる。
【図１】本発明の第１の実施例のシリコンヘテロ接合バ
イポーラトランジスタにおける深さ方向の不純物濃度分
布を示す図である。
イポーラトランジスタにおける深さ方向の不純物濃度分
布を示す図である。
【図２】本発明の第２の実施例のシリコンヘテロ接合バ
イポーラトランジスタにおける深さ方向の不純物濃度分
布を示す図である。
イポーラトランジスタにおける深さ方向の不純物濃度分
布を示す図である。
【図３】ＢｉＣＭＯＳゲートの一例の回路図である。
１ エミッタ電極用多結晶シリコン層 ２ エミッタ低濃度領域 ３ ノンドープトＳi Ｇe 層 ４ Ｓi Ｇe ベース領域 ５ コレクタ低濃度領域 ７ エミッタ拡散層 ８ 低濃度シリコンエピタキシャル層領域 ６０ コレクタ中高濃度領域 ６１ コレクタ中農度領域
Claims (2)
- 【請求項１】 ベースが、シリコン単結晶のバンドギャ
ップより狭いバンドギャップを有する第１導電型の半導
体単結晶よりなる型のシリコンヘテロ接合バイポーラト
ランジスタにおいて、 前記ベースは、エミッタとの接合面側に、ノンドープト
の薄い領域を有し、 コレクタは、前記ベースとの接合面側に、ノンドープト
シリコン単結晶および不純物濃度の低い第２導電型シリ
コン単結晶のいずれか一方の薄い領域を有していること
を特徴とするシリコンヘテロ接合バイポーラトランジス
タ。 - 【請求項２】 請求項１記載のシリコンヘテロ接合バイ
ポーラトランジスタにおいて、 前記ベースを構成する半導体単結晶が、Ｓi Ｇe 単結晶
であることを特徴とするシリコンヘテロ接合バイポーラ
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03235258A JP3074834B2 (ja) | 1991-09-17 | 1991-09-17 | シリコンヘテロ接合バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03235258A JP3074834B2 (ja) | 1991-09-17 | 1991-09-17 | シリコンヘテロ接合バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0574800A true JPH0574800A (ja) | 1993-03-26 |
| JP3074834B2 JP3074834B2 (ja) | 2000-08-07 |
Family
ID=16983422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03235258A Expired - Fee Related JP3074834B2 (ja) | 1991-09-17 | 1991-09-17 | シリコンヘテロ接合バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3074834B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002071492A1 (fr) * | 2001-03-07 | 2002-09-12 | Nec Corporation | Transistor bipolaire |
| WO2002075814A1 (fr) * | 2001-03-13 | 2002-09-26 | Nec Corporation | Transistor bipolaire |
| WO2003015177A1 (en) * | 2001-08-07 | 2003-02-20 | Koninklijke Philips Electronics N.V. | Bipolar transistor and method of manufacturing same |
| US7923339B2 (en) | 2004-12-06 | 2011-04-12 | Nxp B.V. | Method of producing an epitaxial layer on semiconductor substrate and device produced with such a method |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6062770B2 (ja) * | 2013-03-06 | 2017-01-18 | リョービ株式会社 | 刈込み機 |
-
1991
- 1991-09-17 JP JP03235258A patent/JP3074834B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002071492A1 (fr) * | 2001-03-07 | 2002-09-12 | Nec Corporation | Transistor bipolaire |
| WO2002075814A1 (fr) * | 2001-03-13 | 2002-09-26 | Nec Corporation | Transistor bipolaire |
| WO2003015177A1 (en) * | 2001-08-07 | 2003-02-20 | Koninklijke Philips Electronics N.V. | Bipolar transistor and method of manufacturing same |
| US7923339B2 (en) | 2004-12-06 | 2011-04-12 | Nxp B.V. | Method of producing an epitaxial layer on semiconductor substrate and device produced with such a method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3074834B2 (ja) | 2000-08-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0541971B1 (en) | A graded bandgap single-crystal emitter heterojunction bipolar transistor | |
| EP1187218B1 (en) | Heterojunction bipolar transistor | |
| KR100570910B1 (ko) | 인듐이 도핑된 베이스를 갖는 실리콘 게르마늄 헤테로구조 바이폴라 트랜지스터 | |
| JP2600485B2 (ja) | 半導体装置 | |
| GB2056166A (en) | Hot-electron or hot-hole transistor | |
| JPH05347313A (ja) | 高速半導体デバイスの極薄活性領域の製造方法 | |
| JP3507830B1 (ja) | 半導体装置 | |
| JP2001338930A (ja) | 半導体装置および半導体製造方法 | |
| CN101552200B (zh) | 适用于双极晶体管的选择性隐埋集电区结构的制备方法 | |
| JPH0574800A (ja) | シリコンヘテロ接合バイポーラトランジスタ | |
| JP2868780B2 (ja) | ダブルヘテロ接合・反転ベーストランジスタ | |
| US7579635B2 (en) | Heterojunction bipolar transistor | |
| JP2537168B2 (ja) | ヘテロ接合バイポ−ラトランジスタ | |
| JP3643100B2 (ja) | 半導体装置 | |
| JPS61137364A (ja) | 半導体装置 | |
| JPS63200567A (ja) | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 | |
| KR20030028477A (ko) | 바이폴라 트랜지스터 | |
| JP2600969B2 (ja) | ゲルマニウム・砒化ガリウム接合とヘテロ構造バイポーラ・トランジスタ | |
| JP2770583B2 (ja) | コレクタトップ型ヘテロ接合バイポーラトランジスタの製造方法 | |
| JP2803147B2 (ja) | バイポーラトランジスタ | |
| JPS6241427B2 (ja) | ||
| KR800001124B1 (ko) | 반도체 장치 | |
| JP3068510B2 (ja) | 半導体装置 | |
| JP3146024B2 (ja) | 半導体装置 | |
| JP2943280B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000509 |
|
| LAPS | Cancellation because of no payment of annual fees |