JPH0567715A - Manufacture of semiconductor device - Google Patents
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は半導体装置の製造方法に関し、ファ
インピッチのアウターリードでも正確な曲げ加工ができ
る半導体装置の製造方法を実現することを目的とする。
【構成】 リードフレーム素材の金属板１０にレジスト
を塗布し、ダイステージ１１及びインナーリード１２を
形成する内部パターンのみ露光・現像・エッチングする
工程と、前記レジストを剥離した後、アウターリード形
成予定部１３にレジストを塗布し、アウターリードパタ
ーン１５を露光・現像する工程と、ダイステージ１１に
半導体チップ１６を搭載し、その電極とインナーリード
１２間をワイヤ１７でワイヤボンディングする工程と、
前記半導体チップ１６、ダイステージ１１、インナーリ
ード１２を樹脂１８にてモールドして封止する工程と、
アウターリード形成予定部１３を折曲成形する工程と、
該アウターリード形成予定部１３をエッチングしてアウ
ターリード１９を形成する工程とよりなるように構成す
る。
(57) [Summary] [Object] The present invention relates to a method for manufacturing a semiconductor device, and an object thereof is to realize a method for manufacturing a semiconductor device capable of performing accurate bending even with fine pitch outer leads. [Structure] A step of applying a resist to a metal plate 10 of a lead frame material and exposing / developing / etching only an internal pattern forming a die stage 11 and an inner lead 12, and a portion for forming outer leads after removing the resist. A step of applying a resist to 13 and exposing / developing the outer lead pattern 15, a step of mounting the semiconductor chip 16 on the die stage 11 and wire-bonding the electrode and the inner lead 12 with a wire 17.
A step of molding the semiconductor chip 16, the die stage 11, and the inner leads 12 with a resin 18 for sealing;
A step of bending the outer lead formation scheduled portion 13;
The outer lead formation scheduled portion 13 is etched to form the outer lead 19.
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置の製造方法に
関する。詳しくは超ファインピッチのリードを正確に加
工することができる半導体装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device. More specifically, the present invention relates to a method of manufacturing a semiconductor device capable of accurately processing leads with an ultra-fine pitch.
【０００２】近時、半導体装置の薄型化、小型化、ファ
イン化に伴い、アウターリードのピッチが０．３乃至
０．４mmのデバイスが製品化されつつあるが、リード１
本が極めて細い為、折曲成形加工中に変形を生じ、正確
なリード加工を行なうことが困難である。従ってこの解
決策を早急に見出すことが重要な課題となっている。Recently, as semiconductor devices have become thinner, smaller, and finer, devices with outer lead pitches of 0.3 to 0.4 mm are being commercialized.
Since the book is extremely thin, deformation occurs during the bending process, making it difficult to perform accurate lead processing. Therefore, urgent finding of this solution is an important issue.
【０００３】[0003]
【従来の技術】従来のファインピッチのＱＦＰ型の半導
体装置の製造方法を図３及び図４により説明する。図３
は使用するリードフレーム１であり、２はダイステージ
部、３はリードで、３ａはインナーリード部、３ｂはア
ウターリード部である。2. Description of the Related Art A conventional method for manufacturing a fine pitch QFP type semiconductor device will be described with reference to FIGS. Figure 3
Is a lead frame 1 to be used, 2 is a die stage part, 3 is a lead, 3a is an inner lead part, and 3b is an outer lead part.
【０００４】製造方法は先ず図４（ａ）の如くリードフ
レーム１のダイステージ部２に半導体チップ４をダイボ
ンディングし、該半導体チップ４の電極とインナーリー
ド３ａ間をワイヤ５でワイヤボンディングする。次に
（ｂ）図の如く、半導体チップ４、ダイステージ部２、
インナーリード３ａを樹脂６でモールドする。次いで
（ｃ）図の如く、アウターリード３ｂをリードフレーム
１の外周部から切り離し、成形金型を用いて図の如き形
状に曲げ加工を施して完成する。In the manufacturing method, first, as shown in FIG. 4A, the semiconductor chip 4 is die-bonded to the die stage portion 2 of the lead frame 1, and the electrode of the semiconductor chip 4 and the inner lead 3a are wire-bonded with the wire 5. Next, as shown in (b), the semiconductor chip 4, the die stage portion 2,
The inner lead 3a is molded with resin 6. Next, as shown in (c), the outer lead 3b is separated from the outer peripheral portion of the lead frame 1, and a molding die is used to bend the outer lead 3b into a shape as shown in the figure to complete the process.
【０００５】[0005]
【発明が解決しようとする課題】上記従来の半導体装置
の製造方法では、リード１本１本が細いデバイスでは、
アウターリードの曲げ加工時に微小なストレス等でリー
ド変形、ねじれ等が発生し正確なリード加工ができず不
良品が発生し歩留りが低下する。また試験、実装時にも
リードの接触不良が生じるという問題がある。In the above-described conventional method of manufacturing a semiconductor device, in the case of a device in which each lead is thin,
When bending the outer leads, lead deformation, twisting, etc. occur due to minute stress, etc., and accurate lead processing cannot be performed, resulting in defective products and lower yield. Further, there is a problem in that lead contact failure occurs during testing and mounting.
【０００６】本発明は、ファインピッチのアウターリー
ドでも正確な曲げ加工ができる半導体装置の製造方法を
実現しようとする。The present invention is intended to realize a method of manufacturing a semiconductor device capable of performing accurate bending even with fine pitch outer leads.
【０００７】[0007]
【課題を解決するための手段】本発明の半導体装置の製
造方法に於いては、リードフレーム素材の金属板１０に
レジストを塗布し、ダイステージ１１及びインナーリー
ド１２を形成する内部パターンのみ露光・現像・エッチ
ングする工程と、前記レジストを剥離した後、アウター
リード形成予定部１３にレジストを塗布し、アウターリ
ードパターン１５を露光・現像する工程と、ダイステー
ジ１１に半導体チップ１６を搭載し、その電極とインナ
ーリード１２間をワイヤ１７でワイヤボンディングする
工程と、前記半導体チップ１６、ダイステージ１１、イ
ンナーリード１２を樹脂１８にてモールドして封止する
工程と、アウターリード形成予定部１３を所定の形状に
折曲成形する工程と、該アウターリード形成予定部１３
をエッチングしてアウターリード１９を形成する工程と
よりなることを特徴とする。In the method of manufacturing a semiconductor device of the present invention, a resist is applied to a metal plate 10 of a lead frame material, and only an internal pattern for forming a die stage 11 and an inner lead 12 is exposed. A step of developing / etching, a step of coating the outer lead formation planned portion 13 with a resist after peeling off the resist, exposing / developing the outer lead pattern 15, and mounting the semiconductor chip 16 on the die stage 11. A step of wire-bonding between the electrode and the inner lead 12 with a wire 17, a step of molding the semiconductor chip 16, the die stage 11, and the inner lead 12 with resin 18 for sealing, and a predetermined outer lead formation portion 13 And the outer lead formation scheduled portion 13
And a step of forming outer leads 19 by etching.
【０００８】また、本発明の半導体装置の製造方法に於
いては、リードフレーム素材の金属板１０にレジストを
塗布し、ダイステージ１１及びインナーリード１２を形
成する内部パターンのみ露光・現像・エッチングする工
程と、前記レジストを剥離する工程と、ダイステージ１
１に半導体チップ１６を搭載し、その電極とインナーリ
ード１２間をワイヤ１７でワイヤボンディングする工程
と、前記半導体チップ１６、ダイステージ１１、インナ
ーリード１２を樹脂１８にてモールドして封止する工程
と、アウターリード形成予定部１３にレジストを塗布
し、アウターリードパターン１５を露光・現像する工程
と、アウターリード形成予定部１３を所定の形状に折曲
成形する工程と、該アウターリード形成予定部１３をエ
ッチングしてアウターリード１９を形成する工程とより
成ることを特徴とする。この構成を採ることにより、ア
ウターリードの正確な曲げ加工ができる半導体装置の製
造方法が得られる。Further, in the method for manufacturing a semiconductor device of the present invention, a resist is applied to the metal plate 10 of the lead frame material, and only the internal patterns forming the die stage 11 and the inner leads 12 are exposed / developed / etched. A process, a process of removing the resist, and a die stage 1
1, a semiconductor chip 16 is mounted, and a wire 17 is wire-bonded between an electrode of the semiconductor chip 16 and the inner lead 12; and a step of molding the semiconductor chip 16, the die stage 11, and the inner lead 12 with a resin 18 for sealing. A step of applying a resist to the outer lead formation scheduled portion 13 to expose and develop the outer lead pattern 15, a step of bending the outer lead formation scheduled portion 13 into a predetermined shape, and the outer lead formation scheduled portion. It is characterized by comprising the step of etching 13 to form the outer lead 19. By adopting this configuration, it is possible to obtain a method for manufacturing a semiconductor device in which the outer lead can be accurately bent.
【０００９】[0009]
【作用】本発明では、ダイステージ及びインナーリード
のみ形成されたリードフレームを用い、アウターリード
の加工は、１本１本にパターン化される前に、一体化さ
れた状態で折曲成形するため、ストレス等の影響を防ぐ
ことができる。折曲成形後のアウターリードのパターン
化は薬品処理により行なうためストレスの発生はない。In the present invention, the lead frame in which only the die stage and the inner leads are formed is used, and the outer leads are processed by bending in an integrated state before they are patterned into individual ones. It is possible to prevent the effects of stress, etc. No stress is generated because the outer leads after bending are patterned by chemical treatment.
【００１０】[0010]
【実施例】図１は本発明の第１の実施例を説明するため
の図である。本実施例の半導体装置の製造方法は、先ず
図１（ａ）に示すように、リードフレーム素材の金属板
１０にレジストを塗布し、内部パターンのみ露光・現像
・エッチングしてダイステージ１１及びインナーリード
１２を形成する。同時にアウターリード形成予定部１３
の外側にコ字状の窓１４を設けておく。1 is a diagram for explaining a first embodiment of the present invention. In the method of manufacturing a semiconductor device of this embodiment, first, as shown in FIG. 1A, a resist is applied to a metal plate 10 of a lead frame material, and only the internal pattern is exposed, developed and etched to expose the die stage 11 and the inner. The lead 12 is formed. At the same time, the outer lead formation planned part 13
A U-shaped window 14 is provided outside the.
【００１１】次にレジストを剥離して除去した後、アウ
ターリード形成予定部１３に再度レジストを塗布しアウ
ターリードパターン１５を露光・現像する。次いで同図
（ｂ）に示すように、ダイステージ１１に半導体チップ
１６を搭載し、その電極とインナーリード１２との間を
ワイヤ１７でワイヤボンディングする。次いで該半導体
チップ１６、ダイステージ１１及びインナーリード１２
を同図（ｃ）の如く樹脂１８でモールドして封止する。Next, after the resist is peeled off and removed, the resist is again applied to the outer lead formation planned portion 13, and the outer lead pattern 15 is exposed and developed. Next, as shown in FIG. 2B, the semiconductor chip 16 is mounted on the die stage 11, and the electrode and the inner lead 12 are wire-bonded with the wire 17. Next, the semiconductor chip 16, die stage 11 and inner lead 12
Is sealed with resin 18 as shown in FIG.
【００１２】次いで、樹脂封止部分及びアウターリード
形成予定部１３をリードフレーム素材の金属板１０から
切り離し、同図（ｄ）に示すようにアウターリード形成
予定部１３を所定の形状に折曲成形する。最後にアウタ
ーリード形成予定部１３をエッチングしてアウターリー
ドレジストパターン以外の部分を溶解除去して同図
（ｄ）の如く所定の形状のアウターリード１９を形成
し、Ｓｎめっき等を施して完成する。Next, the resin-sealed portion and the outer lead formation scheduled portion 13 are separated from the metal plate 10 of the lead frame material, and the outer lead formation scheduled portion 13 is bent into a predetermined shape as shown in FIG. To do. Finally, the outer lead formation planned portion 13 is etched to dissolve and remove a portion other than the outer lead resist pattern to form an outer lead 19 having a predetermined shape as shown in FIG. ..
【００１３】以上の本実施例によれば、アウターリード
１９の折曲成形は複数本のリードを一体として行なうた
め、１本１本のリードが変形することはない。また１本
１本に分離するのはエッチングにより不要部を溶解除去
するのでストレスは生ぜず、従って変形もない。これに
よりアウターリードの正確な曲げ加工ができる。According to the present embodiment described above, the bending of the outer lead 19 is performed by integrally forming a plurality of leads, so that each lead is not deformed. In addition, since the unnecessary portions are dissolved and removed by etching when they are separated into individual pieces, no stress is generated, and therefore, there is no deformation. This allows the outer leads to be accurately bent.
【００１４】図２は本発明の第２の実施例を説明するた
めの図である。本実施例は、先ず図２（ａ）に示すよう
に、リードフレーム素材の金属板１０にレジストを塗布
し、内部パターンのみ露光・現像・エッチングしてダイ
ステージ１１及びインナーリード１２を形成する。同時
にアウターリード形成予定部１３の外側にコ字状の窓１
４を設けておく。FIG. 2 is a diagram for explaining the second embodiment of the present invention. In this embodiment, first, as shown in FIG. 2A, a resist is applied to a metal plate 10 of a lead frame material, and only the internal pattern is exposed, developed and etched to form a die stage 11 and an inner lead 12. At the same time, a U-shaped window 1 is formed outside the outer lead formation planned portion 13.
4 is provided.
【００１５】次いでレジストを剥離して除去した後、同
図（ｂ）の如く、ダイステージ１１に半導体チップ１６
を搭載し、その電極とインナーリード１２間をワイヤ１
７でワイヤボンディングする。次いで該半導体チップ１
６、ダイステージ１１及びインナーリード１２を同図
（ｃ）の如く樹脂１８でモールドして封止する。その後
アウターリード形成予定部１３にレジストを塗布し、ア
ウターリードパターン１５を露光・現像する。Then, after removing the resist by stripping, the semiconductor chip 16 is mounted on the die stage 11 as shown in FIG.
And wire 1 between the electrode and the inner lead 12.
Wire bonding at 7. Next, the semiconductor chip 1
6, the die stage 11 and the inner leads 12 are molded with resin 18 as shown in FIG. After that, a resist is applied to the outer lead formation planned portion 13, and the outer lead pattern 15 is exposed and developed.
【００１６】次いで同図（ｄ）の如く樹脂封止部分及び
アウターリード形成予定部１３をリードフレーム素材の
金属板１０から切り離し、アウターリード形成予定部１
３を所定の形状に折曲成形する。最後にエッチングして
アウターリードレジストパターン以外の部分を溶解除去
して同図（ｅ）の如く所定の形状のアウターリード１９
を形成し、Ｓｎめっき等を施して完成する。Next, as shown in FIG. 1D, the resin-sealed portion and the outer lead forming planned portion 13 are separated from the metal plate 10 of the lead frame material, and the outer lead forming planned portion 1 is formed.
3 is bent into a predetermined shape. Finally, etching is performed to dissolve and remove a portion other than the outer lead resist pattern, and the outer lead 19 having a predetermined shape as shown in FIG.
Is formed, and Sn plating or the like is performed to complete.
【００１７】以上の本実施例によれば、アウターリード
１９の折曲成形工程は前実施例と全く同様であるので、
その効果も同様である。According to the present embodiment described above, the bending process of the outer lead 19 is exactly the same as in the previous embodiment.
The effect is similar.
【００１８】[0018]
【発明の効果】本発明に依れば、ダイステージ及びイン
ナーリードのみ成形されたリードフレームを用い、アウ
ターリードの加工は１本１本にパターン化される前に、
一体化された状態で折曲成形するためストレス等の影響
を防ぎ、且つ折曲成形後のアウターリードのパターン化
は薬品処理により行うためストレスの発生はなく、従っ
て変形、ねじれ等の発生は防止され、歩留りが向上され
る。また、試験、実装等においてリードの接触不良等も
防止される。According to the present invention, a lead frame in which only a die stage and inner leads are molded is used, and the outer leads are processed one by one before being patterned.
Since it is bent and molded in an integrated state, the influence of stress etc. is prevented, and since the outer leads after bending are patterned by chemical treatment, there is no stress, so deformation and twisting are prevented. Therefore, the yield is improved. Further, lead contact failure and the like can be prevented during testing, mounting and the like.
【図１】本発明の第１の実施例を説明するための図であ
る。FIG. 1 is a diagram for explaining a first embodiment of the present invention.
【図２】本発明の第２の実施例を説明するための図であ
る。FIG. 2 is a diagram for explaining a second embodiment of the present invention.
【図３】従来のリードフレームを示す図である。FIG. 3 is a diagram showing a conventional lead frame.
【図４】従来の半導体装置の製造方法を説明するための
図である。FIG. 4 is a diagram for explaining a conventional method for manufacturing a semiconductor device.
１０…金属板 １１…ダイステージ １２…インナーリード １３…アウターリード形成予定部 １４…窓 １５…アウターリードパターン １６…半導体チップ １７…ワイヤ １８…樹脂 １９…アウターリード 10 ... Metal Plate 11 ... Die Stage 12 ... Inner Lead 13 ... Outer Lead Forming Part 14 ... Window 15 ... Outer Lead Pattern 16 ... Semiconductor Chip 17 ... Wire 18 ... Resin 19 ... Outer Lead
フロントページの続き (72)発明者 ▲高▼橋 文仁 宮城県柴田郡村田町大字村田字西ケ丘１番 地の１ 株式会社富士通宮城エレクトロニ クス内 (72)発明者 小林 均 宮城県柴田郡村田町大字村田字西ケ丘１番 地の１ 株式会社富士通宮城エレクトロニ クス内 (72)発明者 奥山 重徳 宮城県柴田郡村田町大字村田字西ケ丘１番 地の１ 株式会社富士通宮城エレクトロニ クス内Front page continuation (72) Inventor ▲ Taka ▼ Fumihito Hashi, Miyagi Prefecture, Murata-cho, Murata-City, Saitamaoka, Murata-Cho, No. 1 at Fujitsu Miyagi Electronics Co., Ltd. (72) Inventor Hitoshi Kobayashi, Shibata-gun, Miyagi Prefecture Murata-cho Oji Muragaji Nishigaoka No.1 1 in Fujitsu Miyagi Electronics Co., Ltd. (72) Inventor Shigenori Okuyama Miyata Prefecture Shibata District Murata-cho Dai Murata No. Nishigaoka No.1 Fujitsu Miyagi Electro Co., Ltd. In the nick
Claims (2)
レジストを塗布し、ダイステージ（１１）及びインナー
リード（１２）を形成する内部パターンのみ露光・現像
・エッチングする工程と、 前記レジストを剥離した後、アウターリード形成予定部
（１３）にレジストを塗布し、アウターリードパターン
（１５）を露光・現像する工程と、 ダイステージ（１１）に半導体チップ（１６）を搭載
し、その電極とインナーリード（１２）間をワイヤ（１
７）でワイヤボンディングする工程と、 前記半導体チップ（１６）、ダイステージ（１１）、イ
ンナーリード（１２）を樹脂（１８）にてモールドして
封止する工程と、 アウターリード形成予定部（１３）を所定の形状に折曲
成形する工程と、 該アウターリード形成予定部（１３）をエッチングして
アウターリード（１９）を形成する工程とよりなること
を特徴とする半導体装置の製造方法。1. A step of applying a resist to a metal plate (10) made of a lead frame material, exposing, developing and etching only an internal pattern forming a die stage (11) and an inner lead (12), and peeling the resist. After that, a step of applying a resist to the outer lead formation planned portion (13) and exposing / developing the outer lead pattern (15), and mounting the semiconductor chip (16) on the die stage (11) and its electrode and inner Wire (1) between the leads (12)
Step 7) of wire bonding, step of molding and sealing the semiconductor chip (16), die stage (11), and inner lead (12) with resin (18), outer lead formation planned portion (13) 2) is formed into a predetermined shape, and a step of etching the outer lead formation-scheduled portion (13) to form the outer lead (19) is provided.
レジストを塗布し、ダイステージ（１１）及びインナー
リード（１２）を形成する内部パターンのみ露光・現像
・エッチングする工程と、 前記レジストを剥離する工程と、 ダイステージ（１１）に半導体チップ（１６）を搭載
し、その電極とインナーリード（１２）間をワイヤ（１
７）でワイヤボンディングする工程と、 前記半導体チップ（１６）、ダイステージ（１１）、イ
ンナーリード（１２）を樹脂（１８）にてモールドして
封止する工程と、 アウターリード形成予定部（１３）にレジストを塗布
し、アウターリードパターン（１５）を露光・現像する
工程と、 アウターリード形成予定部（１３）を所定の形状に折曲
成形する工程と、 該アウターリード形成予定部（１３）をエッチングして
アウターリード（１９）を形成する工程とより成ること
を特徴とする半導体装置の製造方法。2. A step of applying a resist to a metal plate (10) of a lead frame material and exposing / developing / etching only an internal pattern forming a die stage (11) and an inner lead (12), and peeling the resist. And the semiconductor chip (16) is mounted on the die stage (11), and the wire (1) is placed between the electrode and the inner lead (12).
Step 7) of wire bonding, step of molding and sealing the semiconductor chip (16), die stage (11), and inner lead (12) with resin (18), outer lead formation planned portion (13) ) Is applied with a resist to expose and develop the outer lead pattern (15), the outer lead formation planned portion (13) is bent and formed into a predetermined shape, and the outer lead formation planned portion (13) is formed. And a step of etching to form outer leads (19).
Priority Applications (1)
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|---|---|---|---|
| JP3229046A JP2885551B2 (en) | 1991-09-09 | 1991-09-09 | Method for manufacturing semiconductor device |
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|---|---|---|---|
| JP3229046A JP2885551B2 (en) | 1991-09-09 | 1991-09-09 | Method for manufacturing semiconductor device |
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2885551B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7109064B2 (en) * | 2003-12-08 | 2006-09-19 | Semiconductor Components Industries, L.L.C. | Method of forming a semiconductor package and leadframe therefor |
-
1991
- 1991-09-09 JP JP3229046A patent/JP2885551B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7109064B2 (en) * | 2003-12-08 | 2006-09-19 | Semiconductor Components Industries, L.L.C. | Method of forming a semiconductor package and leadframe therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2885551B2 (en) | 1999-04-26 |
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