JPH056659A - ダイナミツクｒａｍ - Google Patents

Abstract

(57)【要約】 【目的】ＤＲＡＭのアクセス時間の短縮に関し、ＤＲＡ
Ｍのペ−ジ・モ−ドによるアクセスの頻度を高める装置
を提供する。 【構成】ＤＲＡＭ内部に、一行分（１ペ−ジ分）の内容
を保持する複数の行バッファ７０〜７２を設ける。ペ−
ジ・モ−ドでのリ−ドではＷＡＹ１０３で指定された行
バッファからデ−タを出力する。また、ペ−ジ・モ−ド
によるライトではＷＡＹ１０３で指定された行バッファ
に書き込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＲＡＭのアクセス時
間の短縮装置に関する。

【０００２】

【従来の技術】近年、マイクロ・プロセッサの高速化に
伴い、周辺メモリの高速化の要求が高まってきた。この
ため、キャッシュ・メモリを搭載して、メモリ全体のア
クセス時間を短縮する方法が用いられている。

【０００３】一方、主記憶を構成するＤＲＡＭ自体の高
速化の手段は、高速ペ−ジ・モ−ド、スタティック・カ
ラム・モ−ド、ニブル・モ−ドなどのカラム・アクセス
・モ−ドによりアクセス時間を短縮する方法がある。ま
た、ＤＲＡＭ内部にキャッシュ・メモリを内蔵すること
によって高速化する方法も用いられている。この種の装
置として関連するものが、特開平２−１２６８７号公報
に記載されている。

【０００４】

【発明が解決しようとする課題】前述したカラム・アク
セス・モ−ドによるアクセス時間の短縮の原理は、同一
の行アドレスの空間（同一ペ−ジ）を連続するサイクル
でアクセスする場合には、二番目以降のアクセスで行ア
ドレスを省略できることにある。しかしプログラムは、
命令が実行されるコ−ド部と変数や定数などが置かれる
デ−タ部の二種類から構成され、プロセッサからは命令
フェッチとデ−タ・アクセスが交互に行われる場合が多
い。このため、連続して同一ペ−ジのアクセスが起こる
割合が低くなってしまい、カラム・アクセス・モ−ドを
用いた高速アクセスを十分に行かせなくなる。

【０００５】また、ＤＲＡＭにキャッシュ・メモリを埋
め込む方法では、キャッシュ・メモリのために余分なメ
モリ・セルを必要とするため、集積度を上げるのが困難
になるとともに、メモリの構成が複雑になる問題があ
る。

【０００６】本発明の目的は、ＤＲＡＭの内部構成の変
更を最小限にして、プロセッサの同一ペ−ジへのアクセ
スが連続しなくても、ペ−ジ・モ−ドによる高速アクセ
スを実現することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明では、行アドレスで指定した一行分のバッフ
ァを複数持つことにより、同一ペ−ジへのアクセスが不
連続の場合でもペ−ジ・モ−ドによる高速アクセスを可
能にした。

【０００８】これは、通常のメモリ・アクセスにおいて
は、メモリ・アレイのデ−タを指定されたバッファに転
送し、ペ−ジ・モ−ドでのリ−ドでは、指定されたバッ
ファからデ−タを出力し、ペ−ジ・モ−ドでのライトで
は、指定されたバッファにライト・デ−タを書き込むこ
とにより実現する。

【０００９】

【作用】本発明のＤＲＡＭは、行×列のメモリ・アレイ
に対応して、一行分の大きさのバッファを複数もつ。最
初に、リ−ドまたはライトのアクセスにより、ＲＡＳ信
号がアサ−トされると、外部信号により指定された行バ
ッファをメモリ・アレイに書き戻した後で、行アドレス
の示す一行分のデ−タをメモリ・アレイから行バッファ
に転送する。このアクセスがライトの場合には、カラム
・アドレスにより指定されたビットは、ライト・デ−タ
に書き換えられる。次に、ペ−ジ・モ−ドによるリ−ド
・アクセスがあると、指定された列バッファからデ−タ
を出力する。また、ペ−ジ・モ−ドによるライトでは、
列バッファのうちカラム・アドレスで指定されたビット
のみが更新される。

【００１０】

【実施例】図１は、本発明の一実施例を示すＤＲＡＭの
構成である。説明の簡略化のためにディレイド・ライト
はサポ−トしていない。図１において、従来のＤＲＡＭ
でも用いられる信号ＲＡＳ１００，ＣＡＳ１０１，ＤＡ
ＴＡ１０５に加えて、複数の行バッファを選択するため
の信号ＷＡＹ１０３を追加する。ＤＲＡＭの処理内容は
大きく四つに分けられる。第一の処理は行バッファから
メモリ・アレイへのデ−タの書き戻し、第二の処理はメ
モリ・アレイから行バッファへの転送、第三の処理は行
バッファからデ−タの出力、第四の処理は行バッファへ
のライトデ−タの書込みである。

【００１１】まず、ノン・ペ−ジ・モ−ドによるアクセ
スが起こると、行バッファ７０〜７２のデ−タのうち一
つが、マルチプレクサ８２において、ＷＡＹ１０３の値
により選択されて、メモリアレイに格納される。この格
納先は、行バッファ３０〜３２のうち一つが、セレクタ
４０でＷＡＹ１０３により選択された後に、行デコ−ダ
４１のデコ−ド結果として指定される。つまり、行バッ
ファ３０〜３２は行バッファ７０〜７２の書き戻し先を
覚えておくためにある。メモリ・アレイへの書込みタイ
ミングはＲＡＳ１００の立ち下がりで行われる。

【００１２】次に、メモリ・アレイ５０から行バッファ
７０〜７２への転送が行われる。まず、ＲＡＳ１００の
立ち下がりタイミングで、行アドレス１１０を行アドレ
ス・バッファ３０〜３２のうちＷＡＹ１０３で指定され
たウエイ番号のバッファに格納する。次に、格納した行
アドレスをデコ−ドしてメモリ・アレイからデ−タを読
出す。読出したデ−タは、セレクタ６０〜６２を通し
て、ＷＡＹ１０３で指定されたウエイ番号の行バッファ
７０〜７２の何れかに格納される。このとき、このアク
セスがライトの場合には、選択された行バッファのうち
列アドレスで指定された一ビットには、ＤＡＴＡ１０５
のライト・デ−タがセレクタ６０〜６２を通して書き込
まれる。

【００１３】このアクセスがリ−ドの場合には、前述の
処理に加えて、行バッファ７０〜７２のデ−タを外部バ
スに接続しているＤＡＴＡ１０５に出力する処理が行わ
れる。まず、マルチプレクサ８０において、ＷＡＹ１０
３で指定されたウエイ番号の行バッファを選択した後、
マルチプレクサ８１において列アドレス１１１に該当す
るビットのデ−タをバッファ１４を通してＤＡＴＡ１０
５に出力する。ペ−ジ・モ−ドによるリ−ドアクセスで
は、この処理のみが行われる。これはメモリ・アレイを
アクセスせずに行バッファからデ−タを取り出すため、
高速なアクセスが実現できる。

【００１４】ペ−ジ・モ−ドのライトアクセスでは、Ｄ
ＡＴＡ１０５のライト・デ−タを、入力バッファ１３、
セレクタ６０〜６２を通して、行バッファ７０〜７２の
うちの列アドレス１１１で指定された一ビットを書き換
える処理が行われる。セレクタ６０〜６２では、ＷＡＹ
１０３により複数の行バッファのうちどのバッファを更
新するかを選択し、列アドレス１１１によりどのビット
を書き換えるか選択する。選択されない行バッファや他
のビットは自分自身をフィ−ド・バックしたものが書き
込まれる。つまり、内容が保存される。この場合もメモ
リ・アレイ５０をアクセスせずに行バッファ７０〜７２
を書き換えるだけであるから、高速処理が実現できる。

【００１５】ペ−ジ・モ−ドでのアクセスでは、ＷＡＹ
１０３で指定するウエイ番号により、任意の行バッファ
を指定できる。例えばウエイ番号の”０”を命令フェッ
チに用いて、ウエイ番号の”１”をデ−タ・アクセスに
用いるとすると、命令フェッチとデ−タ・アクセスが交
互に発生しても、ある命令フェッチ・サイクルと数サイ
クル後に発生した命令フェッチ・サイクルが同一ペ−ジ
をアクセスする場合には、後者のアクセスはペ−ジ・モ
−ドによる高速のアクセスが可能となる。

【００１６】表１は、図１で示した行バッファ７０〜７
２の入力デ−タを選択するためのセレクタ６０〜６２で
のセレクト条件を示したものである。入力デ−タは、Ｄ
ＡＴＡ１０５のライト・デ−タ、メモリ・アレイ５０の
出力デ−タ、行バッファ自身のフィ−ド・バックの三種
類から選択される。ライト・デ−タはＷＡＹ１０３によ
り選択された行バッファ７０〜７２のうち列アドレス１
１０で指定されたビットのみが有効となる。

【００１７】

【表１】

【００１８】メモリ・アレイ５０のデ−タは、ノン・ペ
−ジ・モ−ドによるアクセスの場合に、ＷＡＹ１０３で
選択された行バッファ７０〜７２のうちの一つが有効と
なる。ライト・デ−タ、メモリ・アレイのデ−タのどち
らにも該当しないビットは、行バッファ自身のフィ−ド
・バックが有効となる。この場合には行バッファの内容
は変化しない。

【００１９】図２は、図１で示したＤＲＡＭをアクセス
方法を示すタイミング・チャ−トである。説明のために
ウエイ数を２としている。最初のアクセスは、ウエイ番
号”１”を用いたノン・ペ−ジ・モ−ドによるリ−ドで
ある。ＡＤＤＲＥＳＳ１０４が行アドレスを示すのと同
時にＷＡＹ１０３によりウエイ番号”１”を示す。この
ときＤＲＡＭ内部では、ＲＡＳ１００がアサ−トする
と、ウエイ番号”１”の行バッファの内容をメモリ・ア
レイに書き戻す。その後、リ−ドすべきメモリ・アレイ
の内容をウエイ番号”１”の行バッファに転送する。

【００２０】次のアクセスは、ウエイ番号”０”からの
ペ−ジ・モ−ドによるリ−ドであるが、このデ−タは既
に行バッファに存在するため、ウエイ番号”０”の行バ
ッファからデ−タを出力する。

【００２１】次は、ウエイ番号”１”へのペ−ジ・モ−
ドによるライト・アクセスであるが、これは、ＣＡＳ１
０１の立ち下がりで、ウエイ番号”１”の行バッファの
うち、列アドレスに該当するビットをライト・デ−タに
書き換える。

【００２２】最後のアクセスは、ウエイ番号”０”から
のペ−ジ・モ−ドによるリ−ドであるが、これは二番目
の転送と同様に、ウエイ番号”０”の行バッファからデ
−タを出力する。

【００２３】

【発明の効果】本発明によれば、複数の行バッファを設
けることにより、同一ペ−ジへのアクセスが不連続の場
合でも、ペ−ジ・モ−ドによる高速なアクセスを実現で
きる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すＤＲＡＭのブロック
図、

【図２】図１のＤＲＡＭに対するアクセス方法を示すタ
イミング・チャ−ト。

【符号の説明】

１０〜１４…入力／出力バッファ、 ３０〜３２…行ア
ドレス・バッファ、４０…セレクタ、 ４１…行アドレ
ス・デコ−ダ、 ５０…メモリ・アレイ、６０〜６２…
行バッファへのセレクタ、 ７０〜７２…行バッファ、
８０〜８２…マルチプレクサ、 １００…ＲＡＳ信号、
１０１…ＣＡＳ信号、１０２…ＷＥ信号、 １０３…
ＷＡＹ信号、 １０４…ＡＤＤＲＥＳＳ信号、１０５…
ＤＡＴＡ信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 正隆 神奈川県横浜市戸塚区吉田町292番地株式 会社日立マイクロソフトウエアシステムズ 内 (72)発明者 春田 日出雄 神奈川県横浜市戸塚区吉田町292番地株式 会社日立マイクロソフトウエアシステムズ 内 (72)発明者 井戸 明 神奈川県横浜市戸塚区吉田町292番地株式 会社日立マイクロソフトウエアシステムズ 内 (72)発明者 古川 泰宏 神奈川県横浜市戸塚区吉田町292番地株式 会社日立マイクロソフトウエアシステムズ 内

Claims (6)

【特許請求の範囲】
1. 【請求項１】時分割で行アドレスと列アドレスを指定す
   るダイナミックＲＡＭにおいて、前記行アドレスと前記
   列アドレスとで指定するメモリ・アレイと、前記行アド
   レスで指定した一行分のバッファを複数持ち、ペ−ジ・
   モ−ドにより前記行バッファを用いたアクセス手段と、
   外部信号により複数の行バッファから一つを選択する手
   段を設けたことを特徴とするダイナミックＲＡＭ。
2. 【請求項２】請求項１において、前記ペ−ジ・モ−ドで
   のリ−ド・アクセスでは、外部信号によって選択された
   前記行バッファからデ−タを出力するダイナミックＲＡ
   Ｍ。
3. 【請求項３】請求項１において、前記ペ−ジ・モ−ドで
   のライト・アクセスでは、外部信号によって選択された
   前記行バッファのうち列アドレスに該当するビットのみ
   を書き換えるダイナミックＲＡＭ。
4. 【請求項４】請求項１において、前記ペ−ジ・モ−ドで
   はない通常のリ−ド・アクセスでは、外部信号により選
   択された行バッファをメモリ・アレイに書き戻した後
   に、行アドレスで指定した前記メモリ・アレイのデ−タ
   を前記行バッファに転送し、前記行バッファからデ−タ
   を出力するダイナミックＲＡＭ。
5. 【請求項５】請求項１において、前記ペ−ジ・モ−ドで
   はない通常のライト・アクセスでは、外部信号により選
   択された行バッファをメモリ・アレイに書き戻した後
   に、行アドレスで指定した前記メモリ・アレイのデ−タ
   を前記行バッファに転送するとともに、列アドレスに該
   当するビットについては、ライト・デ−タを書き込むダ
   イナミックＲＡＭ。
6. 【請求項６】請求項１において、複数ある行バッファの
   選択手段として、外部信号を設け、前記外部信号のデコ
   −ド結果を用いて、ロ−・アドレス・ストロ−ブ（ＲＡ
   Ｓ）の立ち下がりタイミングでメモリ・アレイから読み
   出したデ−タの転送先の行バッファを選択し、カラム・
   アドレス・ストロ−ブ（ＣＡＳ）の立ち下がりタイミン
   グでペ−ジ・モ−ドによるアクセスの対象となる行バッ
   ファを選択するダイナミックＲＡＭ。