JPH0520141U - Ｄ−ｒａｍにおけるメモリバンク切り替え回路 - Google Patents

Abstract

(57)【要約】 【目的】 大容量のＤ−ＲＡＭを増設できるようにする
とともに、バンク切り替えを行うための回路を不要にす
る。 【構成】 リフレッシュアドレスをカウントするための
カウンタと、Ｄ−ＲＡＭの上位アドレスを選択する選択
回路とにより、上記Ｄ−ＲＡＭの上位アドレスをリフレ
ッシュアドレス、ラスアドレスＲＡＳ、およびキャスア
ドレスＣＡＳとにそれぞれのタイミングで切り替えるこ
とによりメモリバンクを切り替えるようにして、１バン
ク当たりのメモリ容量の増大を図るとともに、バンク切
り替えのためのキャス信号ＣＡＳを作成する回路を不要
にする。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はＤ−ＲＡＭにおけるメモリバンク切り替え回路に係わり、特に、ＣＰ Ｕの直接参照できるメモリ容量を越えて、アドレスを指定するＤ−ＲＡＭアクセ スにおいて、メモリバンクを切り替えるものに用いて好適なものである。

【０００２】

【従来の技術】

周知のとおり、コンピュータなどにおいてはＣＰＵの直接参照できるメモリ容 量を越えて、アドレスを指定するためにバンク切り替えを行うことがある。上記 バンク切り替えは、アドレス空間をいくつかに分割しておき、そのアドレスの中 にプログラムを仮想的に割り付けた後で、アドレス・レジスタの指しているアド レスが含まれているブロックをメインメモリにロードしてプログラムを実行する ものである。

【０００３】 図３は、８ビットのＣＰＵにおける従来のＤ−ＲＡＭメモリバンク切り替え回 路の一例を示す回路ブロック図である。 図３において、ＯＳＣ１は本回路動作のための発振器であり、その発振出力が 制御回路２に与えられる。 制御回路２は、Ｄ−ＲＡＭ制御信号作成回路であり、ここから出力される信号 がＣＰＵ３、カウンタ５、第１のセレクタ６、第２のセレクタ７、Ｄ−ＲＡＭ１ ６〜１９、ＯＲゲート１４，１５などに供給される。

【０００４】 ＣＰＵ３は、制御用８ビットマイクロプロッセサであり、制御回路２、ラッチ 回路４、第２のセレクタ７、インバータ１３、ＯＲゲート１４、Ｄ−ＲＡＭ１６ 〜１９に接続されている。 ラッチ回路４は、上記ＣＰＵ３の下位アドレスをラッチするために設けられた 回路であり、第１のセレクタ６に接続されている。

【０００５】 カウンタ５は、８ビットカウンタ回路であり、第１のセレクタ６に接続されて いる。上記第１のセレクタ６は入力信号を選択する回路であり、第２のセレクタ ７に接続されている。また、この第２のセレクタ７は、入力信号を選択する回路 であり、Ｄ−ＲＡＭ１６〜１９に接続されている。

【０００６】 次いで、１３はインバータであり、これはＯＲゲート１５に接続されている。 ＯＲゲート１５はＤ−ＲＡＭ１８，１９にそれぞれ接続されている。また、上記 ＯＲゲート１５の他にＯＲゲート１４が設けられていて、このＯＲゲート１４は Ｄ−ＲＡＭ１６，１７に接続されている。これら４つのＤ−ＲＡＭ１６〜１９は 、リフレッシュ動作を必要とするダイナミックＲＡＭであり、ＣＰＵ３に接続さ れている。これらのＤ−ＲＡＭ１６〜１９は、例えば６４Ｋ×４ビットの記憶容 量を有している。

【０００７】 次に、図３の回路の基本的な動作について説明する。 ＯＳＣ１から出力されたオシレータ出力は、制御回路２の入力端子ＣＬＫ１に 入力される。そして、クロック信号ＣＬＫ１としてそのまま出力され、ＣＰＵ３ の入力端子ＣＬＫ１に入力される。 ＣＰＵ３は、クロック信号ＣＬＫ１に同期して、図５のタイムチャートに示す タイミングで出力されるアドレスラッチイネーブル信号ＡＬＥ（以下単にＡＬＥ 信号とする），プログラム・センス・イネーブル信号ＰＳＥＮ（以下単にＰＳＥ Ｎ信号とする），リード信号ＲＤ，ライト信号ＷＲ，ＡＤ０〜ＡＤ７，Ａ８〜Ａ １５，ポートＰ０，Ｐ１の各信号を出力する。

【０００８】 制御回路２は、ＡＬＥ信号，ＰＳＥＮ信号により、クロック信号ＣＬＫ１に同 期して、図５のタイミングチャートに示すタイミングでラスクロック信号ＲＣＬ Ｋ，リード・ライト信号Ｒ／Ｗ，キャッシュアドレス信号ＣＡＤＲ，ラス信号Ｒ ＡＳ，キャス信号ＣＡＳを出力する。 ラッチ回路４は、ＣＰＵ３から出力されるＡＬＥ信号の立ち下がりで、ＣＰＵ ３から出力される下位アドレスＡＤ０〜ＡＤ７をラッチし、アドレスＡ０〜Ａ７ を第１のセレクタ６に出力する。

【０００９】 カウンタ５は、制御回路２から出力されるラスクロック信号ＲＣＬＫにより、 Ｄ−ＲＡＭのリフレッシュアドレスをカウントする８ビットカウンタであり、第 １のセレクタ６にリフレッシュアドレスＦＡ０〜ＦＡ７を出力する。 第１のセレクタ６は、カウンタ５から出力されるリフレッシュアドレスＦＡ０ 〜ＦＡ７を入力端子０Ａ〜７Ａに入力し、ラッチ回路４から出力されるアドレス Ａ０〜Ａ７を入力端子０Ｂ〜７Ｂに入力する。また、制御回路２から出力される リード・ライト信号Ｒ／Ｗが入力端子Ｓに入力されるようになされており、上記 リード・ライト信号Ｒ／Ｗが“０”のときは、リフレッシュアドレスＦＡ０〜Ｆ Ａ７をＲＡＳアドレスＲＡ０〜ＲＡ７として第２のセレクタ７に出力する。また 、上記リード・ライト信号Ｒ／Ｗが“１”のときは、ＲＡＳアドレスＲＡ０〜Ｒ Ａ７としてアドレスＡ０〜Ａ７を第２のセレクタ７に出力する。

【００１０】 第２のセレクタ７は、第１のセレクタ６から出力されるＲＡＳアドレスＲＡ０ 〜ＲＡ７を入力端子０Ａ〜７Ａに入力し、ＣＰＵ３から出力されるアドレスＡ８ 〜Ａ１４（ＣＡＳアドレスＣＡ０〜ＣＡ６）を入力端子０Ｂ〜６Ｂに入力する。 また、同じくＣＰＵ３から出力されるポートＰ０信号を入力端子７Ｂに入力し、 制御回路２から出力されるキャッシュアドレス信号ＣＡＤＲが入力端子Ｓに入力 する。そして、上記キャッシュアドレス信号ＣＡＤＲが“０”のときは、ＲＡＳ アドレスＲＡ０〜ＲＡ７をメモリアドレスＭＡ０〜ＭＡ７としてＤ−ＲＡＭ１６ 〜１９に出力する。 また、上記キャッシュアドレス信号ＣＡＤＲが“１”のとき、アドレスＡ８〜 Ａ１４（ＣＡＳアドレスＣＡ０〜ＣＡ６）とポートＰ０信号とをメモリアドレス ＭＡ０〜ＭＡ７としてＤ−ＲＡＭ１６〜１９に出力する。

【００１１】 インバータ１３は、ＣＰＵ３から出力されるポートＰ１信号の論理を反転して ＯＲゲート１５に出力する。 ＯＲゲート１４は、ＣＰＵ３から出力されるポートＰ１信号と制御回路２から 出力されるキャス信号ＣＡＳとの論理和をＤ−ＲＡＭ１６，１７に出力する。 一方、ＯＲゲート１５は、インバータ１３の出力信号と制御回路２から出力さ れるキャス信号ＣＡＳとの論理和をＤ−ＲＡＭ１８，１９に出力する。

【００１２】 Ｄ−ＲＡＭ１６，１７は、第２のセレクタ７から出力されるメモリアドレスＭ Ａ０〜ＭＡ７を入力端子Ａ０〜Ａ７に入力し、ＣＰＵ３から出力されるリード信 号ＲＤ，ライト信号ＷＲを入力端子ＯＥ，ＷＲにそれぞれ入力する。また、制御 回路２から出力されるラス信号ＲＡＳを入力端子ＲＡＳに入力し、ＯＲゲート１ ４から出力されるキャス信号ＣＡＳ０を入力端子ＣＡＳ０に入力する。そして、 ラス信号ＲＡＳの立ち下がりで入力端子Ａ０〜Ａ７に指定されるＲＡＳアドレス Ａ０〜Ａ７と、キャス信号ＣＡＳ０の立ち下がりで入力端子Ａ０〜Ａ７に指定さ れるＣＡＳアドレスＡ０〜Ａ７とにより、指定されたメモリエリアのデータを、 入力端子ＯＥが“０”のとき、データバスＡＤ０〜ＡＤ７を介してＣＰＵ３に出 力する。

【００１３】 また、入力端子ＷＲが“０”のとき、ＣＰＵ３から出力されたデータバスＡＤ ０〜ＡＤ７上のデータＤ０〜Ｄ７を、指定されたメモリエリアに書き込む。キャ ス信号ＣＡＳ０が“１”のままでラス信号ＲＡＳのみが立ち下がるサイクルは、 入力端子Ａ０〜Ａ７に指定されるリフレッシュアドレスＦＡ０〜ＦＡ７のエリア をリフレッシュ（ＲＡＳオンリ・リフレッシュ）する。 Ｄ−ＲＡＭ１８，１９は、ＯＲゲート１５から出力されるキャス信号ＣＡＳ１ が入力端子ＣＡＳ１に入力される以外は、全てＤ−ＲＡＭ１６，１７と同様であ る。

【００１４】 次に、図３の回路の動作について、図５のＤ−ＲＡＭアクセスタイムチャート を用いて説明する。 先ず、リフレッシュ時は、制御回路２から出力されるラスクロック信号ＲＣＬ Ｋの立ち上がりによってカウントアップされたカウント値が、カウンタ５からリ フレッシュアドレスＦＡ０〜ＦＡ７として出力される。このとき、制御回路２か ら出力されるリード・ライト信号Ｒ／Ｗは“０”であるから、第１のセレクタ６ はリフレッシュアドレスＦＡ０〜ＦＡ７をＲＡＳアドレスＲＡ０〜ＲＡ７として 出力する。 また、制御回路２から出力されるキャッシュアドレス信号ＣＡＤＲは“０”で あるから、第２のセレクタ７は、ＲＡＳアドレスＲＡ０〜ＲＡ７をメモリアドレ スＭＡ０〜ＭＡ７として出力する。 そして、Ｄ−ＲＡＭ１６〜１９は、制御回路２から出力されるラス信号ＲＡＳ の立ち下がりでメモリアドレスＭＡ０〜ＭＡ７で指定されるメモリエリアをリフ レッシュする。

【００１５】 次に、Ｄ−ＲＡＭリード時は、ＣＰＵ３から出力される下位アドレスＡＤ０〜 ＡＤ７（ｂ）が、ＣＰＵ３から出力されるＡＬＥ信号の立ち下がりでラッチ回路 ４によりラッチされ、アドレスＡ０〜Ａ７として出力される。そして、制御回路 ２から出力されるリード・ライト信号Ｒ／Ｗが“１”となるため、第１のセレク タ６の出力はリフレッシュアドレスＦＡ０〜ＦＡ７からアドレスＡ０〜Ａ７へと 切り替わる。このとき、第２のセレクタ７は制御回路２から出力されるキャッシ ュアドレス信号ＣＡＤＲが“０”なので、アドレスＡ０〜Ａ７をメモリアドレス ＭＡ０〜ＭＡ７として出力する。そして、制御回路２から出力されるラス信号Ｒ ＡＳの立ち下がりでＤ−ＲＡＭ１６〜１９にＲＡＳアドレスを確定させる。

【００１６】 次に、第２のセレクタ７は、制御回路２から出力されるキャッシュアドレス信 号ＣＡＤＲが“１”となるので、ＲＡＳアドレスＲＡ０〜ＲＡ７からＣＡＳアド レスＣＡ０〜ＣＡ６に切り替えて出力し、制御回路２から出力されるキャス信号 ＣＡＳ０，ＣＡＳ１の立ち下がりでＤ−ＲＡＭ１６〜１９にＣＡＳアドレスを確 定させる。そして、ＣＰＵ３から出力されるリード信号ＲＤが“０”のとき、Ｄ −ＲＡＭ１６〜１９は指定されたメモリエリアのデータＤ０〜Ｄ７をデータバス ＡＤ０〜ＡＤ７に出力する。 同様に、Ｄ−ＲＡＭライト時は、ＣＰＵ３から出力されるライト信号ＷＲが“ ０”のとき、Ｄ−ＲＡＭ１６〜１９は指定されたメモリエリアにデータバスＡＤ ０〜ＡＤ７のデータＤ０〜Ｄ７を書き込む。

【００１７】 次に、Ｄ−ＲＡＭのバンク切り替え方法について、図４および表２を用いて説 明する。 図４は、従来のメモリマップであり、３２Ｋ×８ビットのメモリエリアを、＃ ０〜＃３まで４バンクに分けている。それぞれのバンクに対するアドレスは、図 ４に示した通りであり、ＣＰＵ３から出力されるポートＰ１信号とバンク＃０〜 ＃３との対応は、表２の通りに設定される。

【表２】

【００１８】 表２から明らかなように、バンク＃０とバンク＃１のときにＯＲゲート１４か らキャス信号ＣＡＳ０が出力される。また、バンク＃２とバンク＃３のときは、 ＯＲゲート１５からキャス信号ＣＡＳ１が出力され、それぞれのバンクに対応し たＤ−ＲＡＭが選択される構成となっている。

【００１９】 更に、ＣＰＵ３から出力されるポートＰ０信号とバンク＃０〜＃３との対応は 、表２の通りであり、上記ポートＰ０信号によって図４の最上位ビットであるＣ ＡＳアドレスＡ７が制御されることにより、バンク＃０と＃１、バンク＃２と＃ ３を切り分けている。この場合、それぞれの信号のタイミングは、図５のタイム チャートの通りである。 従来は、このようにしてＤ−ＲＡＭのキャス信号ＣＡＳを制御することにより 、４つのバンク＃０〜＃３を切り替えるようにしている。

【００２０】

【考案が解決しようとする課題】

しかしながら、以上述べたバンク切り替え回路では、３２×８ビット×４バン クなので、１２８×８ビットのメモリ容量までしか対応することができない。ま た、６４×８ビットのＤ−ＲＡＭしか増設できないので、実装スペースが増大し てしまうことや、バンク切り替えのためにキャス信号ＣＡＳを選択してＤ−ＲＡ Ｍに与えなければならないので、Ｄ−ＲＡＭを増やすたびにキャス信号ＣＡＳ２ 〜ＣＡＳｎを作成するための回路も新たに増設しなくてはいけないので、部品点 数が多く必要になってしまうなどの種々の問題があった。 本考案は上述の問題点に鑑み、大容量のＤ−ＲＡＭを増設できるようにすると ともに、バンク切り替えを行うための回路を不要にすることを目的とする。

【００２１】

【課題を解決するための手段】

本考案のＤ−ＲＡＭにおけるメモリバンク切り替え回路は、８ビットのＣＰＵ によりＤ−ＲＡＭのメモリバンク切り替えを行うようにした回路において、回路 動作の基準となる種々の信号を生成して出力することにより上記Ｄ−ＲＡＭの制 御を行う制御回路と、上記Ｄ−ＲＡＭのリフレッシュアドレスをカウントするた めのカウンタと、上記リフレッシュアドレスやラスアドレスＲＡＳ、およびキャ スアドレスＣＡＳを選択するための選択回路と、上記キャスアドレスＣＡＳにお ける上位アドレス信号の“１”および“０”の状態と、上記ラスアドレスＲＡＳ における上位アドレス信号の“１”および“０”の状態とを選択することにより 、上記Ｄ−ＲＡＭのメモリバンクの切り替えを行う切り替え手段とを設けている 。

【００２２】

【作用】

リフレッシュアドレスをカウントするためのカウンタと、Ｄ−ＲＡＭの上位ア ドレスを選択する選択回路とにより、上記Ｄ−ＲＡＭの上位アドレスをリフレッ シュアドレス、ラスアドレスＲＡＳ、およびキャスアドレスＣＡＳをそれぞれの タイミングで切り替えることによりメモリバンクを切り替えるようにして、１バ ンク当たりのメモリ容量の増大をはかるとともに、バンク切り替えのためのキャ ス信号ＣＡＳを作成する回路を不要にする。

【００２３】

【実施例】

図１は、本考案の一実施例を示す回路ブロック図である。図１において、ＯＳ Ｃ１は、本回路動作のための発振回路であり、その出力は制御回路２に与えられ る。 制御回路２は、Ｄ−ＲＡＭ制御信号を作成するために設けられている回路であ り、ＣＰＵ３、カウンタ５、第１のセレクタ６、第２のセレクタ７、第３のセレ クタ９、第４のセレクタ１０、Ｄ−ＲＡＭ１１，１２に接続されている。

【００２４】 ＣＰＵ３は、制御用８ビットマイクロプロッセサであり、制御回路２、ラッチ 回路４、第２のセレクタ７、第３のセレクタ９、第４のセレクタ１０、Ｄ−ＲＡ Ｍ１１，１２に接続されている。 また、ラッチ回路４は、ＣＰＵ３の下位アドレスをラッチするための回路であ り、第１のセレクタ６に接続されている。

【００２５】 カウンタ５は、８ビットカウンタ回路であり、第１のセレクタ６、フリップ・ フロップＦ／Ｆ８に接続されている。この第１のセレクタ６は入力信号を選択す る回路であり、第２のセレクタ７に接続されている。 第２のセレクタ７は、入力信号を選択する回路であり、Ｄ−ＲＡＭ１１，１２ に接続されている。

【００２６】 Ｆ／Ｆ８はフリップ・フロップであり、第３のセレクタ９に接続されている。 また、この第３のセレクタ９は入力信号を選択する回路であり、第４のセレクタ １０に接続されている。 第４のセレクタ１０も同様に入力信号を選択する回路であり、Ｄ−ＲＡＭ１１ ，１２に接続されている。 Ｄ−ＲＡＭ１１，１２は、リフレッシュ動作を必要とするダイナミックＲＡＭ であり、２５６Ｋ×４ビットの記憶容量を有していて、ＣＰＵ３に接続されてい る。

【００２７】 次に、本実施例の回路の基本的な動作について説明する。 ＯＳＣ１から出力されたオシレータ出力は、制御回路２の入力端子ＣＬＫ１に 入力される。そして、クロック信号ＣＬＫ１としてそのまま出力され、ＣＰＵ３ の入力端子ＣＬＫ１に入力される。 ＣＰＵ３は、クロック信号ＣＬＫ１に同期して、図５のタイムチャートに示す タイミングでＡＬＥ信号，ＰＳＥＮ信号，リード信号ＲＤ，ライト信号ＷＲ，Ａ Ｄ０〜ＡＤ７，Ａ８〜Ａ１５，Ｐ０，Ｐ１の各信号を出力する。

【００２８】 制御回路２は、ＡＬＥ信号，ＰＳＥＮ信号により、クロック信号ＣＬＫ１に同 期して、図５のタイミングチャートに示すタイミングでラスクロック信号ＲＣＬ Ｋ，リード信号Ｒ／ライト信号Ｗ，キャッシュアドレス信号ＣＡＤＲ，ラス信号 ＲＡＳ，キャス信号ＣＡＳの各信号を出力する。 ラッチ回路４は、ＣＰＵ３から出力されるＡＬＥ信号の立ち下がりで、ＣＰＵ ３から出力される下位アドレスＡＤ０〜ＡＤ７をラッチし、アドレスＡ０〜Ａ７ を第１のセレクタ６に出力する。

【００２９】 カウンタ５は、制御回路２から出力されるラスクロック信号ＲＣＬＫにより、 Ｄ−ＲＡＭのリフレッシュアドレスＦＡ０〜ＦＡ７をカウントする８ビットカウ ンタであり、第１のセレクタ６にリフレッシュアドレスＦＡ０〜ＦＡ７を出力し 、フリップ・フロップＦ／Ｆ８に信号ＮＦＡ７を出力する。 第１のセレクタ６は、カウンタ５から出力されるリフレッシュアドレスＦＡ０ 〜ＦＡ７を入力端子０Ａ〜７Ａに入力し、ラッチ回路４から出力されるアドレス Ａ０〜Ａ７を入力端子０Ｂ〜７Ｂに入力し、制御回路２から出力されるリード・ ライト信号Ｒ／Ｗが入力端子Ｓに入力し、上記リード・ライト信号Ｒ／Ｗが“０ ”のとき、リフレッシュアドレスＦＡ０〜ＦＡ７をＲＡＳアドレスＲＡ０〜ＲＡ ７として出力し、リード・ライト信号Ｒ／Ｗが“１”のとき、アドレスＡ０〜Ａ ７をＲＡＳアドレスＲＡ０〜ＲＡ７として第２のセレクタ７に出力する。

【００３０】 第２のセレクタ７は、第１のセレクタ６から出力されるＲＡＳアドレスＲＡ０ 〜ＲＡ７を入力端子０Ａ〜７Ａに入力し、ＣＰＵ３から出力されるアドレスＡ８ 〜Ａ１５（ＣＡＳアドレスＣＡ０〜ＣＡ７）を入力端子０Ｂ〜７Ｂに入力し、同 じくＣＰＵ３から出力されるポートＰ０信号を入力端子７Ｂに入力する。また、 同じく制御回路２から出力されるキャッシュアドレス信号ＣＡＤＲを入力端子Ｓ に入力し、上記キャッシュアドレス信号ＣＡＤＲが“０”のとき、ＲＡＳアドレ スＲＡ０〜ＲＡ７をメモリアドレスＭＡ０〜ＭＡ７としてＤ−ＲＡＭ１１，１２ に出力する。

【００３１】 また、上記キャッシュアドレス信号ＣＡＤＲが“１”のとき、アドレスＡ８〜 Ａ１５（ＣＡＳアドレスＣＡ０〜ＣＡ７）とポートＰ０信号とを、メモリアドレ スＭＡ０〜ＭＡ７としてＤ−ＲＡＭ１１，１２に出力する。フリップ・フロップ Ｆ／Ｆ８は、カウンタ５から出力される信号ＮＦＡ７により、Ｄ−ＲＡＭのリフ レッシュアドレスＦＡ８をカウントするフリップ・フロップであり、第３のセレ クタ９にリフレッシュアドレスＦＡ８を出力する。

【００３２】 第３のセレクタ９には、フリップ・フロップＦ／Ｆ８から出力されるリフレッ シュアドレスＦＡ８と、ＣＰＵ３から出力されるポートＰ０信号とが入力されて いて、制御回路２から出力されるリード・ライト信号Ｒ／Ｗが“０”のときに、 リフレッシュアドレスＦＡ８をＲＡＳアドレスＲＡ８として、第４のセレクタ１ ０に出力する。また、上記制御回路２から出力されるリード・ライト信号Ｒ／Ｗ が“１”のときには、ポートＰ０信号をＲＡＳアドレスＲＡ８として第４のセレ クタ１０に出力する。

【００３３】 第４のセレクタ１０には、第３のセレクタ９から出力されるＲＡＳアドレスＲ Ａ８と、ＣＰＵ３から出力されるポートＰ１信号とが入力されていて、制御回路 ２から出力されるキャッシュアドレス信号ＣＡＤＲが“０”のときに、ＲＡＳア ドレスＲＡ８をメモリアドレスＭＡ８としてＤ−ＲＡＭ１１，１２に出力する。 また、上記制御回路２から出力されるキャッシュアドレス信号ＣＡＤＲが“１” のときには、ＣＰＵ３から出力されるポートＰ１信号をメモリアドレスＭＡ８と してＤ−ＲＡＭ１１，１２に出力する。

【００３４】 Ｄ−ＲＡＭ１１，１２は、第２のセレクタ７から出力されるメモリアドレスＭ Ａ０〜ＭＡ７が入力される入力端子Ａ０〜Ａ７と、第４のセレクタ１０から出力 されるメモリアドレスＭＡ８が入力される入力端子Ａ８と、ＣＰＵ３から出力さ れるリード信号ＲＤ，ライト信号ＷＲが入力される入力端子ＯＥ，ＷＲとが設け られている。 また、制御回路２から出力されるラス信号ＲＡＳ，キャス信号ＣＡＳが入力さ れる入力端子ＲＡＳ，ＣＡＳが設けられていて、上記ラス信号ＲＡＳの立ち下が りで入力端子Ａ０〜Ａ８に指定されるＲＡＳアドレスＲＡ０〜ＲＡ８と、キャス 信号ＣＡＳの立ち下がりで入力端子Ａ０〜Ａ８に指定されるＣＡＳアドレスＡ０ 〜Ａ７とにより指定されたメモリエリアのデータを、入力端子ＯＥが“０”のと き、データバスＡＤ０〜ＡＤ７を介してＣＰＵ３に出力する。

【００３５】 また、入力端子ＷＲが“０”のときに、ＣＰＵ３から出力されたデータバスＡ Ｄ０〜ＡＤ７上のデータＤ０〜Ｄ７を指定されたメモリエリアに書き込む。 一方、キャス信号ＣＡＳが“１”のままでラス信号ＲＡＳのみが“０”に立ち 下がるサイクルは、入力端子Ａ０〜Ａ７に指定されるリフレッシュアドレスＦＡ ０〜ＦＡ８のメモリエリアをリフレッシュ（ＲＡＳオンリ・リフレッシュ）する 。

【００３６】 次に、回路の全体動作について、図５のＤ−ＲＡＭアクセスタイムチャートを 用いて説明する。 先ず、リフレッシュ時は、制御回路２から出力されるラスクロック信号ＲＣＬ Ｋの立ち上がりによってカウントアップされたカウント値が、カウンタ５とフリ ップ・フロップＦ／Ｆ８から、リフレッシュアドレスＦＡ０〜ＦＡ８として出力 される。このとき、制御回路２から出力されるリード・ライト信号Ｒ／Ｗは“０ ”であるから、第１のセレクタ６と第３のセレクタ９は、リフレッシュアドレス ＦＡ０〜ＦＡ８をＲＡＳアドレスＲＡ０〜ＲＡ８として出力する。

【００３７】 また、制御回路２から出力されるキャッシュアドレス信号ＣＡＤＲは“０”で あるから、第２のセレクタ７と第４のセレクタ１０は、ＲＡＳアドレスＲＡ０〜 ＲＡ８をメモリアドレスＭＡ０〜ＭＡ８として出力する。 そして、Ｄ−ＲＡＭ１１，１２は、制御回路２から出力されるラス信号ＲＡＳ の立ち下がりでメモリアドレスＭＡ０〜ＭＡ８で指定されるメモリエリアをリフ レッシュする。

【００３８】 次に、Ｄ−ＲＡＭリード時は、ＣＰＵ３から出力される下位アドレスＡＤ０〜 ＡＤ７（ｂ）が、ＣＰＵ３から出力されるＡＬＥ信号の立ち下がりでラッチ回路 ４によりラッチされ、アドレスＡ０〜Ａ７として出力される。 そして、制御回路２から出力されるリード・ライト信号Ｒ／Ｗが“１”となる ため、第１のセレクタ６と第３のセレクタ９の出力は、リフレッシュアドレスＦ Ａ０〜ＦＡ８から、アドレスＡ０〜Ａ７，Ｐ０へと切り替わる。このとき、第２ のセレクタ７と第４のセレクタ１０は、制御回路２から出力されるキャッシュア ドレス信号ＣＡＤＲが“０”なので、アドレスＡ０〜Ａ７，Ｐ０をメモリアドレ スＭＡ０〜ＭＡ８として出力する。そして、制御回路２から出力されるラス信号 ＲＡＳの立ち下がりで、Ｄ−ＲＡＭ１１，１２にＲＡＳアドレスを確定させる。

【００３９】 次に、第２のセレクタ７と第４のセレクタ１０は、制御回路２から出力される キャッシュアドレス信号ＣＡＤＲが“１”となるので、ＲＡＳアドレスＲＡ０〜 ＲＡ８からＣＡＳアドレスＣＡ０〜ＣＡ８に切り替えて出力し、制御回路２から 出力されるキャス信号ＣＡＳの立ち下がりでＤ−ＲＡＭ１１，１２にＣＡＳアド レスを確定させる。そして、ＣＰＵ３から出力されるリード信号ＲＤが“０”の とき、Ｄ−ＲＡＭ１１，１２は指定されたメモリエリアのデータＤ０〜Ｄ７を、 データバスＡＤ０〜ＡＤ７を介してＣＰＵ３に出力する。 同様に、Ｄ−ＲＡＭライト時は、ＣＰＵ３から出力されるライト信号ＷＲが“ ０”のとき、Ｄ−ＲＡＭ１１，１２は指定されたメモリエリアにデータバスＡＤ ０〜ＡＤ７上のデータＤ０〜Ｄ７を書き込む。

【００４０】 次に、Ｄ−ＲＡＭのバンク切り替え方法について、図２および表１を用いて説 明する。 先ず、図２は、本実施例のメモリマップであり、６４Ｋ×８ビットのメモリエ リアを、バンク＃０〜＃３までの４バンクに分けて設定した例を示している。そ れぞれのバンクに対応するＤ−ＲＡＭのアドレスは、図２のメモリマップに示し た通りであり、ＣＰＵ３から出力されるポートＰ０信号，Ｐ１とバンク＃０〜＃ ３との対応は、表１の通りに設定される。

【表１】

【００４１】 ポートＰ０信号の状態がＲＡＳアドレスＲＡ８として第４のセレクタ１０より 出力され、ポートＰ１信号の状態がＣＡＳアドレスＣＡ８として第４のセレクタ １０より出力される。これにより、図２のメモリマップにおける最上位ビットで あるＲＡＳアドレスＲＡ８とＣＡＳアドレスＣＡ８とが制御され、バンク＃０〜 ＃３に分けられる。 それぞれの信号のタイミングは図５に示した通りである。このように、Ｄ−Ｒ ＡＭの上位ビットアドレスを制御することにより、バンク＃０〜＃３を切り替え ている。

【００４２】

【考案の効果】

本考案は上述したように、Ｄ−ＲＡＭの上位ビットアドレスを制御することに よりメモリバンクを切り替えるようにしたので、１バンク当たりのメモリ容量の 増大が可能となり、例えば、５１２Ｋ×８ビット、１Ｍ×８ビットなどの大容量 のＤ−ＲＡＭを簡単に増設することができるようになる。このため、Ｄ−ＲＡＭ を２チップのみで構成したり、バンク切り替えのためのキャス信号ＣＡＳを作成 する回路を設けなくても済むようにしたりすることができ、大容量のＤ−ＲＡＭ の使用を可能にするとともに、部品点数および実装スペースを最小限にすること ができる。

【図面の簡単な説明】

【図１】本考案の一実施例を示すＤ−ＲＡＭアクセス回
路ブロック図である。

【図２】本実施例のメモリマップである。

【図３】従来のＤ−ＲＡＭアクセス回路ブロック図であ
る。

【図４】従来のメモリマップ図である。

【図５】Ｄ−ＲＡＭのアクセスタイムチャートである。

【符号の説明】

２ 制御回路 ３ ＣＰＵ ４ ラッチ回路 ５ カウンタ ６ 第１のセレクタ ７ 第２のセレ
クタ ８ フリップ・フロップ ９ 第３のセレ
クタ １０ 第４のセレクタ １１，１２ Ｄ
−ＲＡＭ ＲＡ０〜ＲＡ７ ラスアドレス ＭＡ０〜ＭＡ７
メモリアドレス ＡＤ０〜ＡＤ７ データバス ＦＡ８ リフレ
ッシュアドレス

───────────────────────────────────────────────────── フロントページの続き (72)考案者 ▲吉▼村 幸太郎 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 ８ビットのＣＰＵによりＤ−ＲＡＭのメ
   モリバンク切り替えを行うようにした回路において、 回路動作の基準となる種々の信号を生成して出力するこ
   とにより上記Ｄ−ＲＡＭの制御を行う制御回路と、 上記Ｄ−ＲＡＭのリフレッシュアドレスをカウントする
   ためのカウンタと、 上記リフレッシュアドレスやラスアドレスＲＡＳ、およ
   びキャスアドレスＣＡＳを選択するための選択回路と、 上記キャスアドレスＣＡＳにおける上位アドレス信号の
   “１”および“０”の状態と、上記ラスアドレスＲＡＳ
   における上位アドレス信号の“１”および“０”の状態
   とを選択することにより、上記Ｄ−ＲＡＭのメモリバン
   クの切り替えを行う切り替え手段とを設けたことを特徴
   とするＤ−ＲＡＭにおけるメモリバンク切り替え回路。