JPH05167038A - Ｓｒａｍメモリセル - Google Patents
ＳｒａｍメモリセルInfo
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- JPH05167038A JPH05167038A JP3329068A JP32906891A JPH05167038A JP H05167038 A JPH05167038 A JP H05167038A JP 3329068 A JP3329068 A JP 3329068A JP 32906891 A JP32906891 A JP 32906891A JP H05167038 A JPH05167038 A JP H05167038A
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- Japan
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- memory cell
- film
- sram memory
- sio
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- Pending
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Abstract
(57)【要約】
【目的】ソフトエラー耐性を向上させたＳＲＡＭメモリ
セルを提供する。 【構成】Ｖｓｓラインを構成する導電体層１０と、記憶
ノードを構成する駆動トランジスタのドレイン拡散層２
と、ゲート電極６を有するＳＲＡＭメモリセルにおい
て、上記導電体層１０とそれぞれ上記ドレイン拡散層２
および上記ゲート電極６間にＯＮＯ膜８を設けてキャパ
シタを構成する。
セルを提供する。 【構成】Ｖｓｓラインを構成する導電体層１０と、記憶
ノードを構成する駆動トランジスタのドレイン拡散層２
と、ゲート電極６を有するＳＲＡＭメモリセルにおい
て、上記導電体層１０とそれぞれ上記ドレイン拡散層２
および上記ゲート電極６間にＯＮＯ膜８を設けてキャパ
シタを構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＲＡＭメモリセルに
係り、特にソフトエラー耐性を向上させたＳＲＡＭメモ
リセルに関するものである。
係り、特にソフトエラー耐性を向上させたＳＲＡＭメモ
リセルに関するものである。
【０００２】
【従来の技術】半導体メモリとして、ランダムアクセス
形のＭＯＳメモリ（Ｒandam ＡccessＭemory ：ＲＡ
Ｍ）が知られている。そのＲＡＭの１つとして図７に示
すように、フリップフロップ回路を基本にしたメモリ方
式でセル当りの素子数が多くて、集積度は劣る（例えば
ＤＲＡＭと比較し）が使い易く、高速性を有するスタテ
ィック（static）形ＲＡＭ（ＳＲＡＭ）がある。
形のＭＯＳメモリ（Ｒandam ＡccessＭemory ：ＲＡ
Ｍ）が知られている。そのＲＡＭの１つとして図７に示
すように、フリップフロップ回路を基本にしたメモリ方
式でセル当りの素子数が多くて、集積度は劣る（例えば
ＤＲＡＭと比較し）が使い易く、高速性を有するスタテ
ィック（static）形ＲＡＭ（ＳＲＡＭ）がある。
【０００３】これらメモリの高集積化は、微細加工技術
によるところが大である。
によるところが大である。
【０００４】
【発明が解決しようとする課題】１〜０.５μｍ以下、
すなわちハーフミクロンの微細加工技術を要する４メガ
ビット（Ｍ）ＳＲＡＭ等のクラスの高集積メモリでは、
記憶ノード（node）に付加的な容量を設けなければ一時
的に記憶が破壊されるソフトエラー（Ｓoft Ｅrror）を
生ずる。
すなわちハーフミクロンの微細加工技術を要する４メガ
ビット（Ｍ）ＳＲＡＭ等のクラスの高集積メモリでは、
記憶ノード（node）に付加的な容量を設けなければ一時
的に記憶が破壊されるソフトエラー（Ｓoft Ｅrror）を
生ずる。
【０００５】そこで、本発明はソフトエラー耐性を向上
させたＳＲＡＭメモリセルを提供することを目的とす
る。
させたＳＲＡＭメモリセルを提供することを目的とす
る。
【０００６】
【課題を解決するための手段】上記課題は、本発明によ
れば、Ｖｓｓラインを構成する導電体層と、記憶ノード
を構成する駆動トランジスタのドレイン拡散層と、ゲー
ト電極を有するＳＲＡＭメモリセルにおいて、前記導電
体層とそれぞれ前記ドレイン拡散層および前記ゲート電
極間に窒化膜を含む多層誘電体膜を設けてキャパシタを
構成したことを特徴とするＳＲＡＭメモリセルによって
解決される。
れば、Ｖｓｓラインを構成する導電体層と、記憶ノード
を構成する駆動トランジスタのドレイン拡散層と、ゲー
ト電極を有するＳＲＡＭメモリセルにおいて、前記導電
体層とそれぞれ前記ドレイン拡散層および前記ゲート電
極間に窒化膜を含む多層誘電体膜を設けてキャパシタを
構成したことを特徴とするＳＲＡＭメモリセルによって
解決される。
【０００７】
【作用】本発明によれば、Ｖｓｓライン（電源ライン）
を構成するｐｏｌｙ−Ｓｉ（第２ｐｏｌｙ）等からなる
導電体層と、それぞれ記憶ノードを構成する駆動トラン
ジスタのドレイン拡散層およびｐｏｌｙ−Ｓｉおよびシ
リサイド等のポリサイド（第１ｐｏｌｙ）からなるゲー
ト電極間にいわゆるＯＮＯ膜等の誘電体膜を設けてキャ
パシタを構成することにより、容量値を増大させている
ので記憶ノードの寄生容量を大きくすることができ、ひ
いてはソフトエラーに対する耐圧向上を図ることができ
る。
を構成するｐｏｌｙ−Ｓｉ（第２ｐｏｌｙ）等からなる
導電体層と、それぞれ記憶ノードを構成する駆動トラン
ジスタのドレイン拡散層およびｐｏｌｙ−Ｓｉおよびシ
リサイド等のポリサイド（第１ｐｏｌｙ）からなるゲー
ト電極間にいわゆるＯＮＯ膜等の誘電体膜を設けてキャ
パシタを構成することにより、容量値を増大させている
ので記憶ノードの寄生容量を大きくすることができ、ひ
いてはソフトエラーに対する耐圧向上を図ることができ
る。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【０００９】図１は、本発明の一実施例を示すＳＲＡＭ
メモリセル断面図である。
メモリセル断面図である。
【００１０】図１に示したＳＲＡＭは、シリコン（Ｓ
ｉ）基板１内のＬＯＣＯＳ酸化膜４で分離された領域に
Ｎ+ドレイン拡散層２とＮ+ソース拡散層３とが形成さ
れ、そのゲート酸化膜（ＳｉＯ2）５上にポリサイド
（ポリシリコンとシリサイド：１ｐｏｌｙ）からなるゲ
ート電極６、ゲート電極６の側壁にサイドウォール７が
形成されている。ＬＯＣＯＳ酸化膜４を含めた全面に誘
電体膜としてＯＮＯ膜（ＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2）
８が形成されており、更にその上にＶｓｓラインを構成
する導電体層としてのポリシリコン（ｐｏｌｙ−Ｓｉ：
２ｐｏｌｙ）膜１０が設けられている。なお、容量値の
増大を望まぬ箇所のＯＮＯ膜８上には絶縁膜としてＳｉ
Ｏ2膜あるいはＰＳＧ膜９が設けられている。
ｉ）基板１内のＬＯＣＯＳ酸化膜４で分離された領域に
Ｎ+ドレイン拡散層２とＮ+ソース拡散層３とが形成さ
れ、そのゲート酸化膜（ＳｉＯ2）５上にポリサイド
（ポリシリコンとシリサイド：１ｐｏｌｙ）からなるゲ
ート電極６、ゲート電極６の側壁にサイドウォール７が
形成されている。ＬＯＣＯＳ酸化膜４を含めた全面に誘
電体膜としてＯＮＯ膜（ＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2）
８が形成されており、更にその上にＶｓｓラインを構成
する導電体層としてのポリシリコン（ｐｏｌｙ−Ｓｉ：
２ｐｏｌｙ）膜１０が設けられている。なお、容量値の
増大を望まぬ箇所のＯＮＯ膜８上には絶縁膜としてＳｉ
Ｏ2膜あるいはＰＳＧ膜９が設けられている。
【００１１】このようにして、導電体層１０とＮ+ドレ
イン拡散層２および導電体層１０とゲート電極６のそれ
ぞれの間に誘電体膜８を設けてキャパシタを形成する。
イン拡散層２および導電体層１０とゲート電極６のそれ
ぞれの間に誘電体膜８を設けてキャパシタを形成する。
【００１２】なお、上記の如くＯＮＯ膜８上に容量値の
増大を望まぬ箇所の例として図１に示さなかったワード
トランジスタ（Ｗord Ｔｒ）部の概略断面図を図２に示
す。すなわち、図２によればワードトランジスタゲート
電極上のＯＮＯ膜８上に絶縁膜（ＳｉＯ2）９を設け、
その上にポリシリコン膜（ｐｏｌｙ−Ｓｉ）からなる導
電体層１０を設けたものである。なお、１５は層間絶縁
膜、１６はアルミニウム（Ａｌ）ビット線を示す。
増大を望まぬ箇所の例として図１に示さなかったワード
トランジスタ（Ｗord Ｔｒ）部の概略断面図を図２に示
す。すなわち、図２によればワードトランジスタゲート
電極上のＯＮＯ膜８上に絶縁膜（ＳｉＯ2）９を設け、
その上にポリシリコン膜（ｐｏｌｙ−Ｓｉ）からなる導
電体層１０を設けたものである。なお、１５は層間絶縁
膜、１６はアルミニウム（Ａｌ）ビット線を示す。
【００１３】また、図３はメモリセル（Ｍemory Ｃel
l）のつなぎ部の断面図であり、ポリシリコン膜１０と
ＯＮＯ膜８とＬＯＣＯＳ酸化膜４の一部を除去して開口
１７を形成した図を示している。この開口１７は、本実
施例により形成されるキャパシタの構成要素である誘電
体膜にＯＮＯ膜８が全面に形成されることによって生ず
る水素導入口消失の不具合を回避するための水素導入口
部である。水素はトランジスタの界面準位を低減させる
ために供給される。
l）のつなぎ部の断面図であり、ポリシリコン膜１０と
ＯＮＯ膜８とＬＯＣＯＳ酸化膜４の一部を除去して開口
１７を形成した図を示している。この開口１７は、本実
施例により形成されるキャパシタの構成要素である誘電
体膜にＯＮＯ膜８が全面に形成されることによって生ず
る水素導入口消失の不具合を回避するための水素導入口
部である。水素はトランジスタの界面準位を低減させる
ために供給される。
【００１４】図４は、本発明の一実施例を示すＳＲＡＭ
メモリセル回路構成図であり、図５はその配線パターン
の平面図である。
メモリセル回路構成図であり、図５はその配線パターン
の平面図である。
【００１５】図４に示すように、本発明のＳＲＡＭメモ
リセルの回路は、従来のＳＲＡＭメモリセルに更に２つ
のキャパシタ（Ｃａｐ）を追加した構成をとる。そのパ
ターンの平面図である図５でキャパシタ容量部を示す。
また、ＳｉＯ2ウェットエッチパターン、更にポリシリ
コン膜（２ｐｏｌｙ）のＶｓｓラインも形成されてお
り、またＳｉＯ2およびＶｓｓラインの下にはポリサイ
ド（１ｐｏｌｙ）からなる駆動トランジスタ、フィール
ドＳｉＯ2膜（ＬＯＣＯＳ酸化膜）、Ｎ+拡散層が形成さ
れている。図５において、一点鎖線で囲まれた領域が１
メモリセル領域である。
リセルの回路は、従来のＳＲＡＭメモリセルに更に２つ
のキャパシタ（Ｃａｐ）を追加した構成をとる。そのパ
ターンの平面図である図５でキャパシタ容量部を示す。
また、ＳｉＯ2ウェットエッチパターン、更にポリシリ
コン膜（２ｐｏｌｙ）のＶｓｓラインも形成されてお
り、またＳｉＯ2およびＶｓｓラインの下にはポリサイ
ド（１ｐｏｌｙ）からなる駆動トランジスタ、フィール
ドＳｉＯ2膜（ＬＯＣＯＳ酸化膜）、Ｎ+拡散層が形成さ
れている。図５において、一点鎖線で囲まれた領域が１
メモリセル領域である。
【００１６】図６は、本発明の一実施例の製造方法を説
明するための工程断面図である。まず、図６（ａ）に示
すように、シリコン（Ｓｉ）基板１上にＬＯＣＯＳ酸化
によってＬＯＣＯＳ酸化膜（フィールド酸化膜）４を形
成した後、ＳｉＯ2からなるゲート酸化膜５およびポリ
サイド（ポリシリコン＋シリサイド：１ｐｏｌｙ）から
なるゲート電極６を形成し、ゲート電極６をマスクとし
て低濃度不純物を注入してＬＤＤ（Ｌow Ｄoped Ｄrai
n）層１１を形成し、次にＣＶＤ法により全面にＳｉＯ2
を被着形成した後、エッチバックしてゲート電極６の側
壁にサイドウォール７を形成する。
明するための工程断面図である。まず、図６（ａ）に示
すように、シリコン（Ｓｉ）基板１上にＬＯＣＯＳ酸化
によってＬＯＣＯＳ酸化膜（フィールド酸化膜）４を形
成した後、ＳｉＯ2からなるゲート酸化膜５およびポリ
サイド（ポリシリコン＋シリサイド：１ｐｏｌｙ）から
なるゲート電極６を形成し、ゲート電極６をマスクとし
て低濃度不純物を注入してＬＤＤ（Ｌow Ｄoped Ｄrai
n）層１１を形成し、次にＣＶＤ法により全面にＳｉＯ2
を被着形成した後、エッチバックしてゲート電極６の側
壁にサイドウォール７を形成する。
【００１７】次に、図６（ｂ）に示すように、ＣＶＤ法
により約１０ｎｍの厚さにシリコン窒化膜（Ｓｉ3Ｎ4）
を被着形成する。この後、Ｓｉ3Ｎ4膜を酸化し、表面お
よびポリシリコン６あるいは、ソースドレイン拡散層と
の界面に薄い酸化膜を形成してＳｉ3Ｎ4膜とＳｉＯ2か
らなるＯＮＯ膜８を構成する。ＯＮＯ膜８を形成した
後、ソースドレイン領域にイオン注入（ＩＩ）を行い、
更にアニールを行い、Ｎ +ソースドレイン拡散領域２，
３を形成する。
により約１０ｎｍの厚さにシリコン窒化膜（Ｓｉ3Ｎ4）
を被着形成する。この後、Ｓｉ3Ｎ4膜を酸化し、表面お
よびポリシリコン６あるいは、ソースドレイン拡散層と
の界面に薄い酸化膜を形成してＳｉ3Ｎ4膜とＳｉＯ2か
らなるＯＮＯ膜８を構成する。ＯＮＯ膜８を形成した
後、ソースドレイン領域にイオン注入（ＩＩ）を行い、
更にアニールを行い、Ｎ +ソースドレイン拡散領域２，
３を形成する。
【００１８】次に、ＣＶＤ法により、ＳｉＯ2を２０〜
１００ｎｍの厚さに形成した後、レジストパターン１２
を形成し、レジストパターン１２をマスクとして図６
（ｃ）に示すようにＳｉＯ2をウェットエッチし、Ｓｉ
Ｏ2膜９を形成する。ＳｉＯ2膜９を形成した位置は、ワ
ードトランジスタ部や周辺回路のような容量の増大が好
ましくない箇所等である。このＳｉＯ2膜９は次のｐｏ
ｌｙ−Ｓｉ形成時のエッチングストッパとして用いられ
る。
１００ｎｍの厚さに形成した後、レジストパターン１２
を形成し、レジストパターン１２をマスクとして図６
（ｃ）に示すようにＳｉＯ2をウェットエッチし、Ｓｉ
Ｏ2膜９を形成する。ＳｉＯ2膜９を形成した位置は、ワ
ードトランジスタ部や周辺回路のような容量の増大が好
ましくない箇所等である。このＳｉＯ2膜９は次のｐｏ
ｌｙ−Ｓｉ形成時のエッチングストッパとして用いられ
る。
【００１９】次に、レジストパターン１２を除去し、全
面にポリシリコン（ｐｏｌｙ−Ｓｉ：２ｐｏｌｙ）をＣ
ＶＤ法により形成した後、パターニングし、Ｖｓｓライ
ン（電源ライン）を形成する（図１）。この際のパター
ニング時、図３に示すように、メモリセルのつなぎ部分
やその他において、ＬＯＣＯＳ酸化膜上でＯＮＯ膜を除
去して、水素の進入経路となる開口１７を形成する（な
お、図５にも開口を示した）。このようにして、１−２
ｐｏｌｙ（１ｐｏｌｙと２ｐｏｌｙ）間および２ｐｏｌ
ｙ−Ｎ+（２ｐｏｌｙとＮ+拡散層）間にもキャパシタ容
量素子を形成する。
面にポリシリコン（ｐｏｌｙ−Ｓｉ：２ｐｏｌｙ）をＣ
ＶＤ法により形成した後、パターニングし、Ｖｓｓライ
ン（電源ライン）を形成する（図１）。この際のパター
ニング時、図３に示すように、メモリセルのつなぎ部分
やその他において、ＬＯＣＯＳ酸化膜上でＯＮＯ膜を除
去して、水素の進入経路となる開口１７を形成する（な
お、図５にも開口を示した）。このようにして、１−２
ｐｏｌｙ（１ｐｏｌｙと２ｐｏｌｙ）間および２ｐｏｌ
ｙ−Ｎ+（２ｐｏｌｙとＮ+拡散層）間にもキャパシタ容
量素子を形成する。
【００２０】
【発明の効果】以上、説明したように、本発明によれ
ば、新たにキャパシタを付加した構成をとっているた
め、ＳＲＡＭのソフトエラー耐性を向上させることがで
きる。
ば、新たにキャパシタを付加した構成をとっているた
め、ＳＲＡＭのソフトエラー耐性を向上させることがで
きる。
【図１】本発明の一実施例を示すＳＲＡＭメモリセル回
路構成図である。
路構成図である。
【図２】本発明の一実施例のワードトランジスタ部を説
明するための断面図である。
明するための断面図である。
【図３】本発明に係るメモリセル間のつなぎ部を示す断
面図である。
面図である。
【図４】本発明に係るＳＲＡＭメモリセル回路構成図で
ある。
ある。
【図５】上記一実施例の配線パターンの平面図である。
【図６】本発明の一実施例の製造方法を説明するための
工程断面図である。
工程断面図である。
【図７】従来例の回路構成図である。
１ シリコン（Ｓｉ）基板 ２ Ｎ+拡散層（ドレイン） ３ Ｎ+拡散層（ソース） ４ ＬＯＣＯＳ酸化膜（ＳｉＯ2） ５ ゲート酸化膜（ＳｉＯ2） ６ ゲート電極（ポリサイド：１ｐｏｌｙ） ７ サイドウォール ８ ＯＮＯ膜（ＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2）（誘電体
膜） ９ 絶縁膜（ＳｉＯ2） １０ ポリシリコン膜（ｐｏｌｙ−Ｓｉ：２ｐｏｌｙ）
（導電体層） １１ ＬＤＤ層 １２ レジストパターン １５ 層間絶縁層（ＰＳＧ） １６ Ａｌビット線 １７ 開口
膜） ９ 絶縁膜（ＳｉＯ2） １０ ポリシリコン膜（ｐｏｌｙ−Ｓｉ：２ｐｏｌｙ）
（導電体層） １１ ＬＤＤ層 １２ レジストパターン １５ 層間絶縁層（ＰＳＧ） １６ Ａｌビット線 １７ 開口
Claims (3)
- 【請求項１】 Ｖｓｓラインを構成する導電体層と、記
憶ノードを構成する駆動トランジスタのドレイン拡散層
と、ゲート電極を有するＳＲＡＭメモリセルにおいて、 前記導電体層とそれぞれ前記ドレイン拡散層および前記
ゲート電極間に窒化膜を含む多層誘電体膜を設けてキャ
パシタを構成したことを特徴とするＳＲＡＭメモリセ
ル。 - 【請求項２】 前記導電体層下の容量値の増大を要しな
い部位に絶縁層を配設したことを特徴とする請求項１記
載のＳＲＡＭメモリセル。 - 【請求項３】 各メモリセルのつなぎ部の前記誘電体膜
を一部上方から除去した開口を配設したことを特徴とす
る請求項１記載のＳＲＡＭメモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3329068A JPH05167038A (ja) | 1991-12-12 | 1991-12-12 | Ｓｒａｍメモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3329068A JPH05167038A (ja) | 1991-12-12 | 1991-12-12 | Ｓｒａｍメモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167038A true JPH05167038A (ja) | 1993-07-02 |
Family
ID=18217259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3329068A Pending JPH05167038A (ja) | 1991-12-12 | 1991-12-12 | Ｓｒａｍメモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05167038A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474602B1 (ko) * | 2001-05-31 | 2005-03-08 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
-
1991
- 1991-12-12 JP JP3329068A patent/JPH05167038A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474602B1 (ko) * | 2001-05-31 | 2005-03-08 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
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