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JPH0513967A - 半導体記憶制御装置及びその高密度実装方法 - Google Patents

半導体記憶制御装置及びその高密度実装方法

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Publication number
JPH0513967A
JPH0513967A JP3162547A JP16254791A JPH0513967A JP H0513967 A JPH0513967 A JP H0513967A JP 3162547 A JP3162547 A JP 3162547A JP 16254791 A JP16254791 A JP 16254791A JP H0513967 A JPH0513967 A JP H0513967A
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JP
Japan
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flexible substrate
control device
memory control
semiconductor memory
bent
Prior art date
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Pending
Application number
JP3162547A
Other languages
English (en)
Inventor
Masatoshi Kimura
正俊 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP3162547A priority Critical patent/JPH0513967A/ja
Priority to US07/907,041 priority patent/US5313416A/en
Priority to EP92306179A priority patent/EP0521735B1/en
Priority to DE69206339T priority patent/DE69206339T2/de
Publication of JPH0513967A publication Critical patent/JPH0513967A/ja
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Abstract

(57)【要約】 【目的】 この発明は、小型のパッケージに大容量の半
導体記憶制御装置を高密度に実装することを目的とす
る。 【構成】 複数の半導体素子１０が搭載されたフレキシ
ブル基板７を多層に重なるように折り曲げて外装フレー
ム６内に埋設し、外装フレーム６に表パネル８及び裏パ
ネル９を取り付ける。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体記憶制御装置
及びその高密度実装方法に係り、特に大容量の記憶制御
装置及び小型のパッケージに大容量の記憶制御装置を高
密度に実装する方法に関する。
【０００２】
【従来の技術】図１０に従来の半導体記憶制御装置の構
成を示す。プリント基板１８の両面にそれぞれ複数の半
導体素子１９が搭載されている。プリント基板１８には
コネクタ１３の電極１４が電気的に接続されており、こ
のコネクタ１３を介して半導体記憶制御装置は外部装置
に接続される。なお、図１０において、１５は外装フレ
ーム、１６及び１７はそれぞれ表パネル及び裏パネルを
示している。次に、この半導体記憶制御装置の実装方法
を述べる。まず、プリント基板１８の両面上に半導体素
子１９を搭載すると共にプリント基板１８にコネクタ１
３の電極１４をハンダ付けして内部実装モジュールを形
成する。その後、この内部実装モジュールは外装フレー
ム１５に埋設され、さらに外装フレーム１５に表パネル
１６及び裏パネル１７が取り付けられ、これにより半導
体記憶制御装置の実装が完了する。
【０００３】
【発明が解決しようとする課題】従来の半導体記憶制御
装置では、図１０に示されるように、半導体素子１９は
一枚のプリント基板１８の両面上あるいは片面上に搭載
されるため、実装できる半導体素子１９の個数に制限が
生じた。例えば、プリント基板１８の片面に最大１２個
の半導体素子１９を搭載できるものとすると、プリント
基板１８の両面を用いても半導体素子の搭載個数は２４
個が限度となる。このため、半導体記憶制御装置の大容
量化及び小型化を共に達成することは困難であるという
問題点があった。この発明はこのような問題点を解消す
るためになされたもので、小型でありながらも大容量の
半導体記憶制御装置を提供することを目的とする。ま
た、この発明は小型のパッケージに大容量の半導体記憶
制御装置を高密度に実装する方法を提供することも目的
としている。
【０００４】
【課題を解決するための手段】この発明に係る半導体記
憶制御装置は、多層に重なるように折り曲げられたフレ
キシブル基板と、フレキシブル基板上に搭載された複数
の半導体素子と、フレキシブル基板及び複数の半導体素
子を封止するパッケージ本体とを備えたものである。ま
た、この発明に係る半導体記憶制御装置の高密度実装方
法は、フレキシブル基板上に複数の半導体素子を搭載
し、フレキシブル基板を多層に重なるように折り曲げて
内部実装モジュールを形成し、内部実装モジュールをパ
ッケージ本体内に封止する方法である。
【０００５】
【作用】この発明に係る半導体記憶制御装置において
は、多層に重なるように折り曲げられたフレキシブル基
板が、複数の半導体素子の多段実装を可能としている。
また、この発明に係る半導体記憶制御装置の高密度実装
方法においては、複数の半導体素子が搭載されたフレキ
シブル基板を多層に重なるように折り曲げることによ
り、半導体素子の多段実装が行われる。
【０００６】
【実施例】以下、この発明の実施例を添付図面に基づい
て説明する。図１はこの発明の第１実施例に係る半導体
記憶制御装置を示す断面図である。一枚の連続したフレ
キシブル基板７が三箇所の折り曲げ部７１〜７３でそれ
ぞれ重なるように折り曲げられており、これによりフレ
キシブル基板７の第１〜第４の層７ａ〜７ｄが形成され
ている。これらフレキシブル基板７の第１〜第４の層７
ａ〜７ｄには、それぞれその両面上に複数の半導体素子
１０が搭載されている。フレキシブル基板７の第２段目
の折り曲げ部７２には、コネクタ３の電極４がハンダ付
けされており、フレキシブル基板７、半導体素子１０及
びコネクタ３により内部実装モジュール２が形成されて
いる。さらに、内部実装モジュール２は外装フレーム６
内に埋設され、外装フレーム６に表パネル８及び裏パネ
ル９が取り付けられている。なお、外装フレーム６、表
パネル８及び裏パネル９によりパッケージ本体が形成さ
れている。
【０００７】図２に示されるように、フレキシブル基板
７は、外装フレーム６に固着された複数の厚さ成形部材
１１により固定されている。この厚さ成形部材１１の詳
細な断面図を図３に示す。厚さ成形部材１１は、互いに
間隔Ｌを隔てて形成された四つのスリット１１ａを有し
ており、フレキシブル基板７の各層７ａ〜７ｄの側縁部
がそれぞれ対応するスリット１１ａ内に挿入されてい
る。このような厚さ成形部材１１を用いることにより、
フレキシブル基板７の各層７ａ〜７ｄの間隔を所定の値
Ｌに保つことができ、各層７ａ〜７ｄのたわみの発生を
防止することができる。なお、間隔Ｌはフレキシブル基
板７に搭載される半導体素子１０の厚さ等によって決定
される。
【０００８】次に、この実施例の半導体記憶制御装置を
実装する方法について説明する。まず、図４に示すよう
な一枚の連続したフレキシブル基板７を用意する。この
フレキシブル基板７は、それぞれ第１〜第４の層７ａ〜
７ｄになり且つ互いにほぼ同一サイズの第１〜第４の回
路領域７Ａ〜７Ｄを有している。第１の回路領域７Ａと
第２の回路領域７Ｂとの間には第１の折り曲げ部７１
が、第２の回路領域７Ｂと第３の回路領域７Ｃとの間に
は第２の折り曲げ部７２が、第３の回路領域７Ｃと第４
の回路領域７Ｄとの間には第３の折り曲げ部７３がそれ
ぞれ形成されている。また、第２の折り曲げ部７２の近
傍には、コネクタ３の電極４にハンダ付けされる電極パ
ターン７４が形成されている。このフレキシブル基板７
の四つの回路領域７Ａ〜７Ｄの両面にそれぞれ複数の半
導体素子１０等の部品を搭載した後、これら回路領域７
Ａ〜７Ｄが多層に重なるように折り曲げ部７１〜７３で
フレキシブル基板７を折り曲げる。さらに、第２の折り
曲げ部７２の近傍に形成されている電極パターン７４を
コネクタ３の電極４にハンダ付けして内部実装モジュー
ル２を形成する。その後、この内部実装モジュール２を
外装フレーム６内に埋設し、さらに外装フレーム６に表
パネル８及び裏パネル９を取り付けることにより、半導
体記憶制御装置の実装を完了する。
【０００９】以上のようにして実装された半導体記憶制
御装置は、フレキシブル基板７の第１〜第４の層７ａ〜
７ｄの両面にそれぞれ半導体素子１０が搭載されるの
で、図１０に示した従来の半導体記憶制御装置に比べて
４倍の高密度実装が可能となる。なお、表パネル８及び
裏パネル９は導電部材及び絶縁部材のいずれによっても
構成することができる。また、厚さ成形部材１１に導電
用の配線を印刷等により形成すれば、この厚さ成形部材
１１を用いてフレキシブル基板７の各層７ａ〜７ｄ間の
電気的接続を得ることもできる。
【００１０】また、フレキシブル基板として、図５に示
されるようなフレキシブル基板２７を用いてもよい。こ
のフレキシブル基板２７では、それぞれ長方形状の第１
の回路領域２７Ａと第２の回路領域２７Ｂとが互いの長
辺側で接しており、その接続部が第１の折り曲げ部２７
１となる。同様に、それぞれ長方形状の第３の回路領域
２７Ｃと第４の回路領域２７Ｄとが互いの長辺側で接し
ており、その接続部が第３の折り曲げ部２７３となる。
また、第２の回路領域２７Ｂと第３の回路領域２７Ｃと
は互いの短辺側で接しており、その接続部が第２の折り
曲げ部２７２になると共にここに電極パターン２７４が
形成されている。このようなフレキシブル基板２７を用
いることにより、電極パターン２７４から各回路領域、
特に第１及び第４の回路領域２７Ａ及び２７Ｄ上の部品
への布線長が短くなり、電気的特性の改善を図ることが
可能となる。
【００１１】この発明の第２の実施例に係る半導体記憶
制御装置を図６に示す。この実施例では、多層に重なる
ように折り曲げられたフレキシブル基板３７の最も外側
の層３７ａ及び３７ｄの外側の面に半導体素子は搭載さ
れず、これらの面の全面がそれぞれグランドプレイン３
０ａ及び３０ｂとなっている。これらグランドプレイン
３０ａ及び３０ｂは、コネクタ３３の電極３４の中のシ
グナルグランドピンに電気的に接続されることによりシ
グナルグランドプレインとなる。また、電極３４の中に
フレームグランドピンが設けられている場合には、グラ
ンドプレイン３０ａ及び３０ｂをフレームグランドピン
に接続することによりこれらをフレームグランドプレイ
ンとすることができる。この実施例のように、グランド
プレイン３０ａ及び３０ｂを設ければ、表パネル３８あ
るいは裏パネル３９に静電気等の外来ノイズが印加され
た場合に、そのノイズをグランドプレイン３０ａ及び３
０ｂからシグナルグランドピンあるいはフレームグラン
ドピンを介して外部へ逃がすことができる。その結果、
外部ノイズに起因する半導体素子１０の劣化・破壊が防
止される。
【００１２】この発明の第３の実施例に係る半導体記憶
制御装置を図７に示す。この実施例では、互いに重なる
ように折り曲げられたフレキシブル基板４７の第１の層
４７ａと第２の層４７ｂとの間にフレキシブル基板４７
の一部からなるシールド層４０が挿入されている。シー
ルド層４０は、コネクタ４３の電極４４の中のシグナル
グランドピンあるいはフレームグランドピンに電気的に
接続される。この半導体記憶制御装置は、図８に示され
るような一枚の連続したフレキシブル基板４７を用いる
ことにより実装することができる。このフレキシブル基
板４７は、それぞれ第１及び第２の層４７ａ及び４７ｂ
となる第１及び第２の回路領域４７Ａ及び４７Ｂと、第
２の回路領域４７Ｂに接続され且つ全面がグランドプレ
インとされたシールド領域４７Ｃとを有している。そし
て、シールド領域４７Ｃが第１の回路領域４７Ａと第２
の回路領域４７Ｂとの間に挟まれるようにフレキシブル
基板４７を折り曲げることにより、図７に示されるよう
なシールド層４０が形成される。この実施例によれば、
高速度で作動する半導体素子１０を高密度に実装して
も、高速電流及び大電流に起因する半導体素子１０相互
間の電磁誘導あるいは静電誘導の発生を防止することが
可能となる。その結果、ノイズの発生、ひいては誤動作
の発生が防止され、信頼性の高い半導体記憶制御装置が
実現される。
【００１３】上記の各実施例では、コネクタが二列の電
極群を有し、最大４層に折り曲げられたフレキシブル基
板を示したが、フレキシブル基板の層の数はこれに限る
ものではない。例えば、図９に示されるように、フレキ
シブル基板５７を６層５７ａ〜５７ｆに折り曲げると共
にこのフレキシブル基板５７を四列の電極群を有するコ
ネクタ５３に接続することもできる。フレキシブル基板
５７の展開図を図１０に示す。フレキシブル基板５７
は、それぞれ第１〜第６の層５７ａ〜５７ｆになる第１
〜第６の回路領域５７Ａ〜５７Ｆを有している。第２の
回路領域７Ｂと第３の回路領域７Ｃとの間の折り曲げ部
の近傍に第１の電極パターン５７１が、第４の回路領域
７Ｄと第５の回路領域７Ｅとの間の折り曲げ部の近傍に
第２の電極パターン５７２がそれぞれ形成されている。
このようなフレキシブル基板５７の六つの回路領域５７
Ａ〜５７Ｆの両面にそれぞれ複数の半導体素子１０等の
部品を搭載した後、フレキシブル基板５７を折り曲げ、
さらに第１及び第２の電極パターン５７１及び５７２を
コネクタ５３の四列の電極群にハンダ付けして図９に示
される内部実装モジュールを形成する。
【００１４】
【発明の効果】以上説明したように、この発明に係る半
導体記憶制御装置は、多層に重なるように折り曲げられ
たフレキシブル基板と、フレキシブル基板上に搭載され
た複数の半導体素子と、フレキシブル基板及び複数の半
導体素子を封止するパッケージ本体とを備えているの
で、小型でありながらも大容量化を図ることができる。
また、この発明に係る半導体記憶制御装置の高密度実装
方法は、フレキシブル基板上に複数の半導体素子を搭載
し、フレキシブル基板を多層に重なるように折り曲げて
内部実装モジュールを形成し、内部実装モジュールをパ
ッケージ本体内に封止するので、小型のパッケージに大
容量の半導体記憶制御装置を高密度に実装することがで
きる。
【図面の簡単な説明】
【図１】この発明の第１実施例に係る半導体記憶制御装
置を示す断面図である。
【図２】第１実施例の半導体記憶制御装置を示す一部破
断平面図である。
【図３】図２のＡ−Ａ線矢視断面図である。
【図４】第１実施例の半導体記憶制御装置に用いられる
フレキシブル基板を示す平面図である。
【図５】第１実施例の変形例で用いられるフレキシブル
基板を示す平面図である。
【図６】第２実施例に係る半導体記憶制御装置を示す断
面図である。
【図７】第３実施例に係る半導体記憶制御装置を示す断
面図である。
【図８】第３実施例で用いられるフレキシブル基板を示
す平面図である。
【図９】第４実施例に係る半導体記憶制御装置の内部実
装モジュールを示す断面図である。
【図１０】第４実施例で用いられるフレキシブル基板を
示す平面図である。
【図１１】従来の半導体記憶制御装置を示す断面図であ
る。
【符号の説明】
２ 内部実装モジュール ６ 外装フレーム ７ フレキシブル基板 ８ 表パネル ９ 裏パネル １０ 半導体素子 ２７ フレキシブル基板 ３０ａ グランドプレイン ３０ｂ グランドプレイン ３７ フレキシブル基板 ４０ シールド層 ４７ フレキシブル基板 ５７ フレキシブル基板

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 多層に重なるように折り曲げられたフレ
    キシブル基板と、 前記フレキシブル基板上に搭載された複数の半導体素子
    と、 前記フレキシブル基板及び前記複数の半導体素子を封止
    するパッケージ本体とを備えたことを特徴とする半導体
    記憶制御装置。
  2. 【請求項２】 重なるように折り曲げられた前記フレキ
    シブル基板の各層は、互いにほぼ同一サイズを有する請
    求項１の半導体記憶制御装置。
  3. 【請求項３】 前記フレキシブル基板の最も外側の層
    が、グランドプレインを形成する請求項１の半導体記憶
    制御装置。
  4. 【請求項４】 多層の前記フレキシブル基板の一部の層
    が、前記半導体素子をシールドするためのシールド層を
    形成する請求項１の半導体記憶制御装置。
  5. 【請求項５】 フレキシブル基板上に複数の半導体素子
    を搭載し、 前記フレキシブル基板を多層に重なるように折り曲げて
    内部実装モジュールを形成し、 前記内部実装モジュールをパッケージ本体内に封止する
    ことを特徴とする半導体記憶制御装置の高密度実装方
    法。
  6. 【請求項６】 前記フレキシブル基板は、各層が互いに
    ほぼ同一サイズになるように折り曲げられる請求項５の
    実装方法。
  7. 【請求項７】 さらに、前記フレキシブル基板の最も外
    側の層にグランドプレインを形成する請求項５の実装方
    法。
  8. 【請求項８】 さらに、多層の前記フレキシブル基板の
    一部の層に半導体素子をシールドするためのシールド層
    を形成する請求項５の実装方法。
JP3162547A 1991-07-03 1991-07-03 半導体記憶制御装置及びその高密度実装方法 Pending JPH0513967A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP3162547A JPH0513967A (ja) 1991-07-03 1991-07-03 半導体記憶制御装置及びその高密度実装方法
US07/907,041 US5313416A (en) 1991-07-03 1992-07-01 Semiconductor memory control device and method of mounting same in high density
EP92306179A EP0521735B1 (en) 1991-07-03 1992-07-03 Semiconductor memory control device and method of mounting same in high density
DE69206339T DE69206339T2 (de) 1991-07-03 1992-07-03 Halbleiterspeichersteuerung und Methode zur Montage in hoher Dichte.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3162547A JPH0513967A (ja) 1991-07-03 1991-07-03 半導体記憶制御装置及びその高密度実装方法

Publications (1)

Publication Number Publication Date
JPH0513967A true JPH0513967A (ja) 1993-01-22

Family

ID=15756671

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3162547A Pending JPH0513967A (ja) 1991-07-03 1991-07-03 半導体記憶制御装置及びその高密度実装方法

Country Status (4)

Country Link
US (1) US5313416A (ja)
EP (1) EP0521735B1 (ja)
JP (1) JPH0513967A (ja)
DE (1) DE69206339T2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
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