JPH05135169A - ２次元空間フイルタ回路 - Google Patents
２次元空間フイルタ回路Info
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- JPH05135169A JPH05135169A JP29679491A JP29679491A JPH05135169A JP H05135169 A JPH05135169 A JP H05135169A JP 29679491 A JP29679491 A JP 29679491A JP 29679491 A JP29679491 A JP 29679491A JP H05135169 A JPH05135169 A JP H05135169A
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Abstract
(57)【要約】
【目的】本発明は、画像を構成する各画素データに対し
て、所定の空間フィルタを用いて画像上を２次元的に走
査して該画像にフィルタリング処理を施す演算を行う２
次元空間フィルタ回路に関し、フィルタ係数の対称性を
利用して回路規模を削減化する。 【構成】演算子を構成する複数の要素のうち互いに対称
の位置にある複数の要素に割り当てられた、互いに絶対
値が等しい数値が掛算される複数の画素データを、必要
に応じて該複数の画素データのうちの一方の画素データ
の符号を反転して互いに加算する加算器を備えた。ま
た、上記加算器とともに、演算子を構成する要素に対応
づけられた数値と画素データとを掛算する掛算器の前段
側に、互いに並列に入力された複数の画素データを、対
称軸が演算子の中心点を通る縦軸、横軸、互いに対向す
る角を結ぶ２本の斜軸のいずれであるかに応じて選択的
に出力するマルチプレクサを備えることが好ましい。
て、所定の空間フィルタを用いて画像上を２次元的に走
査して該画像にフィルタリング処理を施す演算を行う２
次元空間フィルタ回路に関し、フィルタ係数の対称性を
利用して回路規模を削減化する。 【構成】演算子を構成する複数の要素のうち互いに対称
の位置にある複数の要素に割り当てられた、互いに絶対
値が等しい数値が掛算される複数の画素データを、必要
に応じて該複数の画素データのうちの一方の画素データ
の符号を反転して互いに加算する加算器を備えた。ま
た、上記加算器とともに、演算子を構成する要素に対応
づけられた数値と画素データとを掛算する掛算器の前段
側に、互いに並列に入力された複数の画素データを、対
称軸が演算子の中心点を通る縦軸、横軸、互いに対向す
る角を結ぶ２本の斜軸のいずれであるかに応じて選択的
に出力するマルチプレクサを備えることが好ましい。
Description
【０００１】
【産業上の利用分野】本発明は、所定の空間フィルタを
用いて画像上を２次元的に走査して該画像にフィルタリ
ング処理を施す２次元空間フィルタ回路に関する。
用いて画像上を２次元的に走査して該画像にフィルタリ
ング処理を施す２次元空間フィルタ回路に関する。
【０００２】
【従来の技術】従来より各種の空間フィルタを用いて画
像に例えば平滑化処理、エッジ抽出処理等の各種のフィ
ルタリング処理を施す方法が知られている。図１は、上
記フィルタリング処理に用いられる空間フィルタを例示
した図、図２はその演算処理方法を説明するための図で
ある。ここでは図１（Ａ）に示す空間フィルタを例とし
てその演算方法について説明する。
像に例えば平滑化処理、エッジ抽出処理等の各種のフィ
ルタリング処理を施す方法が知られている。図１は、上
記フィルタリング処理に用いられる空間フィルタを例示
した図、図２はその演算処理方法を説明するための図で
ある。ここでは図１（Ａ）に示す空間フィルタを例とし
てその演算方法について説明する。
【０００３】図１（Ａ）に示すように縦横に例えば３要
素ずつからなる各要素に数値が割り当てられた空間フィ
ルタが、図２に示すように多数の画素Ｐからなる画像上
に、画素Ｐ0 を中心に重畳される。このようにして互い
に重畳された各要素および各画素毎に図１（Ａ）に示す
数値と各画素データ（ここでは簡単のため、図２に示し
た各画素を表わす記号Ｐ0 ，Ｐ1 ，…，Ｐ8 を、そのま
ま該各画素の画素データを表わす記号として用いる）と
が互いに掛け算され、この掛け算後のデータが互いに加
算される。即ち、ここでは、 Ｐ0 ’＝−１×Ｐ1 ＋０×Ｐ2 ＋１×Ｐ3 −２×Ｐ4 ＋０×Ｐ0 ＋２×Ｐ5 −１×Ｐ6 ＋０×Ｐ7 ＋１×Ｐ8 …（１） が演算され、この演算後の画素データＰ0 ’が画素Ｐ0
に対応する新たな画素データとされる。このような演算
を画素Ｐ0 を１つずつ順次変更しながら画像の全面に亘
って行うことによりその画像にフィルタリング処理が施
される。ここで、図１（Ａ）に示す空間フィルタは、い
わゆるソーベル演算子と呼ばれるものであり、図２の縦
方向に伸びるエッジ成分の抽出に有効な空間フィルタで
ある。また図１（Ｂ），（Ｃ）は画像を平滑化するため
の空間フィルタであり、図１（Ｂ）は９画素を単純に加
算（平均）するもの、図１（Ｃ）は中央に重みをおいて
加算（平均）するものである。
素ずつからなる各要素に数値が割り当てられた空間フィ
ルタが、図２に示すように多数の画素Ｐからなる画像上
に、画素Ｐ0 を中心に重畳される。このようにして互い
に重畳された各要素および各画素毎に図１（Ａ）に示す
数値と各画素データ（ここでは簡単のため、図２に示し
た各画素を表わす記号Ｐ0 ，Ｐ1 ，…，Ｐ8 を、そのま
ま該各画素の画素データを表わす記号として用いる）と
が互いに掛け算され、この掛け算後のデータが互いに加
算される。即ち、ここでは、 Ｐ0 ’＝−１×Ｐ1 ＋０×Ｐ2 ＋１×Ｐ3 −２×Ｐ4 ＋０×Ｐ0 ＋２×Ｐ5 −１×Ｐ6 ＋０×Ｐ7 ＋１×Ｐ8 …（１） が演算され、この演算後の画素データＰ0 ’が画素Ｐ0
に対応する新たな画素データとされる。このような演算
を画素Ｐ0 を１つずつ順次変更しながら画像の全面に亘
って行うことによりその画像にフィルタリング処理が施
される。ここで、図１（Ａ）に示す空間フィルタは、い
わゆるソーベル演算子と呼ばれるものであり、図２の縦
方向に伸びるエッジ成分の抽出に有効な空間フィルタで
ある。また図１（Ｂ），（Ｃ）は画像を平滑化するため
の空間フィルタであり、図１（Ｂ）は９画素を単純に加
算（平均）するもの、図１（Ｃ）は中央に重みをおいて
加算（平均）するものである。
【０００４】
【発明が解決しようとする課題】各種の空間フィルタを
用いて上記のようなフィルタリング処理を行うにあたっ
ては、（１）式に示すように例えば９つの掛け算が必要
となる。従来は、このようなフィルタリング処理を行う
２次元空間フィルタ回路を構成するにあたり、図１に示
すような空間フィルタ中の各数値を設定するとともに必
要な数だけの掛算器を備えていたため、空間フィルタ中
の各数値がどのような値であっても機能するという長所
はあるものの、回路規模が増大化してしまっていた。
用いて上記のようなフィルタリング処理を行うにあたっ
ては、（１）式に示すように例えば９つの掛け算が必要
となる。従来は、このようなフィルタリング処理を行う
２次元空間フィルタ回路を構成するにあたり、図１に示
すような空間フィルタ中の各数値を設定するとともに必
要な数だけの掛算器を備えていたため、空間フィルタ中
の各数値がどのような値であっても機能するという長所
はあるものの、回路規模が増大化してしまっていた。
【０００５】本発明は、上記事情に鑑み、回路規模が削
減化された２次元空間フィルタ回路を提供することを目
的とする。
減化された２次元空間フィルタ回路を提供することを目
的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の本発明の２次元空間フィルタ回路は、縦横にそれぞれ
複数要素からなり、所定の軸を対称軸とした互いに対称
の位置にある複数の要素に互いに絶対値が等しい数値が
割り当てられてなる演算子を、多数の画素からなる画像
上に該画像を構成する所定の画素を中心として重畳した
際に、互いに重畳される前記演算子を構成する要素およ
び前記画像を構成する画素にそれぞれ対応する前記数値
および画素データを互いに掛け算し、この掛け算後のデ
ータを互いに加算し、この加算後のデータを前記所定の
画素に対応づける演算を、前記所定の画素を順次変更し
ながら行う２次元フィルタ回路であって、前記互いに対
称の位置にある複数の要素に割り当てられた、互いに絶
対値が等しい数値が掛算される複数の画素データを、必
要に応じて該複数の画素データのうちの一方の画素デー
タの符号を反転して互いに加算する加算器を備えたこと
を特徴とするものである。
の本発明の２次元空間フィルタ回路は、縦横にそれぞれ
複数要素からなり、所定の軸を対称軸とした互いに対称
の位置にある複数の要素に互いに絶対値が等しい数値が
割り当てられてなる演算子を、多数の画素からなる画像
上に該画像を構成する所定の画素を中心として重畳した
際に、互いに重畳される前記演算子を構成する要素およ
び前記画像を構成する画素にそれぞれ対応する前記数値
および画素データを互いに掛け算し、この掛け算後のデ
ータを互いに加算し、この加算後のデータを前記所定の
画素に対応づける演算を、前記所定の画素を順次変更し
ながら行う２次元フィルタ回路であって、前記互いに対
称の位置にある複数の要素に割り当てられた、互いに絶
対値が等しい数値が掛算される複数の画素データを、必
要に応じて該複数の画素データのうちの一方の画素デー
タの符号を反転して互いに加算する加算器を備えたこと
を特徴とするものである。
【０００７】ここで、上記本発明の２次元空間フィルタ
回路において、前記演算子を構成する要素に対応づけら
れた数値と前記画素データとを掛算する掛算器の前段側
に、互いに並列に入力された複数の画素データを、前記
所定の軸が前記演算子の中心点を通る縦軸、横軸、互い
に対向する角を結ぶ２本の斜軸のいずれであるかに応じ
て選択的に出力するマルチプレクサを備えることが好ま
しい。
回路において、前記演算子を構成する要素に対応づけら
れた数値と前記画素データとを掛算する掛算器の前段側
に、互いに並列に入力された複数の画素データを、前記
所定の軸が前記演算子の中心点を通る縦軸、横軸、互い
に対向する角を結ぶ２本の斜軸のいずれであるかに応じ
て選択的に出力するマルチプレクサを備えることが好ま
しい。
【０００８】なお、上記「画素データ」には、各１つの
画素に対応する画素データのみでなく複数の画素データ
を互いに加算、減算した後のデータも含まれる。
画素に対応する画素データのみでなく複数の画素データ
を互いに加算、減算した後のデータも含まれる。
【０００９】
【作用】従来の２次元空間フィルタ回路は、空間フィル
タ中の各数値として任意の数値を選択できるように構成
されているが、実際に使用する際の空間フィルタは、例
えば図１（Ａ）に示す縦軸１、横軸２、図１（Ｂ）に示
す２本の斜軸３、４のいずれかを対称軸とした互いに対
称の位置にある複数の要素に割り当てられる数値もしく
はその絶対値が互いに等しい場合がほとんどであり、ま
た一度数値を定めると使用の途中でその数値を変更する
ことはまれである。
タ中の各数値として任意の数値を選択できるように構成
されているが、実際に使用する際の空間フィルタは、例
えば図１（Ａ）に示す縦軸１、横軸２、図１（Ｂ）に示
す２本の斜軸３、４のいずれかを対称軸とした互いに対
称の位置にある複数の要素に割り当てられる数値もしく
はその絶対値が互いに等しい場合がほとんどであり、ま
た一度数値を定めると使用の途中でその数値を変更する
ことはまれである。
【００１０】本発明はこの点に鑑み完成されたものであ
る。即ち本発明は空間フィルタに上記の意味における対
称軸が存在する場合に限定し、これにより回路規模の極
めて大きな掛算器の数を削減したものであり、これによ
り全体として回路規模が削減された２次元フィルタ回路
が実現される。ここで、本発明の２次元空間フィルタ回
路は、対称軸を限定した構成としてもよいが、対称軸が
上記縦軸、横軸、２本の斜軸のいずれであるのかに応じ
て出力を切換える上記マルチプレクサを備えることによ
り、従来と比べ回路規模が大幅に削減されるとともに従
来の汎用的な２次元空間フィルタ回路と比べ実質的にほ
ぼ同等の機能を有する２次元フィルタ回路が構成され
る。
る。即ち本発明は空間フィルタに上記の意味における対
称軸が存在する場合に限定し、これにより回路規模の極
めて大きな掛算器の数を削減したものであり、これによ
り全体として回路規模が削減された２次元フィルタ回路
が実現される。ここで、本発明の２次元空間フィルタ回
路は、対称軸を限定した構成としてもよいが、対称軸が
上記縦軸、横軸、２本の斜軸のいずれであるのかに応じ
て出力を切換える上記マルチプレクサを備えることによ
り、従来と比べ回路規模が大幅に削減されるとともに従
来の汎用的な２次元空間フィルタ回路と比べ実質的にほ
ぼ同等の機能を有する２次元フィルタ回路が構成され
る。
【００１１】
【実施例】以下、本発明の実施例について説明する。図
３は以下に示す実施例で用いられる２次元空間フィルタ
を模式的に描いた図であり、各升目がこの２次元空間フ
ィルタの各要素に対応し、各升目内のアルファベット
ａ、ｂ、ｃ、…、ｉが、その各要素に割り当てられた各
数値（以下、「フィルタ係数」という）を表わしてい
る。
３は以下に示す実施例で用いられる２次元空間フィルタ
を模式的に描いた図であり、各升目がこの２次元空間フ
ィルタの各要素に対応し、各升目内のアルファベット
ａ、ｂ、ｃ、…、ｉが、その各要素に割り当てられた各
数値（以下、「フィルタ係数」という）を表わしてい
る。
【００１２】この２次元空間フィルタは、最も一般的に
は図３（Ａ）に示すように各要素に対し互いに異なるフ
ィルタ係数ａ、ｂ、…、ｉが割り当てられ、画素データ
Ｐ0〜Ｐ8 （図２参照）との間で前述したように、 Ｐ0 ’＝ａ×Ｐ1 ＋ｂ×Ｐ2 ＋ｃ×Ｐ3 ＋ｄ×Ｐ4 ＋ｅ×Ｐ0 ＋ｆ×Ｐ5 ＋ｇ×Ｐ6 ＋ｈ×Ｐ7 ＋ｉ×Ｐ8 …（２） の演算が行われるが、この演算中に掛算が９回必要とな
り、並列処理を行う場合に９個の掛算器が必要となる
が、図３（Ｂ）〜（Ｅ）に示すように対称軸１、２、
３、４を有する場合はそれぞれ、 Ｐ0 ’＝ａ×（Ｐ1 ＋Ｐ3 ）＋ｂ×Ｐ2 ＋ｄ×（Ｐ4 ＋Ｐ5 ） ＋ｅ×Ｐ0 ＋ｇ×（Ｐ6 ＋Ｐ8 ）＋ｈ×Ｐ7 …（３） Ｐ0 ’＝ａ（Ｐ1 ＋Ｐ6 ）＋ｂ×（Ｐ2 ＋Ｐ7 ）＋ｃ×（Ｐ3 ＋Ｐ8 ） ＋ｄ×Ｐ4 ＋ｅ×Ｐ0 ＋ｆ×Ｐ5 …（４） Ｐ0 ’＝ａ×Ｐ1 ＋ｂ×（Ｐ2 ＋Ｐ4 ）＋ｃ×（Ｐ3 ＋Ｐ6 ） ＋ｅ×Ｐ0 ＋ｆ×（Ｐ5 ＋Ｐ7 ）＋ｉ×Ｐ8 …（５） Ｐ0 ’＝ａ×（Ｐ1 ＋Ｐ8 ）＋ｂ×（Ｐ2 ＋Ｐ5 ）＋ｃ×Ｐ3 ＋ｄ×（Ｐ4 ＋Ｐ7 ）＋ｅ×Ｐ0 ＋ｇ×Ｐ6 …（６） となり、（３）式〜（６）式のどの演算においても掛算
は６回で済み、並列処理を行う場合に６個の掛算器で済
むことになる。
は図３（Ａ）に示すように各要素に対し互いに異なるフ
ィルタ係数ａ、ｂ、…、ｉが割り当てられ、画素データ
Ｐ0〜Ｐ8 （図２参照）との間で前述したように、 Ｐ0 ’＝ａ×Ｐ1 ＋ｂ×Ｐ2 ＋ｃ×Ｐ3 ＋ｄ×Ｐ4 ＋ｅ×Ｐ0 ＋ｆ×Ｐ5 ＋ｇ×Ｐ6 ＋ｈ×Ｐ7 ＋ｉ×Ｐ8 …（２） の演算が行われるが、この演算中に掛算が９回必要とな
り、並列処理を行う場合に９個の掛算器が必要となる
が、図３（Ｂ）〜（Ｅ）に示すように対称軸１、２、
３、４を有する場合はそれぞれ、 Ｐ0 ’＝ａ×（Ｐ1 ＋Ｐ3 ）＋ｂ×Ｐ2 ＋ｄ×（Ｐ4 ＋Ｐ5 ） ＋ｅ×Ｐ0 ＋ｇ×（Ｐ6 ＋Ｐ8 ）＋ｈ×Ｐ7 …（３） Ｐ0 ’＝ａ（Ｐ1 ＋Ｐ6 ）＋ｂ×（Ｐ2 ＋Ｐ7 ）＋ｃ×（Ｐ3 ＋Ｐ8 ） ＋ｄ×Ｐ4 ＋ｅ×Ｐ0 ＋ｆ×Ｐ5 …（４） Ｐ0 ’＝ａ×Ｐ1 ＋ｂ×（Ｐ2 ＋Ｐ4 ）＋ｃ×（Ｐ3 ＋Ｐ6 ） ＋ｅ×Ｐ0 ＋ｆ×（Ｐ5 ＋Ｐ7 ）＋ｉ×Ｐ8 …（５） Ｐ0 ’＝ａ×（Ｐ1 ＋Ｐ8 ）＋ｂ×（Ｐ2 ＋Ｐ5 ）＋ｃ×Ｐ3 ＋ｄ×（Ｐ4 ＋Ｐ7 ）＋ｅ×Ｐ0 ＋ｇ×Ｐ6 …（６） となり、（３）式〜（６）式のどの演算においても掛算
は６回で済み、並列処理を行う場合に６個の掛算器で済
むことになる。
【００１３】図４は、本発明の一実施例に係る２次元空
間フィルタを表わした回路ブロック図であり、図３
（Ｄ）（上記（５）式）を実現する回路である。行方向
にｋ画素並ぶ画像Ｓが所定の第ｎ行について図２に示す
矢印Ａ方向にスキャニングされ、次に第ｎ＋１行に移っ
て第ｎ＋１行について矢印Ａ方向にスキャニングされ、
これにより図２に示す画像の右上端の画素に対応する画
素データから左下端の画素に対応する画素データがこの
順にシフトレジスタ１１，１２に順次入力される。した
がってラッチ回路１３，１４，１５に同時にラッチされ
る画素データは、例えば図２に示すそれぞれ画素データ
Ｐ1 ，Ｐ4 ，Ｐ6 となる。これと同時にラッチ回路１
６，１７，１８；１９，２０，２１にはそれぞれ図２に
示す画素データＰ2 ，Ｐ0 ，Ｐ7 ；Ｐ3 ，Ｐ5 ，Ｐ8 が
ラッチされる。この状態で次のクロックパルスが入力さ
れると、ラッチ回路１３，１７，２１にラッチされてい
た各画素データＰ1 ，Ｐ0 ，Ｐ8 はそれぞれラッチ回路
２２，２４，２７にラッチされ、ラッチ回路１４，１６
にラッチされていた画素データＰ4 ，Ｐ 2 は加算器２８
で互いに加算されてラッチ回路２３にラッチされ、ラッ
チ回路１５，１９にラッチされていた画素データＰ6 ，
Ｐ3 は加算器２９で互いに加算されてラッチ回路２５に
入力され、さらにラッチ回路１８，２０にラッチされて
いた画素データＰ7 ，Ｐ5 は加算器３０で互いに加算さ
れてラッチ回路２６にラッチされる。
間フィルタを表わした回路ブロック図であり、図３
（Ｄ）（上記（５）式）を実現する回路である。行方向
にｋ画素並ぶ画像Ｓが所定の第ｎ行について図２に示す
矢印Ａ方向にスキャニングされ、次に第ｎ＋１行に移っ
て第ｎ＋１行について矢印Ａ方向にスキャニングされ、
これにより図２に示す画像の右上端の画素に対応する画
素データから左下端の画素に対応する画素データがこの
順にシフトレジスタ１１，１２に順次入力される。した
がってラッチ回路１３，１４，１５に同時にラッチされ
る画素データは、例えば図２に示すそれぞれ画素データ
Ｐ1 ，Ｐ4 ，Ｐ6 となる。これと同時にラッチ回路１
６，１７，１８；１９，２０，２１にはそれぞれ図２に
示す画素データＰ2 ，Ｐ0 ，Ｐ7 ；Ｐ3 ，Ｐ5 ，Ｐ8 が
ラッチされる。この状態で次のクロックパルスが入力さ
れると、ラッチ回路１３，１７，２１にラッチされてい
た各画素データＰ1 ，Ｐ0 ，Ｐ8 はそれぞれラッチ回路
２２，２４，２７にラッチされ、ラッチ回路１４，１６
にラッチされていた画素データＰ4 ，Ｐ 2 は加算器２８
で互いに加算されてラッチ回路２３にラッチされ、ラッ
チ回路１５，１９にラッチされていた画素データＰ6 ，
Ｐ3 は加算器２９で互いに加算されてラッチ回路２５に
入力され、さらにラッチ回路１８，２０にラッチされて
いた画素データＰ7 ，Ｐ5 は加算器３０で互いに加算さ
れてラッチ回路２６にラッチされる。
【００１４】これらの各ラッチ回路２２〜２７にラッチ
された各画素データはそれぞれ各乗算器３２〜３７に入
力されてそれぞれフィルタ係数ａ，ｂ，ｅ，ｃ，ｆ，ｉ
が掛算され、次のクロックパルスのタイミングで各ラッ
チ回路４２〜４７にラッチされ、その後加算器４８で互
いに加算される。ここで各フィルタ係数ａ，ｂ，…はあ
らかじめ図示しない係数データレジスタに入力され記憶
されている。この加算器４８による加算演算により上記
（５）式の演算が完成することになる。
された各画素データはそれぞれ各乗算器３２〜３７に入
力されてそれぞれフィルタ係数ａ，ｂ，ｅ，ｃ，ｆ，ｉ
が掛算され、次のクロックパルスのタイミングで各ラッ
チ回路４２〜４７にラッチされ、その後加算器４８で互
いに加算される。ここで各フィルタ係数ａ，ｂ，…はあ
らかじめ図示しない係数データレジスタに入力され記憶
されている。この加算器４８による加算演算により上記
（５）式の演算が完成することになる。
【００１５】この実施例では互いに等しいフィルタ係数
があることを利用して、掛算器よりも前段側に加算器２
８，２９，３０を備え画素データを加算した後フィルタ
係数を掛算するようにしたため、加算器２８，２９，３
０を備えない従来の場合と比べ、回路規模の極端に大き
な掛算器の数が少なくてすみ、回路規模が大幅に削減さ
れる。なお、図３（Ｄ）に示す対称軸３に関して互いに
対称の位置にある要素に割りてられた数値どおしの絶対
値が等しく符号が互いに反対の場合は、加算器の前段で
画素データの符号を反転させればよい。
があることを利用して、掛算器よりも前段側に加算器２
８，２９，３０を備え画素データを加算した後フィルタ
係数を掛算するようにしたため、加算器２８，２９，３
０を備えない従来の場合と比べ、回路規模の極端に大き
な掛算器の数が少なくてすみ、回路規模が大幅に削減さ
れる。なお、図３（Ｄ）に示す対称軸３に関して互いに
対称の位置にある要素に割りてられた数値どおしの絶対
値が等しく符号が互いに反対の場合は、加算器の前段で
画素データの符号を反転させればよい。
【００１６】図５は、本発明の他の実施例に係る２次元
空間フィルタ回路を表わした回路ブロック図であり、図
３（Ｂ）〜（Ｄ）のいずれの場合にも対処することがで
きるように構成された回路である。この図において、図
４に示す回路ブロックと同一の回路ブロックには図４に
おいて付した番号と同一の番号を付し、重複説明は省略
する。
空間フィルタ回路を表わした回路ブロック図であり、図
３（Ｂ）〜（Ｄ）のいずれの場合にも対処することがで
きるように構成された回路である。この図において、図
４に示す回路ブロックと同一の回路ブロックには図４に
おいて付した番号と同一の番号を付し、重複説明は省略
する。
【００１７】図５において、ラッチ回路２２にラッチさ
れる画素データは、マルチプレクサ５１１，５１３によ
る信号切換え及び加算器５１２による加算演算により、
対称軸が図３（Ｂ）〜（Ｅ）に示す対称軸１，２，３，
４のいずれ（以下、単に「Ｂ〜Ｅの場合」と称する）で
あるかに応じて、各画素データＰ1＋Ｐ3 ，Ｐ1 ＋Ｐ
6 ，Ｐ1 ，Ｐ1 ＋Ｐ8 であり、加算器３２においてフィ
ルタ係数ａが掛算される。
れる画素データは、マルチプレクサ５１１，５１３によ
る信号切換え及び加算器５１２による加算演算により、
対称軸が図３（Ｂ）〜（Ｅ）に示す対称軸１，２，３，
４のいずれ（以下、単に「Ｂ〜Ｅの場合」と称する）で
あるかに応じて、各画素データＰ1＋Ｐ3 ，Ｐ1 ＋Ｐ
6 ，Ｐ1 ，Ｐ1 ＋Ｐ8 であり、加算器３２においてフィ
ルタ係数ａが掛算される。
【００１８】また、ラッチ回路２３にラッチされる画素
データはマルチプレクサ５２１，５２３による信号切換
及び加算器５２２による加算演算により、Ｂ〜Ｅの各場
合に応じてそれぞれ、Ｐ2 ，Ｐ2 ＋Ｐ7 ，Ｐ2 ＋Ｐ4 ，
Ｐ2 ＋Ｐ5 であり、掛算器３３においてフィルタ係数ｂ
が掛算される。また、ラッチ回路２４にはＢ〜Ｅのいず
れの場合であっても画素データＰ0 がラッチされ、掛算
器３４においてフィルタ係数ｅが掛算される。
データはマルチプレクサ５２１，５２３による信号切換
及び加算器５２２による加算演算により、Ｂ〜Ｅの各場
合に応じてそれぞれ、Ｐ2 ，Ｐ2 ＋Ｐ7 ，Ｐ2 ＋Ｐ4 ，
Ｐ2 ＋Ｐ5 であり、掛算器３３においてフィルタ係数ｂ
が掛算される。また、ラッチ回路２４にはＢ〜Ｅのいず
れの場合であっても画素データＰ0 がラッチされ、掛算
器３４においてフィルタ係数ｅが掛算される。
【００１９】さらにラッチ回路２５には、マルチプレク
サ５３１，５３３による信号切換え及び加算器５３２に
よる加算演算によりＢ〜Ｅの各場合に応じてそれぞれ画
素データＰ7 ，Ｐ3 ＋Ｐ8 ，Ｐ3＋Ｐ6 ，Ｐ3 がラッチ
され、その後掛算器３５によりＢの場合にフィルタ係数
ｈが掛算され、Ｃ〜Ｅの場合にフィルタ係数ｃが掛算さ
れる。
サ５３１，５３３による信号切換え及び加算器５３２に
よる加算演算によりＢ〜Ｅの各場合に応じてそれぞれ画
素データＰ7 ，Ｐ3 ＋Ｐ8 ，Ｐ3＋Ｐ6 ，Ｐ3 がラッチ
され、その後掛算器３５によりＢの場合にフィルタ係数
ｈが掛算され、Ｃ〜Ｅの場合にフィルタ係数ｃが掛算さ
れる。
【００２０】また、ラッチ回路２６にはマルチプレクサ
回路５４１，５４４による信号切換及び加算器５４２，
５４３による加算演算により、Ｂ〜Ｅの各場合にそれぞ
れ画素データＰ4 ＋Ｐ5 ，Ｐ4 ，Ｐ5 ＋Ｐ7 ，Ｐ4 ＋Ｐ
7 がラッチされ、その後掛算器３６により、Ｂ，Ｃ，Ｅ
の場合にフィルタ係数ｄが掛算され、Ｄの場合にフィル
タ係数ｆが掛算される。
回路５４１，５４４による信号切換及び加算器５４２，
５４３による加算演算により、Ｂ〜Ｅの各場合にそれぞ
れ画素データＰ4 ＋Ｐ5 ，Ｐ4 ，Ｐ5 ＋Ｐ7 ，Ｐ4 ＋Ｐ
7 がラッチされ、その後掛算器３６により、Ｂ，Ｃ，Ｅ
の場合にフィルタ係数ｄが掛算され、Ｄの場合にフィル
タ係数ｆが掛算される。
【００２１】さらに、ラッチ回路２７には、マルチプレ
クサ回路５５１による信号切換及び加算器５５２による
加算演算により、Ｂ〜Ｅの各場合に応じてそれぞれ画素
データＰ6 ＋Ｐ8 ，Ｐ5 ，Ｐ8 ，Ｐ6 がラッチされ、そ
の後掛算器３７により、Ｂ，Ｅの場合はフィルタ係数
ｇ、Ｃの場合はフィルタ係数ｆ、Ｄの場合はフィルタ係
数ｉが掛算される。
クサ回路５５１による信号切換及び加算器５５２による
加算演算により、Ｂ〜Ｅの各場合に応じてそれぞれ画素
データＰ6 ＋Ｐ8 ，Ｐ5 ，Ｐ8 ，Ｐ6 がラッチされ、そ
の後掛算器３７により、Ｂ，Ｅの場合はフィルタ係数
ｇ、Ｃの場合はフィルタ係数ｆ、Ｄの場合はフィルタ係
数ｉが掛算される。
【００２２】上記のようにしてＢ〜Ｅの各場合において
各ラッチ回路４２〜４７にラッチされた画素データが、
加算器４８で互いに加算され、これによりＢ〜Ｅの各場
合に応じて上記（３）〜（６）式の演算が実行されるこ
とになる。ここでフィルタ係数ａ〜ｉのうちの６個は図
示しない係数データレジスタにあらかじめセットされ、
通常一度フィルタ係数を定めた後は変更されることはな
いが、例えばフィルタ係数ａ〜ｉのうちの６個がセット
される係数データレジスタを複数備えて切換えるように
構成してもよい。
各ラッチ回路４２〜４７にラッチされた画素データが、
加算器４８で互いに加算され、これによりＢ〜Ｅの各場
合に応じて上記（３）〜（６）式の演算が実行されるこ
とになる。ここでフィルタ係数ａ〜ｉのうちの６個は図
示しない係数データレジスタにあらかじめセットされ、
通常一度フィルタ係数を定めた後は変更されることはな
いが、例えばフィルタ係数ａ〜ｉのうちの６個がセット
される係数データレジスタを複数備えて切換えるように
構成してもよい。
【００２３】なお、上記各実施例は単なる例示であって
本発明は種々に構成することができるものであることは
いうまでもない。また上記各実施例はいずれも縦横にそ
れぞれ３要素ずつ、合計９要素の空間フィルタを実現す
る回路であるが、本発明は、例えば縦横にそれぞれ５要
素ずつ、合計２５要素をもって構成される空間フィルタ
を実現する回路等にも適用できることもいうまでもな
い。
本発明は種々に構成することができるものであることは
いうまでもない。また上記各実施例はいずれも縦横にそ
れぞれ３要素ずつ、合計９要素の空間フィルタを実現す
る回路であるが、本発明は、例えば縦横にそれぞれ５要
素ずつ、合計２５要素をもって構成される空間フィルタ
を実現する回路等にも適用できることもいうまでもな
い。
【００２４】
【発明の効果】以上説明したように、本発明の２次元空
間フィルタ回路は、演算子を構成する複数の要素のう
ち、互いに対称の位置にある複数の要素に割り当てられ
た、互いに絶対値が等しい数値が掛算される複数の画素
データを、必要に応じて該複数の画素データのうちの一
方の画素データの符号を反転して互いに加算する加算器
を備えたため、従来フィルタの要素の数だけ必要とされ
ていた回路規模の大きな掛算器の数を削減することがで
き、回路規模の小さな２次元空間フィルタ回路が実現さ
れる。
間フィルタ回路は、演算子を構成する複数の要素のう
ち、互いに対称の位置にある複数の要素に割り当てられ
た、互いに絶対値が等しい数値が掛算される複数の画素
データを、必要に応じて該複数の画素データのうちの一
方の画素データの符号を反転して互いに加算する加算器
を備えたため、従来フィルタの要素の数だけ必要とされ
ていた回路規模の大きな掛算器の数を削減することがで
き、回路規模の小さな２次元空間フィルタ回路が実現さ
れる。
【００２５】また、上記加算器とともに、演算子を構成
する要素に対応づけられた数値と画素データとを掛算す
る掛算器の前段側に、互いに並列に入力された複数の画
素データを、対称軸が演算子の中心点を通る縦軸、横
軸、互いに対向する角を結ぶ２本の斜軸のいずれである
かに応じて選択的に出力するマルチプレクサを備えるこ
とにより、従来と比べ回路規模が大幅に削減されるとと
もに実質的に従来の汎用的な２次元空間フィルタ回路と
ほぼ同等の機能を有する２次元フィルタ回路が構成され
る。
する要素に対応づけられた数値と画素データとを掛算す
る掛算器の前段側に、互いに並列に入力された複数の画
素データを、対称軸が演算子の中心点を通る縦軸、横
軸、互いに対向する角を結ぶ２本の斜軸のいずれである
かに応じて選択的に出力するマルチプレクサを備えるこ
とにより、従来と比べ回路規模が大幅に削減されるとと
もに実質的に従来の汎用的な２次元空間フィルタ回路と
ほぼ同等の機能を有する２次元フィルタ回路が構成され
る。
【図１】画像のフィルタリング処理に用いられる空間フ
ィルタを例示した図である。
ィルタを例示した図である。
【図２】画像のフィルタリング処理の演算方法を説明す
るための図である。
るための図である。
【図３】実施例で用いられる２次元空間フィルタを模式
的に描いた図である。
的に描いた図である。
【図４】本発明の２次元空間フィルタ回路の一実施例を
表わした図である。
表わした図である。
【図５】本発明の２次元空間フィルタ回路の他の実施例
を表わした図である。
を表わした図である。
１１，１２ シフトレジスタ １３，１４，１５，１６，１７，１８，１９，２０，２
１，２２，２３，２４，２５，２６，２７，４２，４
３，４４，４５，４６，４７ラッチ回路 ２８，２９，３０，４８ 加算器 ３２，３３，３４，３５，３６，３７ 掛算器 ５１１，５１３，５２１，５２３，５３１，５３３，５
４１，５５１マルチプレクサ ５１２，５２２，５３２，５４２，５４３，５５２ 加
算器
１，２２，２３，２４，２５，２６，２７，４２，４
３，４４，４５，４６，４７ラッチ回路 ２８，２９，３０，４８ 加算器 ３２，３３，３４，３５，３６，３７ 掛算器 ５１１，５１３，５２１，５２３，５３１，５３３，５
４１，５５１マルチプレクサ ５１２，５２２，５３２，５４２，５４３，５５２ 加
算器
Claims (2)
- 【請求項１】 縦横にそれぞれ複数要素からなり、所定
の軸を対称軸とした互いに対称の位置にある複数の要素
に互いに絶対値が等しい数値が割り当てられてなる演算
子を、多数の画素からなる画像上に該画像を構成する所
定の画素を中心として重畳した際に、互いに重畳される
前記演算子を構成する要素および前記画像を構成する画
素にそれぞれ対応する前記数値および画素データを互い
に掛け算し、この掛け算後のデータを互いに加算し、こ
の加算後のデータを前記所定の画素に対応づける演算
を、前記所定の画素を順次変更しながら行う２次元空間
フィルタ回路であって、 前記互いに対称の位置にある複数の要素に割り当てられ
た、互いに絶対値が等しい数値が掛算される複数の画素
データを、必要に応じて該複数の画素データのうちの一
方の画素データの符号を反転して互いに加算する加算器
を備えたことを特徴とする２次元空間フィルタ回路。 - 【請求項２】 前記演算子を構成する要素に対応づけら
れた数値と前記画素データとを掛算する掛算器の前段側
に、互いに並列に入力された複数の画素データを、前記
所定の軸が前記演算子の中心点を通る縦軸、横軸、互い
に対向する角を結ぶ２本の斜軸のいずれであるかに応じ
て選択的に出力するマルチプレクサを備えたことを特徴
とする請求項１記載の２次元空間フィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29679491A JPH05135169A (ja) | 1991-11-13 | 1991-11-13 | ２次元空間フイルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29679491A JPH05135169A (ja) | 1991-11-13 | 1991-11-13 | ２次元空間フイルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05135169A true JPH05135169A (ja) | 1993-06-01 |
Family
ID=17838223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29679491A Withdrawn JPH05135169A (ja) | 1991-11-13 | 1991-11-13 | ２次元空間フイルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05135169A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010055268A (ja) * | 2008-08-27 | 2010-03-11 | Kyocera Mita Corp | ２次元空間フィルタ装置 |
| WO2010076856A1 (ja) * | 2009-01-05 | 2010-07-08 | 株式会社 東芝 | 動画像符号化方法及び動画像復号化方法 |
| JP2011030005A (ja) * | 2009-07-27 | 2011-02-10 | Kyocera Mita Corp | 画像処理装置および画像形成装置 |
| JP2015167423A (ja) * | 2015-07-02 | 2015-09-24 | 日本電信電話株式会社 | 画像符号化方法、画像復号方法、画像符号化装置、画像復号装置、画像符号化プログラム及び画像復号プログラム |
-
1991
- 1991-11-13 JP JP29679491A patent/JPH05135169A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010055268A (ja) * | 2008-08-27 | 2010-03-11 | Kyocera Mita Corp | ２次元空間フィルタ装置 |
| WO2010076856A1 (ja) * | 2009-01-05 | 2010-07-08 | 株式会社 東芝 | 動画像符号化方法及び動画像復号化方法 |
| JP2011030005A (ja) * | 2009-07-27 | 2011-02-10 | Kyocera Mita Corp | 画像処理装置および画像形成装置 |
| JP2015167423A (ja) * | 2015-07-02 | 2015-09-24 | 日本電信電話株式会社 | 画像符号化方法、画像復号方法、画像符号化装置、画像復号装置、画像符号化プログラム及び画像復号プログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |