JPH05121702A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- JPH05121702A JPH05121702A JP3279308A JP27930891A JPH05121702A JP H05121702 A JPH05121702 A JP H05121702A JP 3279308 A JP3279308 A JP 3279308A JP 27930891 A JP27930891 A JP 27930891A JP H05121702 A JPH05121702 A JP H05121702A
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Abstract
(57)【要約】
【目的】 浮遊ゲート電極を有する記憶素子に接続され
たソース領域またはドレイン領域に電圧を印加し，浮遊
ゲート電極中に蓄積された電荷をトンネル電流によって
抜き取ることにより消去を行うメモリトランジスタ，周
辺回路を構成する周辺トランジスタ，および入出力回路
を構成する入出力トランジスタから成る不揮発性半導体
記憶装置およびその製造方法に関し，工程の低温化を維
持したままＥＳＤ耐性を確保する。 【構成】 メモリトランジスタのソース領域２０および
ドレイン領域２１，入出力トランジスタの金属配線３
２，３３と接続するソースコンタクト領域２２およびド
レインコンタクト領域２３を深く形成した後に，入出力
トランジスタのソース領域２５およびドレイン領域２
６，周辺トランジスタのソース領域２７およびドレイン
領域２８を形成する。
たソース領域またはドレイン領域に電圧を印加し，浮遊
ゲート電極中に蓄積された電荷をトンネル電流によって
抜き取ることにより消去を行うメモリトランジスタ，周
辺回路を構成する周辺トランジスタ，および入出力回路
を構成する入出力トランジスタから成る不揮発性半導体
記憶装置およびその製造方法に関し，工程の低温化を維
持したままＥＳＤ耐性を確保する。 【構成】 メモリトランジスタのソース領域２０および
ドレイン領域２１，入出力トランジスタの金属配線３
２，３３と接続するソースコンタクト領域２２およびド
レインコンタクト領域２３を深く形成した後に，入出力
トランジスタのソース領域２５およびドレイン領域２
６，周辺トランジスタのソース領域２７およびドレイン
領域２８を形成する。
Description
【０００１】
【産業上の利用分野】本発明は，浮遊ゲート電極と制御
ゲート電極とを備えた，ＥＥＰＲＯＭ，フラッシュ型Ｅ
ＰＲＯＭ，フラッシュ型ＥＥＰＲＯＭなどの不揮発性半
導体記憶装置に関する。
ゲート電極とを備えた，ＥＥＰＲＯＭ，フラッシュ型Ｅ
ＰＲＯＭ，フラッシュ型ＥＥＰＲＯＭなどの不揮発性半
導体記憶装置に関する。
【０００２】
【従来の技術】近年，不揮発性半導体記憶装置の大容量
化，高集積化に伴い，微細加工が必須となってきてい
る。露光・エッチングの微細加工技術のみならず，トラ
ンジスタのソース領域およびドレイン領域の接合深さを
浅く保つために，工程内の熱処理の低温化も押し進めら
れている。
化，高集積化に伴い，微細加工が必須となってきてい
る。露光・エッチングの微細加工技術のみならず，トラ
ンジスタのソース領域およびドレイン領域の接合深さを
浅く保つために，工程内の熱処理の低温化も押し進めら
れている。
【０００３】
【発明が解決しようとする課題】熱処理の低温化は，不
純物拡散層の拡がりを抑えるので微細加工には有利であ
る。しかし，その反面，高耐圧を必要とする入出力トラ
ンジスタのＥＳＤ（ Electrostatic Discharge )耐性が
低下する，という問題があった。
純物拡散層の拡がりを抑えるので微細加工には有利であ
る。しかし，その反面，高耐圧を必要とする入出力トラ
ンジスタのＥＳＤ（ Electrostatic Discharge )耐性が
低下する，という問題があった。
【０００４】こために，ＥＳＤ耐性が熱処理低温化の律
則条件となる，という問題を生じていた。本発明は，上
記の問題点を解決して，工程の低温化を維持したままＥ
ＳＤ耐性を確保することのできる不揮発性半導体記憶装
置およびその製造方法を提供することを目的とする。
則条件となる，という問題を生じていた。本発明は，上
記の問題点を解決して，工程の低温化を維持したままＥ
ＳＤ耐性を確保することのできる不揮発性半導体記憶装
置およびその製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明に係る不揮発性半導体記憶装置は，浮遊ゲ
ート電極を有する記憶素子に接続されたソース領域また
はドレイン領域に電圧を印加し，該ソース領域またはド
レイン領域と浮遊ゲート電極とのオーバーラップ部か
ら，浮遊ゲート電極中に蓄積された電荷をトンネル電流
によって抜き取ることにより消去を行うメモリトランジ
スタ，周辺回路を構成する周辺トランジスタ，および入
出力回路を構成する入出力トランジスタから成る不揮発
性半導体記憶装置であって，メモリトランジスタのソー
ス領域および／またはドレイン領域の拡散深さが，周辺
トランジスタおよび入出力トランジスタのソース領域お
よびドレイン領域の拡散深さよりも深く形成されてお
り，入出力トランジスタには，ソース領域に隣接してメ
モリトランジスタのソース領域および／またはドレイン
領域の拡散深さとほぼ同じ拡散深さを有する，金属配線
と接続するソースコンタクト領域，およびドレイン領域
に隣接してメモリトランジスタのソース領域および／ま
たはドレイン領域の拡散深さとほぼ同じ拡散深さを有す
る，金属配線と接続するドレインコンタクト領域が形成
されているように構成する。
めに，本発明に係る不揮発性半導体記憶装置は，浮遊ゲ
ート電極を有する記憶素子に接続されたソース領域また
はドレイン領域に電圧を印加し，該ソース領域またはド
レイン領域と浮遊ゲート電極とのオーバーラップ部か
ら，浮遊ゲート電極中に蓄積された電荷をトンネル電流
によって抜き取ることにより消去を行うメモリトランジ
スタ，周辺回路を構成する周辺トランジスタ，および入
出力回路を構成する入出力トランジスタから成る不揮発
性半導体記憶装置であって，メモリトランジスタのソー
ス領域および／またはドレイン領域の拡散深さが，周辺
トランジスタおよび入出力トランジスタのソース領域お
よびドレイン領域の拡散深さよりも深く形成されてお
り，入出力トランジスタには，ソース領域に隣接してメ
モリトランジスタのソース領域および／またはドレイン
領域の拡散深さとほぼ同じ拡散深さを有する，金属配線
と接続するソースコンタクト領域，およびドレイン領域
に隣接してメモリトランジスタのソース領域および／ま
たはドレイン領域の拡散深さとほぼ同じ拡散深さを有す
る，金属配線と接続するドレインコンタクト領域が形成
されているように構成する。
【０００６】本発明に係る不揮発性半導体記憶装置の製
造方法は，メモリトランジスタのソース領域および／ま
たはドレイン領域，入出力トランジスタのソース領域に
隣接するソースコンタクト領域，およびドレイン領域に
隣接するドレインコンタクト領域を深く形成した後に，
周辺トランジスタおよび入出力トランジスタのソース領
域およびドレイン領域を浅く形成するように構成する。
造方法は，メモリトランジスタのソース領域および／ま
たはドレイン領域，入出力トランジスタのソース領域に
隣接するソースコンタクト領域，およびドレイン領域に
隣接するドレインコンタクト領域を深く形成した後に，
周辺トランジスタおよび入出力トランジスタのソース領
域およびドレイン領域を浅く形成するように構成する。
【０００７】
【作用】 一般に，半導体装置の製造において，微細
加工および熱処理の高温側の温度を律則するのは，トラ
ンジスタのソース領域およびドレイン領域の接合深さで
ある。このため，微細加工を必要とする場合には，トラ
ンジスタのソース・ドレイン領域形成工程後の熱処理を
抑える必要がある。
加工および熱処理の高温側の温度を律則するのは，トラ
ンジスタのソース領域およびドレイン領域の接合深さで
ある。このため，微細加工を必要とする場合には，トラ
ンジスタのソース・ドレイン領域形成工程後の熱処理を
抑える必要がある。
【０００８】 また，トランジスタのＥＳＤ耐性は，
ソース・ドレイン領域の接合深さが深い方が高い。特
に，金属配線層とのコンタクト窓下のソース・ドレイン
領域には，高電圧の印加によって金属配線層を構成する
金属のスパイクが発生し，ソース・ドレイン接合を破壊
するため，金属配線層とのコンタクト窓下のソース・ド
レイン領域の接合深さは，深い方が良い。
ソース・ドレイン領域の接合深さが深い方が高い。特
に，金属配線層とのコンタクト窓下のソース・ドレイン
領域には，高電圧の印加によって金属配線層を構成する
金属のスパイクが発生し，ソース・ドレイン接合を破壊
するため，金属配線層とのコンタクト窓下のソース・ド
レイン領域の接合深さは，深い方が良い。
【０００９】およびに述べたことから，入出力トラ
ンジスタのソース・ドレイン領域に接続される金属配線
層のコンタクト窓下に，ソース・ドレイン領域の接合深
さより深い拡散層を形成すれば，ＥＳＤ耐性を確保する
ことが可能になることがわかる。しかも，入出力トラン
ジスタのソース・ドレイン領域は，コンタクト窓下の拡
散層と独立に，浅く形成することができるので，不揮発
性半導体記憶装置の微細加工が可能となる。
ンジスタのソース・ドレイン領域に接続される金属配線
層のコンタクト窓下に，ソース・ドレイン領域の接合深
さより深い拡散層を形成すれば，ＥＳＤ耐性を確保する
ことが可能になることがわかる。しかも，入出力トラン
ジスタのソース・ドレイン領域は，コンタクト窓下の拡
散層と独立に，浅く形成することができるので，不揮発
性半導体記憶装置の微細加工が可能となる。
【００１０】しかしながら，上記の方法は，入出力トラ
ンジスタのソース・ドレイン領域に接続された金属配線
層とのコンタクト窓下の拡散層を形成するために，フォ
トリソグラフィ工程とイオン注入工程とが増加すること
となるので，製造コストの増大を招く。
ンジスタのソース・ドレイン領域に接続された金属配線
層とのコンタクト窓下の拡散層を形成するために，フォ
トリソグラフィ工程とイオン注入工程とが増加すること
となるので，製造コストの増大を招く。
【００１１】一方，浮遊ゲート電極を有する記憶素子に
接続されたソース領域またはドレイン領域に電圧を印加
し，ソース領域またはドレイン領域と浮遊ゲート電極と
のオーバーラップ部から，浮遊ゲート電極中に蓄積され
た電荷をトンネル電流によって抜き取ることにより消去
を行うメモリトランジスタにおいては，消去の際に高電
圧がソース領域またはドレイン領域に印加されるので，
接合の耐圧を確保するため，ソース領域またはドレイン
領域の接合深さを深く，かつ滑らかに形成している。
接続されたソース領域またはドレイン領域に電圧を印加
し，ソース領域またはドレイン領域と浮遊ゲート電極と
のオーバーラップ部から，浮遊ゲート電極中に蓄積され
た電荷をトンネル電流によって抜き取ることにより消去
を行うメモリトランジスタにおいては，消去の際に高電
圧がソース領域またはドレイン領域に印加されるので，
接合の耐圧を確保するため，ソース領域またはドレイン
領域の接合深さを深く，かつ滑らかに形成している。
【００１２】本発明は，メモリトランジスタのソース・
ドレイン領域形成工程の際に，入出力トランジスタのソ
ース・ドレイン領域に接続される金属配線層とのコンタ
クト窓下の拡散層を同時に形成することにより，上記問
題点を解決したものである。
ドレイン領域形成工程の際に，入出力トランジスタのソ
ース・ドレイン領域に接続される金属配線層とのコンタ
クト窓下の拡散層を同時に形成することにより，上記問
題点を解決したものである。
【００１３】その結果，マスク工程の増加を招くことな
く，従来工程のままで，入出力トランジスタのソース・
ドレイン領域に接続される金属配線層とのコンタクト窓
下の拡散層の接合深さを深く形成することができ，ＥＳ
Ｄ耐性を確保することが可能となった。
く，従来工程のままで，入出力トランジスタのソース・
ドレイン領域に接続される金属配線層とのコンタクト窓
下の拡散層の接合深さを深く形成することができ，ＥＳ
Ｄ耐性を確保することが可能となった。
【００１４】
【実施例】（実施例１）図１は，実施例１を示す図であ
る。
る。
【００１５】同図において，１１はｐ−Ｓｉ基板，１４
はメモリトランジスタの浮遊ゲート電極，１８はメモリ
トランジスタの制御ゲート電極，２０はメモリトランジ
スタのソース領域，２１はメモリトランジスタのドレイ
ン領域，２２は入出力トランジスタのソースコンタクト
領域，２３は入出力トランジスタのドレインコンタクト
領域，２５は入出力トランジスタのソース領域，２６は
入出力トランジスタのドレイン領域，２７は周辺トラン
ジスタのソース領域，２８は周辺トランジスタのドレイ
ン領域，２９は絶縁膜，３０はメモリトランジスタのソ
ース電極，３１はメモリトランジスタのドレイン電極，
３２は入出力トランジスタのソース電極，３３は入出力
トランジスタのドレイン電極，３４は周辺トランジスタ
のソース電極，３５は周辺トランジスタのドレイン電極
である。
はメモリトランジスタの浮遊ゲート電極，１８はメモリ
トランジスタの制御ゲート電極，２０はメモリトランジ
スタのソース領域，２１はメモリトランジスタのドレイ
ン領域，２２は入出力トランジスタのソースコンタクト
領域，２３は入出力トランジスタのドレインコンタクト
領域，２５は入出力トランジスタのソース領域，２６は
入出力トランジスタのドレイン領域，２７は周辺トラン
ジスタのソース領域，２８は周辺トランジスタのドレイ
ン領域，２９は絶縁膜，３０はメモリトランジスタのソ
ース電極，３１はメモリトランジスタのドレイン電極，
３２は入出力トランジスタのソース電極，３３は入出力
トランジスタのドレイン電極，３４は周辺トランジスタ
のソース電極，３５は周辺トランジスタのドレイン電極
である。
【００１６】図に示すように，入出力トランジスタのソ
ースコンタクト領域２２およびドレインコンタクト領域
２３と，メモリトランジスタのソース領域２０およびド
レイン領域２１とは，接合深さが同じ深さに深く形成さ
れている。これにより，入出力トランジスタのソース電
極３２とソースコンタクト領域２２との接続，およびド
レイン電極３３とドレインコンタクト領域２３との接続
が良好になされ，ＥＳＤ耐性を確保することができる。
ースコンタクト領域２２およびドレインコンタクト領域
２３と，メモリトランジスタのソース領域２０およびド
レイン領域２１とは，接合深さが同じ深さに深く形成さ
れている。これにより，入出力トランジスタのソース電
極３２とソースコンタクト領域２２との接続，およびド
レイン電極３３とドレインコンタクト領域２３との接続
が良好になされ，ＥＳＤ耐性を確保することができる。
【００１７】次に，図１に至る製造工程を説明する。 ［工程１，図２］ｐ−Ｓｉ基板１１上にＬＯＣＯＳ法に
よりフィールド酸化膜１２を形成する。
よりフィールド酸化膜１２を形成する。
【００１８】トランジスタ形成領域に１００〜２００Å
の厚さのゲート酸化膜１３を形成する。 ［工程２，図３］全面に１０００〜３０００Åの厚さに
ポリＳｉを堆積した後パターニングして，メモリトラン
ジスタの浮遊ゲート電極１４，入出力トランジスタのゲ
ート電極１５，および周辺トランジスタのゲート電極１
６を形成する。
の厚さのゲート酸化膜１３を形成する。 ［工程２，図３］全面に１０００〜３０００Åの厚さに
ポリＳｉを堆積した後パターニングして，メモリトラン
ジスタの浮遊ゲート電極１４，入出力トランジスタのゲ
ート電極１５，および周辺トランジスタのゲート電極１
６を形成する。
【００１９】メモリトランジスタの浮遊ゲート電極１４
上に１００〜３００Åの厚さのＳｉＯ2 から成る層間絶
縁膜１７を介して，３０００〜５０００Åの厚さのポリ
Ｓｉから成る制御ゲート電極１８を形成する。
上に１００〜３００Åの厚さのＳｉＯ2 から成る層間絶
縁膜１７を介して，３０００〜５０００Åの厚さのポリ
Ｓｉから成る制御ゲート電極１８を形成する。
【００２０】［工程３，図４］全面に第１レジスト１９
を塗布した後，入出力トランジスタのソース・ドレイン
形成領域，および周辺トランジスタ形成領域を覆うよう
にパターニングする。
を塗布した後，入出力トランジスタのソース・ドレイン
形成領域，および周辺トランジスタ形成領域を覆うよう
にパターニングする。
【００２１】第１レジスト１９をマスクとし，加速エネ
ルギー６０〜１００ｋｅＶ，ドーズ量１０13〜１０16ｃ
ｍ-2の条件で，Ｐ+ もしくはＡｓ+ をイオン注入して，
メモリトランジスタのソース領域２０およびドレイン領
域２１，入出力トランジスタのソースコンタクト領域２
２およびドレインコンタクト領域２３を形成する。
ルギー６０〜１００ｋｅＶ，ドーズ量１０13〜１０16ｃ
ｍ-2の条件で，Ｐ+ もしくはＡｓ+ をイオン注入して，
メモリトランジスタのソース領域２０およびドレイン領
域２１，入出力トランジスタのソースコンタクト領域２
２およびドレインコンタクト領域２３を形成する。
【００２２】［工程４，図５］全面に第２レジスト２４
を塗布した後，メモリトランジスタを覆うようにパター
ニングする。
を塗布した後，メモリトランジスタを覆うようにパター
ニングする。
【００２３】第２レジスト２４をマスクとし，加速エネ
ルギー６０〜１００ｋｅＶ，ドーズ量１０13〜１０16ｃ
ｍ-2の条件で，Ｐ+ もしくはＡｓ+ をイオン注入して，
入出力トランジスタのソース領域２５およびドレイン領
域２６，周辺トランジスタのソース領域２７およびドレ
イン領域２８を形成する。
ルギー６０〜１００ｋｅＶ，ドーズ量１０13〜１０16ｃ
ｍ-2の条件で，Ｐ+ もしくはＡｓ+ をイオン注入して，
入出力トランジスタのソース領域２５およびドレイン領
域２６，周辺トランジスタのソース領域２７およびドレ
イン領域２８を形成する。
【００２４】［工程５，図１］全面に厚さ３０００〜８
０００ÅのＰＳＧから成る絶縁膜２９を形成する。絶縁
膜２９の所定部分を開口した後，全面にＡｌを堆積す
る。
０００ÅのＰＳＧから成る絶縁膜２９を形成する。絶縁
膜２９の所定部分を開口した後，全面にＡｌを堆積す
る。
【００２５】Ａｌをパターニングして，メモリトランジ
スタのソース電極３０，メモリトランジスタのドレイン
電極３１，入出力トランジスタのソース電極３２，入出
力トランジスタのドレイン電極３３，周辺トランジスタ
のソース電極３４，および周辺トランジスタのドレイン
電極３５を形成する。
スタのソース電極３０，メモリトランジスタのドレイン
電極３１，入出力トランジスタのソース電極３２，入出
力トランジスタのドレイン電極３３，周辺トランジスタ
のソース電極３４，および周辺トランジスタのドレイン
電極３５を形成する。
【００２６】以上の各工程を経て，本実施例の不揮発性
半導体記憶装置が完成する。 （実施例２）図６は，実施例２を示す図である。
半導体記憶装置が完成する。 （実施例２）図６は，実施例２を示す図である。
【００２７】同図において，４１はｐ−Ｓｉ基板，４４
はメモリトランジスタの浮遊ゲート電極，４８はメモリ
トランジスタの制御ゲート電極，５０はメモリトランジ
スタのソース領域，５１は入出力トランジスタのソース
コンタクト領域，５２は入出力トランジスタのドレイン
コンタクト領域，５４はメモリトランジスタのドレイン
領域，５５は入出力トランジスタのソース領域，５６は
入出力トランジスタのドレイン領域，５７は周辺トラン
ジスタのソース領域，５８は周辺トランジスタのドレイ
ン領域，５９は絶縁膜，６０はメモリトランジスタのソ
ース電極，６１はメモリトランジスタのドレイン電極，
６２は入出力トランジスタのソース電極，６３は入出力
トランジスタのドレイン電極，６４は周辺トランジスタ
のソース電極，６５は周辺トランジスタのドレイン電極
である。
はメモリトランジスタの浮遊ゲート電極，４８はメモリ
トランジスタの制御ゲート電極，５０はメモリトランジ
スタのソース領域，５１は入出力トランジスタのソース
コンタクト領域，５２は入出力トランジスタのドレイン
コンタクト領域，５４はメモリトランジスタのドレイン
領域，５５は入出力トランジスタのソース領域，５６は
入出力トランジスタのドレイン領域，５７は周辺トラン
ジスタのソース領域，５８は周辺トランジスタのドレイ
ン領域，５９は絶縁膜，６０はメモリトランジスタのソ
ース電極，６１はメモリトランジスタのドレイン電極，
６２は入出力トランジスタのソース電極，６３は入出力
トランジスタのドレイン電極，６４は周辺トランジスタ
のソース電極，６５は周辺トランジスタのドレイン電極
である。
【００２８】本実施例は，メモリトランジスタの消去用
の高電圧をソース領域５０のみに印加するものである。
したがって，メモリトランジスタのドレイン領域５４は
浅く形成されている。
の高電圧をソース領域５０のみに印加するものである。
したがって，メモリトランジスタのドレイン領域５４は
浅く形成されている。
【００２９】図に示すように，入出力トランジスタのソ
ースコンタクト領域５１およびドレインコンタクト領域
５２と，メモリトランジスタのソース領域５０とは，接
合深さが同じ深さに深く形成されている。これにより，
入出力トランジスタのソース電極６２とソースコンタク
ト領域５１との接続，およびドレイン電極６３とドレイ
ンコンタクト領域５２との接続が良好になされ，ＥＳＤ
耐性を確保することができる。
ースコンタクト領域５１およびドレインコンタクト領域
５２と，メモリトランジスタのソース領域５０とは，接
合深さが同じ深さに深く形成されている。これにより，
入出力トランジスタのソース電極６２とソースコンタク
ト領域５１との接続，およびドレイン電極６３とドレイ
ンコンタクト領域５２との接続が良好になされ，ＥＳＤ
耐性を確保することができる。
【００３０】次に，図６に至る製造工程を説明する。 ［工程１，図７］ｐ−Ｓｉ基板４１上にＬＯＣＯＳ法に
よりフィールド酸化膜４２を形成する。
よりフィールド酸化膜４２を形成する。
【００３１】トランジスタ形成領域に１００〜２００Å
の厚さのゲート酸化膜４３を形成する。全面に１０００
〜３０００Åの厚さにポリＳｉを堆積した後パターニン
グして，メモリトランジスタの浮遊ゲート電極４４，入
出力トランジスタのゲート電極４５，および周辺トラン
ジスタのゲート電極４６を形成する。
の厚さのゲート酸化膜４３を形成する。全面に１０００
〜３０００Åの厚さにポリＳｉを堆積した後パターニン
グして，メモリトランジスタの浮遊ゲート電極４４，入
出力トランジスタのゲート電極４５，および周辺トラン
ジスタのゲート電極４６を形成する。
【００３２】メモリトランジスタの浮遊ゲート電極４４
上に１００〜３００Åの厚さのＳｉＯ2 から成る層間絶
縁膜４７を介して，３０００〜５０００Åの厚さのポリ
Ｓｉから成る制御ゲート電極４８を形成する。
上に１００〜３００Åの厚さのＳｉＯ2 から成る層間絶
縁膜４７を介して，３０００〜５０００Åの厚さのポリ
Ｓｉから成る制御ゲート電極４８を形成する。
【００３３】全面に第１レジスト４９を塗布した後，メ
モリトランジスタのドレイン形成領域，入出力トランジ
スタのソース・ドレイン形成領域，および周辺トランジ
スタ形成領域を覆うようにパターニングする。
モリトランジスタのドレイン形成領域，入出力トランジ
スタのソース・ドレイン形成領域，および周辺トランジ
スタ形成領域を覆うようにパターニングする。
【００３４】第１レジスト４９をマスクとし，加速エネ
ルギー６０〜１００ｋｅＶ，ドーズ量１０13〜１０16ｃ
ｍ-2の条件で，Ｐ+ もしくはＡｓ+ をイオン注入して，
メモリトランジスタのソース領域５０，入出力トランジ
スタのソースコンタクト領域５１およびドレインコンタ
クト領域５２を形成する。
ルギー６０〜１００ｋｅＶ，ドーズ量１０13〜１０16ｃ
ｍ-2の条件で，Ｐ+ もしくはＡｓ+ をイオン注入して，
メモリトランジスタのソース領域５０，入出力トランジ
スタのソースコンタクト領域５１およびドレインコンタ
クト領域５２を形成する。
【００３５】次の工程２には，２通りの方法がある。工
程２ａ，工程２ｂとして区別する。 ［工程２ａ，図８］全面に第２レジスト５３を塗布した
後，メモリトランジスタのソース領域５０を覆うように
パターニングする。
程２ａ，工程２ｂとして区別する。 ［工程２ａ，図８］全面に第２レジスト５３を塗布した
後，メモリトランジスタのソース領域５０を覆うように
パターニングする。
【００３６】第２レジスト５３をマスクとし，加速エネ
ルギー６０〜１００ｋｅＶ，ドーズ量１０13〜１０16ｃ
ｍ-2の条件で，Ｐ+ もしくはＡｓ+ をイオン注入して，
メモリトランジスタのドレイン領域５４，入出力トラン
ジスタのソース領域５５およびドレイン領域５６，周辺
トランジスタのソース領域５７およびドレイン領域５８
を形成する。
ルギー６０〜１００ｋｅＶ，ドーズ量１０13〜１０16ｃ
ｍ-2の条件で，Ｐ+ もしくはＡｓ+ をイオン注入して，
メモリトランジスタのドレイン領域５４，入出力トラン
ジスタのソース領域５５およびドレイン領域５６，周辺
トランジスタのソース領域５７およびドレイン領域５８
を形成する。
【００３７】［工程２ｂ，図９］加速エネルギー６０〜
１００ｋｅＶ，ドーズ量１０13〜１０16ｃｍ-2の条件
で，Ｐ+ もしくはＡｓ+ をイオン注入して，メモリトラ
ンジスタのドレイン領域５４，入出力トランジスタのソ
ース領域５５およびドレイン領域５６，周辺トランジス
タのソース領域５７およびドレイン領域５８を形成す
る。メモリトランジスタのソース領域５０は，２度のイ
オン注入により低抵抗化される。
１００ｋｅＶ，ドーズ量１０13〜１０16ｃｍ-2の条件
で，Ｐ+ もしくはＡｓ+ をイオン注入して，メモリトラ
ンジスタのドレイン領域５４，入出力トランジスタのソ
ース領域５５およびドレイン領域５６，周辺トランジス
タのソース領域５７およびドレイン領域５８を形成す
る。メモリトランジスタのソース領域５０は，２度のイ
オン注入により低抵抗化される。
【００３８】［工程３，図６］全面に厚さ３０００〜８
０００ÅのＰＳＧから成る絶縁膜５９を形成する。絶縁
膜５９の所定部分を開口した後，全面にＡｌを堆積す
る。
０００ÅのＰＳＧから成る絶縁膜５９を形成する。絶縁
膜５９の所定部分を開口した後，全面にＡｌを堆積す
る。
【００３９】Ａｌをパターニングして，メモリトランジ
スタのソース電極６０，メモリトランジスタのドレイン
電極６１，入出力トランジスタのソース電極６２，入出
力トランジスタのドレイン電極６３，周辺トランジスタ
のソース電極６４，および周辺トランジスタのドレイン
電極６５を形成する。
スタのソース電極６０，メモリトランジスタのドレイン
電極６１，入出力トランジスタのソース電極６２，入出
力トランジスタのドレイン電極６３，周辺トランジスタ
のソース電極６４，および周辺トランジスタのドレイン
電極６５を形成する。
【００４０】以上の各工程を経て，本実施例の不揮発性
半導体記憶装置が完成する。
半導体記憶装置が完成する。
【００４１】
【発明の効果】本発明によれば，入出力トランジスタの
ソース領域およびドレイン領域と金属配線層との接続
を，ソース領域およびドレイン領域に隣接して，不純物
を深く拡散して形成されたソースコンタクト領域および
ドレインコンタクト領域を介して行うことができるの
で，ＥＳＤ耐性を確保することが可能となる。しかも，
入出力トランジスタ以外のトランジスタのソース領域お
よびドレイン領域の接合深さは浅く形成できるので，不
揮発性半導体記憶装置の微細加工が可能となる。
ソース領域およびドレイン領域と金属配線層との接続
を，ソース領域およびドレイン領域に隣接して，不純物
を深く拡散して形成されたソースコンタクト領域および
ドレインコンタクト領域を介して行うことができるの
で，ＥＳＤ耐性を確保することが可能となる。しかも，
入出力トランジスタ以外のトランジスタのソース領域お
よびドレイン領域の接合深さは浅く形成できるので，不
揮発性半導体記憶装置の微細加工が可能となる。
【００４２】さらに，マスク工程数の増加はなく従来工
程のままであるので，不揮発性半導体記憶装置の大容量
化，性能向上，および低コスト化を実現できる。
程のままであるので，不揮発性半導体記憶装置の大容量
化，性能向上，および低コスト化を実現できる。
【図１】実施例１を示す図である。
【図２】実施例１，工程１を示す図である。
【図３】実施例１，工程２を示す図である。
【図４】実施例１，工程３を示す図である。
【図５】実施例１，工程４を示す図である。
【図６】実施例２を示す図である。
【図７】実施例２，工程１を示す図である。
【図８】実施例２，工程２ａを示す図である。
【図９】実施例２，工程２ｂを示す図である。
１１ ｐ−Ｓｉ基板 １４ メモリトランジスタの浮遊ゲート電極 １８ メモリトランジスタの制御ゲート電極 ２０ メモリトランジスタのソース領域 ２１ メモリトランジスタのドレイン領域 ２２ 入出力トランジスタのソースコンタクト領域 ２３ 入出力トランジスタのドレインコンタクト領域 ２５ 入出力トランジスタのソース領域 ２６ 入出力トランジスタのドレイン領域 ２７ 周辺トランジスタのソース領域 ２８ 周辺トランジスタのドレイン領域 ２９ 絶縁膜 ３０ メモリトランジスタのソース電極 ３１ メモリトランジスタのドレイン電極 ３２ 入出力トランジスタのソース電極 ３３ 入出力トランジスタのドレイン電極 ３４ 周辺トランジスタのソース電極 ３５ 周辺トランジスタのドレイン電極
Claims (2)
- 【請求項１】 浮遊ゲート電極を有する記憶素子に接続
されたソース領域またはドレイン領域に電圧を印加し，
該ソース領域またはドレイン領域と浮遊ゲート電極との
オーバーラップ部から，浮遊ゲート電極中に蓄積された
電荷をトンネル電流によって抜き取ることにより消去を
行うメモリトランジスタ，周辺回路を構成する周辺トラ
ンジスタ，および入出力回路を構成する入出力トランジ
スタから成る不揮発性半導体記憶装置であって， メモリトランジスタのソース領域および／またはドレイ
ン領域の拡散深さが，周辺トランジスタおよび入出力ト
ランジスタのソース領域およびドレイン領域の拡散深さ
よりも深く形成されており， 入出力トランジスタには，ソース領域に隣接してメモリ
トランジスタのソース領域および／またはドレイン領域
の拡散深さとほぼ同じ拡散深さを有する，金属配線と接
続するソースコンタクト領域，およびドレイン領域に隣
接してメモリトランジスタのソース領域および／または
ドレイン領域の拡散深さとほぼ同じ拡散深さを有する，
金属配線と接続するドレインコンタクト領域が形成され
ていることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 請求項１記載の不揮発性半導体記憶装置
の製造方法であって， メモリトランジスタのソース領域および／またはドレイ
ン領域，入出力トランジスタのソース領域に隣接するソ
ースコンタクト領域，およびドレイン領域に隣接するド
レインコンタクト領域を深く形成した後に， 周辺トランジスタおよび入出力トランジスタのソース領
域およびドレイン領域を浅く形成することを特徴とする
不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27930891A JP3693181B2 (ja) | 1991-10-25 | 1991-10-25 | 不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27930891A JP3693181B2 (ja) | 1991-10-25 | 1991-10-25 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05121702A true JPH05121702A (ja) | 1993-05-18 |
| JP3693181B2 JP3693181B2 (ja) | 2005-09-07 |
Family
ID=17609357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27930891A Expired - Lifetime JP3693181B2 (ja) | 1991-10-25 | 1991-10-25 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3693181B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998034275A1 (en) * | 1997-01-31 | 1998-08-06 | Seiko Epson Corporation | Semiconductor device incorporating mos element and method for manufacturing the same |
-
1991
- 1991-10-25 JP JP27930891A patent/JP3693181B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998034275A1 (en) * | 1997-01-31 | 1998-08-06 | Seiko Epson Corporation | Semiconductor device incorporating mos element and method for manufacturing the same |
| EP0921563A4 (en) * | 1997-01-31 | 2000-03-08 | Seiko Epson Corp | SEMICONDUCTOR COMPONENT WITH A MOS COMPONENT AND METHOD FOR THE PRODUCTION THEREOF |
| US6337250B2 (en) | 1997-01-31 | 2002-01-08 | Seiko Epson Corporation | Semiconductor device containing MOS elements and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3693181B2 (ja) | 2005-09-07 |
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