JPH05128078A

JPH05128078A - 並列処理装置

Info

Publication number: JPH05128078A
Application number: JP28957391A
Authority: JP
Inventors: Yoshiyuki Sakurai; 義之桜井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-11-06
Filing date: 1991-11-06
Publication date: 1993-05-25

Abstract

(57)【要約】（修正有）【目的】並列処理装置におけるハードウエアの構成が
簡単で、ファームウエア設計の階層化、簡素化ができ、
さらに装置のパフオーマンスＵＰ時にはハード、ソフト
の大幅変更なく対応できるようにする。【構成】マルチタスク処理を行うメインＣＰＵ１と、
そのスレーブとして、メインＣＰＵ１とは独立して並列
処理を行うサブＣＰＵ２と、サブＣＰＵ２への並列処理
の通知割込み要求および周辺回路割込み要求を調停し、
割込み信号INT とベクタアドレスとをサブＣＰＵ２に通
知する割込みコントローラ３と、並列処理を行うための
パラメータと並列処理結果とを格納する双方向データバ
ッファ４と、メインＣＰＵ１からの並列処理起動要求を
一時格納して先入れ／先出し式に割込みコントローラに
割込み要求を送出するリクエストバッファ５と、ＣＰＵ
１、バッファ４及び５を接続するメインバス６と、ＣＰ
Ｕ２、コントローラ３、バッファ４を接続するサブバス
７とを有する構成である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各タスク処理に要する
時間が長く、しかもリアル処理を必要とし且つマルチタ
スク処理を行わなければならないような場合に適用され
る並列処理装置に関する。

【０００２】デジタル多重伝送装置等では、主信号に対
して各種のデータ処理を行うが、これらの処理は処理タ
スク数が多くかつリアルタイムで高速に行う必要があ
る。このための、高速でマルチタスク処理を行うプロセ
ッサの開発が進められているが、その性能はまだ上記ニ
ーズを満足できていないのが現状である。

【０００３】この要望、即ち、各タスク処理に要する時
間が長く、しかもリアル処理を必要とし、且つマルチタ
スク処理を行う場合の要望に答えるためには、既存のプ
ロサッセを複数個用いる並列処理装置が必要である。

【０００４】

【従来の技術】従来の並列処理について説明する。一つ
目は、並列処理を行うための装置を複数のシーケンサ等
によるハードウエア構成によって実現し、各シーケンサ
を高速なクロックで動作させて、それをプロセッサが管
理することによって、各処理を高速に行うようにしてい
ることである。しては、複数種類のタスク処理のそれぞ
れに対応してシーケンサ等のハードウエア構成によるタ
スク処理機能を設け、プロセッサによりそれら（ハード
ウエアによるタスク処理）を管理するようにした並列処
理装置がある。しかし、この構成では、各タスクは高速
で処理できるが、ハードウエアの回路規模が大きくな
り、またタスクの起動からタスク受付応答までのターン
アラウンド時間がかかり過ぎる傾向がある。

【０００５】また、二つ目は、装置を管理するメインＣ
ＰＵの下にスレーブのサブＣＰＵ（又は、専用演算プロ
セッサ）配置することによって装置を構成し、サブＣＰ
Ｕが並列処理を行うようにしていることである。

【０００６】の調停回路の規模が大きくなったり、各プ
ロセッサの管理範囲がハードウエア構成上明確にできな
いため、装置の性能向上等でタスク処理の内容を変える
時などではソフトウエア、ハードウエアの全面変更する
必要があった。

【０００７】

【発明が解決しようとする課題】ところで、上記１つ目
の方法においては、各タスクの高速処理は実現できる
が、処理規模が大きく、かつ並列処理すべきタスク数が
多いと、並列処理を行うハードウエア（シーケンサ）規
模が大きくなる。また並列処理の完了通知を、プロセッ
サのＩ／Ｏ領域に割り当てられたレジスタ（フラグ）で
監視するようにしているか、或いは、そのフラグを割込
み要因にした割込み処理で行っているために、各並列処
理の起動／完了を管理するプロセッサのオーバーヘッド
が増加し、高速リアル処理に対処できないことがしばし
ば生じていた。

【０００８】二つ目の方法においては、メインＣＰＵに
よるサブＣＰＵの起動を、Ｉ／Ｏメモリ領域（フラグ）
で行うために、サブＣＰＵが独立に動作しているとサブ
ＣＰＵを起動するまでに時間がかかったり、不確定にな
ったりする。また各プロセッサ間の調停回路の規模が大
きくなる。さらにハードウエア構成上、各プロセッサの
管理範囲が明確に分離されていないため装置の性能向上
等でタスク処理の内容を変えるときには、ファームウエ
ア構成の全面変更、或いはハーバトウエア構成の変更が
必要になる。

【０００９】つまり、従来の並列処理を行う方法では、
ハードウエアの規模が大きくなったり、仮に小規模で実
現できたとしても、仕事の処理量が増加した場合に容易
に対応しきれないフアームウエア／ハードウエア構成で
あったりするという問題があった。

【００１０】従って、従来の高速並列処理装置において
は回路規模が大きくなったり、その装置のパフォーマン
スＵＰ時にハードウエア、ソフトウエアの変更が早急に
できないという問題点があった。

【００１１】本発明は上記問題点に鑑み創出されたもの
で、マルチタスク処理および並列処理を同時に行うこと
ができ、ハードウエア回路規模が小さく、ファームウエ
ア設計が階層構造化できるようなハードウエア・ソフト
ウエア構成を有し、さらに、その装置のパフオーマンス
向上時に容易に対応できるような高速並列処理装置を提
供することを目的とする。

【００１２】

【課題を解決するための手段】図１は、本発明の高速並
列処理装置の原理構成図である。上記課題は図１に示す
如く、マルチタスク処理を行うメインＣＰＵ１と、該メ
インＣＰＵ１のスレーブとしての機能を果たすと共に、
該メインＣＰＵ１が行う処理と独立して並列処理を行う
サブＣＰＵ２と、該メインＣＰＵ１から該サブＣＰＵ２
への並列処理起動を通知する割込み要求および周辺回路
からの割込み要求を調停し、割込み信号INT と割込み
要因に対応するベクタアドレスとをサブＣＰＵ２に通知
する割込みコントローラ３と、該サブＣＰＵ２が並列処
理を行うためのパラメータと、該サブＣＰＵの並列処理
結果とを格納する双方向データバッファ４と、該メイン
ＣＰＵ１からの並列処理起動要求を一時格納して先入れ
／先出し式に割込みコントローラに割込み要求を送出す
るリクエストバッファ５と、該メインＣＰＵ１、該双方
向データバッファ４の一方のアクセス側、該リクエスと
バッファ５の書込側を接続するメインバス６と、該サブ
ＣＰＵ２、割込みコントローラ３、該双方向データバッ
ファ４の他方のアクセス側を接続するサブバス７とを有
し、前記メインＣＰＵ１のマルチタスク処理では不可能
なリアル処理を、前記サブＣＰＵ２に独立して並列処理
として行わせることによって、該リアル処理と該マルチ
タスク処理を同時に行うことができるようにしたことを
特徴とする本発明の並列処理装置により解決される。

【００１３】

【作用】本発明では、メインＣＰＵ１はマルチタスク処
理で装置の装置全体の動作を監視・制御する等の管理を
行い、サブＣＰＵ２はメインＣＰＵ１から指令を受けて
リアルタイムで高速タスク処理を専用に実行する。

【００１４】そして両ＣＰＵ間の調停動作を割込みコン
トローラ３と双方向データバッファ４に行わせ、かつ両
ＣＰＵの制御バス（データ・アドレス・コントロール）
をメインバス６、サブバス７として双方向データバッフ
ァ４の両側に独立して設けることによって分離したこ
と、及びメインＣＰＵ１がサブＣＰＵ２へ発行する並列
処理タスクの起動要求の複数を一時的に保持するリクエ
ストバッファ５を設けたことにより、メインＣＰＵ１は
サブＣＰＵ２の動作を意識せずに任意に時点でサブＣＰ
Ｕに対して並列処理の起動をかけることができる。

【００１５】従って、小規模なハードウエア構成でメイ
ンＣＰＵの負荷を減らしてサブＣＰＵで高速リアルタイ
ムのタスクを並列に処理できる。また、上記ハードウエ
ア構成をとることにより、各ＣＰＵの管理範囲が明確化
され、ファームウエア設計の階層化、簡素化が図れる。
さらに、伝送装置等の性能アップ時にも、ＣＰＵの管理
範囲毎に対処できるので、ハードウエア・ソフトウエア
の大幅な変更なして容易に対応できる。

【００１６】

【実施例】以下添付図面により本発明の並列処理装置を
説明する。図２は本発明の１実施例のブロック構成図、
図３はリクエストバッフアと割込みコントローラの構成
図である。なお全図を通じて同一符号は同一対象物を表
す。但し、図１におけるリクエストバッファ５を図２、
図３においてはＦＩＦＯ5-1,5-2 とし、双方向データバ
ッファ４を、ＤＰ−ＲＡＭ（デュアルポートＲＡＭ）と
した。

【００１７】図２において、１は装置の制御・管理をマ
ルチタスク処理で行うメインＣＰＵ，２はメインＣＰＵ
の管理下で並列処理を行うサブＣＰＵである。サブＣＰ
Ｕ２はメインＣＰＵ１の処理能力をカバーし、また装置
の構成上の理由から設けられたもので、メインＣＰＵが
行う制御・管理処理と並行して高速リアルタイム処理が
要求されるタスク（例えばデジタル通信における主信号
の多重・分離処理等）を行う。即ち、サブＣＰＵ２は、
メインＣＰＵ１にマルチタスク処理で実行させると処理
時間がかかり、リアルタイムで処理結果が得られないよ
うなタスク処理を行う。

【００１８】３は割込みコントローラで、複数の割込み
要求IRQ0〜IRQXが入力し、優先順位に従って調停を管理
しサブＣＰＵ２に割込み信号（INT)９を送出し、またサ
ブＣＰＵ２からの割込み承認信号（INTACK)9を受け取る
とサブバス７を介して並列処理させるタスクのベクタア
ドレスをＣＰＵ２に送出するものである。

【００１９】４はメインＣＰＵ１とサブＣＰＵ２との両
方からアクセス可能なＦＩＦＯ方式の双方向データバッ
ファで、所定の記憶容量を有するＤＰ−ＲＡＭよりな
る。ＤＰ−ＲＡＭ４に対して、サブＣＰＵ２がタスク処
理を実行する際に必要なパラメータの書込や、サブＣＰ
Ｕ２での並列処理結果の読出しがメインＣＰＵ１からメ
インバス６を介して行われ、またサブＣＰＵ２からは、
パラメータの読出しや並列処理結果のデータの書込みが
サブバス７を介して行われる。

【００２０】5-1,5-2 はリクエストバッファとして用い
られるＦＩＦＯメモリで、サブＣＰＵ２で行わせるタス
ク処理の起動を指令するデータが書き込まれ、このデー
タを順次デコードして対応する割込み要求IRQ を割込み
コントローラ３に出力するものである。ＦＩＦＯメモリ
5-1 はメインバス６を介してメインＣＰＵ１から並列処
理起動のためのデータが、またＦＩＦＯメモリ5-2 には
周辺バス12を介して、周辺回路から通常の割込み処理を
要求するデータが書き込まれる。

【００２１】次に図３により、割込みコントローラとＦ
ＩＦＯについて詳細に説明する。割込みコントローラ３
は、汎用ＬＳＩとして製品化（例えば富士通製ＭＢ８９
２５９Ａ等）されているもので、複数の割込み要求に対
する入力ポートと、ベクタテーブル31と、起動検出回路
32とを有する。ベクタテーブル31には、サブＣＰＵが受
け持つ多種類のタスクのそれぞれの先頭番地を示すベク
タアドレスが初期設定によって格納されている。起動検
出回路32は、複数の割込み要求を予め定められている優
先順位に従って調停し、サブＣＰＵに割込み信号（ＩＮ
Ｔ）を送出し、サブCPU が割込み信号(INT) を受け付け
て割込み承認信号(INTACK)を応答すると、次の割込みの
調停を行うとともに、受付けられたタクス処理を指示す
るベクタアドレスをベクタテーブル31からサブバス７に
送出させる等の制御を行う。

【００２２】5-1 は複数のデータがメインバス６から書
込可能なＦＯＦＯメモリで、サブＣＰＵ２で行わせるタ
スク処理に対応するベクタアドレスを割込みコントロー
ラ３のベクタテーブル31の上で指定するためのデータ
(例えば図の如く8 ビットでタスク番号に相当するビッ
ト位置のみが“０”のデータ) を、メインＣＰＵ１がサ
ブＣＰＵ２の状態とは無関係に、即ちサブＣＰＵ２が他
の並列処理の実行中であってもその完了通知を待たず
に、勝手に指定できるようにするためのものである。こ
のＦＩＦＯメモリ5-1 に格納されているデータは、サブ
ＣＰＵ２からのINTACK信号をリードクロックとして複数
の割込み要求線10に読み出され、“０”を読み出した要
求線がアクティブとなって、所定の割込み要求IRQ を割
込みコントローラ３に入力する。

【００２３】次に上記構成の並列処理装置におけるサブ
ＣＰＵ２に対する並列処理の起動シーケンスを図２、図
３により説明する。並列処理の必要が生じたら、メイン
ＣＰＵ１はメインバス６を介して、サブＣＰＵ２で並列
処理させるタスクに対応する割込みコントローラの入力
ポート10がアクティブになるようなデータ( 並列処理起
動要求) をＦＩＦＯメモリ5-1 に、またその並列処理タ
スクに必要なパラメータ（コマンド、パラメータ、パラ
メータ長）をＤＰ−ＲＡＭ４へそれぞれ書き込む。

【００２４】ＦＩＦＯ5-1 がその時点で空であった場合
には、書込と同時に読み出され、例えば、タクス1 に対
応するIRQ1がアクティブとなる。起動検出回路32はこの
アクティブを検出して割込み信号(INT）９をサブＣＰＵ
２の割込み信号端子に通知する。サブＣＰＵ２が、起動
待ちの状態に有ればこの割込み信号を受付け、割込み承
認信号（INTACK)を返送してくる。すると割込みコント
ローラ３はサブバス７を介して、サブＣＰＵ２にタスク
１の先頭番地を指定するベクタアドレス1 を出力する。
サブＣＰＵ２は並列処理タスクのルーチンに従って、サ
ブバス７を介してＤＰ−ＲＡＭ４から必要なパラメータ
を獲得して要求されたタスク１を実行する。

【００２５】一方、サブＣＰＵ2 からのINTACK 8は、Ｆ
ＩＦＯ５にも入力するので、ＦＩＦＯ5-1 は次のタスク
（例えばタスク０）を起動するデータがメインＣＰＵ２
や周辺回路からその時点で書き込み済であったら、その
データを最下段にシフトして割込み要求信号IRQ0をアク
ティブにする。

【００２６】これにより、次の並列処理のための割込み
信号が、割込みコントロラ３からサブＣＰＵに送出され
るが、サブＣＰＵ２は先に指令されたタスク１を実行中
なので割込み確認信号は返送されないので、INT 8 のア
クティブは継続する。

【００２７】実行中のタスク１が完了すると、サブＣＰ
Ｕ２はサブバス７を介してＤＰ−ＲＡＭ４に処理結果を
書込んだ後に、次のタスク（タスク０）の割込み信号に
対する確認信号を出力する。以下同様にして次の並列処
理タスク（タスク０）のベクタアドレス０がサブＣＰＵ
２に送られるので、サブＣＰＵ２はタスク０の処理を開
始する。

【００２８】一方、処理結果が書き込まれたＤＰ−ＲＡ
Ｍ４は、マルチタスク処理中のメインＣＰＵ１に対しＩ
ＮＴ出力信号13を出して割込みをかけ、サブＣＰＵ２に
よる最初の並列処理( タスク1)完了を通知する。

【００２９】

【発明の効果】以上説明したように、本発明によれば、
汎用の割込みコントローラとリクエストバッファとを並
列処理起動の調停回路として用いているのでハードウエ
ア回路規模が小さく、しかもソフトウエア設計が階層構
造化できるようなハードウエア・ソフトウエア構造をと
っているので、装置のパフーマンスアップに簡単に対応
が可能な高速並列処理装置を実現できるとう効果があ
る。

【図面の簡単な説明】

【図１】本発明の並列処理装置の原理構成図

【図２】本発明の１実施例のブロック構成図

【図３】リクエストバッフアと割込みコントローラの
構成図

【符号の説明】

１…メインＣＰＵ、２…サブＣＰＵ、３…割込みコント
ローラ、31…ベクタテーブル、32…起動検出回路、４…
双方向データバッファ（ＤＰ−ＲＡＭ）、５…リクエス
トバッファ、5-1,5-2 …ＦＩＦＯメモリ、６…メインバ
ス、７…サブバス

Claims

【特許請求の範囲】

【請求項１】マルチタスク処理を行うメインＣＰＵ
(1) と、該メインＣＰＵ(1) のスレーブとしての機能を果たすと
共に、該メインＣＰＵ(1) が行う処理と独立して並列処
理を行うサブＣＰＵ(2) と、該メインＣＰＵ(1) から該サブＣＰＵ(2) への並列処理
起動を通知する割込み要求および周辺回路からの割込み
要求を調停して、割込み信号(INT) と割込み要因に対応
するベクタアドレスをサブＣＰＵ(2) に通知する割込み
コントローラ(3) と、該サブＣＰＵ(2) が並列処理を行うためのパラメータ
と、該サブＣＰＵ(2) の並列処理結果とを格納する双方
向データバッファ(4) と、該メインＣＰＵ(1) からの並列処理起動要求を一時格納
して先入れ／先出し式に該割込みコントローラ(3) に割
込み要求(IRQ) を出すリクエストバッファ(5)と、該メインＣＰＵ(1) 、該双方向データバッファ(4) の一
方のアクセス側、該リクエストバッファ(5) の書込側を
接続するメインバス(6) と、該サブＣＰＵ(2) 、割込みコントローラ(3) 、該双方向
データバッファ(4) の他方のアクセス側とを接続するサ
ブバス(7) とを有し、前記メインＣＰＵ1(1)のマルチタスク処理では不可能な
リアル処理を、前記サブＣＰＵ(2) に独立して並列処理
として行わせることによって、該リアル処理と該マルチ
タスク処理を同時に行うことができるようにしたことを
特徴とする並列処理装置。