JPH0493060A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0493060A JPH0493060A JP2209905A JP20990590A JPH0493060A JP H0493060 A JPH0493060 A JP H0493060A JP 2209905 A JP2209905 A JP 2209905A JP 20990590 A JP20990590 A JP 20990590A JP H0493060 A JPH0493060 A JP H0493060A
- Authority
- JP
- Japan
- Prior art keywords
- ceramic substrate
- semiconductor device
- termination
- reference potential
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にＥＣＬ回路を含む半導
体装置に関する。
体装置に関する。
従来、この種の半導体装置は、回路構成の制約により受
端側の入力端に終端抵抗を設ける必要がある。
端側の入力端に終端抵抗を設ける必要がある。
第４図は従来の半導体装置の第１の例とこの半導体装置
の終端抵抗の取付は方法を説明するための断面側面図で
ある。
の終端抵抗の取付は方法を説明するための断面側面図で
ある。
この第］の例の半導体装Ｊ １００ Ａは、容器の一部
を形成するセラミック基板ＩＡと、このセラミック基板
１Ａの容器内側の所定の位置に搭載された半導体回路部
２と、セラミック基板ＩＡに突出して設けられ、半導体
回路部２への入力信号を外部から取込むための入力信号
用の外部リードピン４Ｂと、この外部リードピン４ｎと
接続しセラミック基板１Ａの容器内側の所定の位置に形
成された内部電極１１−Ａと、この内部電極１］、Ａと
半導体回路部２の対応する電極とを接続する金属細線３
とを有する構成となっている。
を形成するセラミック基板ＩＡと、このセラミック基板
１Ａの容器内側の所定の位置に搭載された半導体回路部
２と、セラミック基板ＩＡに突出して設けられ、半導体
回路部２への入力信号を外部から取込むための入力信号
用の外部リードピン４Ｂと、この外部リードピン４ｎと
接続しセラミック基板１Ａの容器内側の所定の位置に形
成された内部電極１１−Ａと、この内部電極１］、Ａと
半導体回路部２の対応する電極とを接続する金属細線３
とを有する構成となっている。
この半導体装置１００Ａは、これ自身に終端抵抗を取付
けることができないのて、この半導体装置１００Ａを実
装するプリント基板２００に、入力信号用の外部リード
ピン４Ｂと接続するプリント配線２０１を利用して終端
抵抗５Ｂを取付けるようになっている。
けることができないのて、この半導体装置１００Ａを実
装するプリント基板２００に、入力信号用の外部リード
ピン４Ｂと接続するプリント配線２０１を利用して終端
抵抗５Ｂを取付けるようになっている。
第５図は従来の半導体装置の第２の例とこの半導体装置
の終端抵抗の取付方法を説明するための断面側面図であ
る。
の終端抵抗の取付方法を説明するための断面側面図であ
る。
この第２の例の半導体装置１００ｃもこれ自身に終端抵
抗を取付けるところがないか、内部電極１１Ｂと分岐接
続する外部リードピン４ｃが設けられており、この外部
リードピン４゜を利用してプリント基板２００Ａに終端
抵抗５Ｂを取付けるようになっている。
抗を取付けるところがないか、内部電極１１Ｂと分岐接
続する外部リードピン４ｃが設けられており、この外部
リードピン４゜を利用してプリント基板２００Ａに終端
抵抗５Ｂを取付けるようになっている。
上述した従来の半導体装置は、第１の例においては、内
部電極１． ］、 Ａと入力信号用の外部リードピン４
Ｂとが１対１に接続され、半導体装置自身に終端抵抗を
取付けるところがなく、この外部リードピン４Ｂと接続
する実装用のプリント基板２００のプリン１へ配線２０
１を利用してプリン１一基板２００に取付けるようにな
っているので、半導体回路部２の高速化、高集積化に伴
い、終端抵抗５ｎから半導体回路部２の入力端の電極ま
での距離か使用波長に対して無視てきなくなり、この距
離か使用波長の１／４以」−になると信号線路がスタブ
構造となるため、特性インピーダンスの整合不良、入力
信号の伝搬不良を発生ずるという欠点かある。
部電極１． ］、 Ａと入力信号用の外部リードピン４
Ｂとが１対１に接続され、半導体装置自身に終端抵抗を
取付けるところがなく、この外部リードピン４Ｂと接続
する実装用のプリント基板２００のプリン１へ配線２０
１を利用してプリン１一基板２００に取付けるようにな
っているので、半導体回路部２の高速化、高集積化に伴
い、終端抵抗５ｎから半導体回路部２の入力端の電極ま
での距離か使用波長に対して無視てきなくなり、この距
離か使用波長の１／４以」−になると信号線路がスタブ
構造となるため、特性インピーダンスの整合不良、入力
信号の伝搬不良を発生ずるという欠点かある。
また、第２の例においては、内部電極１１Ｂと分岐接続
する外部リードピン４゜を備えた構造となっているので
、特性インピータンスの整合不良、入力信号の伝搬不良
は生じないが、外部り−ドピン４ｃが増加するために高
集積化が困難であるという欠点がある。
する外部リードピン４゜を備えた構造となっているので
、特性インピータンスの整合不良、入力信号の伝搬不良
は生じないが、外部り−ドピン４ｃが増加するために高
集積化が困難であるという欠点がある。
また、何れの半導体装置１００Ａ、１００ｃにおいても
、実装用のプリン１〜基板２００，２００Ａに終端抵抗
５Ｂを取付けるようになっているのて、実装用のプリン
ト基板の面積が増大するという欠点かある。
、実装用のプリン１〜基板２００，２００Ａに終端抵抗
５Ｂを取付けるようになっているのて、実装用のプリン
ト基板の面積が増大するという欠点かある。
本発明の目的は、特性インピータンスの整合不良、入力
信号の伝搬不良の発生を防止すると共に高集積化か容易
となり、しかも実装用のプリン１一基板の面積を縮小す
ることができる半導体装置を提供することにある。
信号の伝搬不良の発生を防止すると共に高集積化か容易
となり、しかも実装用のプリン１一基板の面積を縮小す
ることができる半導体装置を提供することにある。
本発明の半導体装置は、容器の一部を形成するセラミッ
ク基板と、このセラミック基板の容器内側の所定の位置
に搭載された半導体回路部と、前記セラミック基板に突
出して設けられ半導体回路部への入力信号を外部から取
込むための入力信号用の外部リードピンと、この外部り
一１〜ピンと接続し前記セラミック基板の容器内側の所
定の位置に形成された内部電極と、この内部電極と油泥
半導体回路部の対応する電極とを接続する金属細線と、
前記内部電極の金属細線接続部から最短使用波長の１／
４以内の部分と接続し前記セラミック基板の表面の所定
の位置に形成された終端配線と、前記セラミック基板に
突出して設けられ外部の基準電位点と接続するための基
準電位用の外部リートビンと、この外部リードピンと接
続し前記セラミック基板の表面の前記終端配線と隣接し
て形成された基準電位電極と、この基準電位電極と前記
終端配線との間に接続された終端抵抗とを有している。
ク基板と、このセラミック基板の容器内側の所定の位置
に搭載された半導体回路部と、前記セラミック基板に突
出して設けられ半導体回路部への入力信号を外部から取
込むための入力信号用の外部リードピンと、この外部り
一１〜ピンと接続し前記セラミック基板の容器内側の所
定の位置に形成された内部電極と、この内部電極と油泥
半導体回路部の対応する電極とを接続する金属細線と、
前記内部電極の金属細線接続部から最短使用波長の１／
４以内の部分と接続し前記セラミック基板の表面の所定
の位置に形成された終端配線と、前記セラミック基板に
突出して設けられ外部の基準電位点と接続するための基
準電位用の外部リートビンと、この外部リードピンと接
続し前記セラミック基板の表面の前記終端配線と隣接し
て形成された基準電位電極と、この基準電位電極と前記
終端配線との間に接続された終端抵抗とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ、）、（ｂ）はそれぞれ本発明の第１の実施
例を示す部分断面斜視図及び拡大断面側面図である。
例を示す部分断面斜視図及び拡大断面側面図である。
この実施例は、容器の−・部を形成するセラミック基板
１と、このセラミック基板１の容器内側の所定の位置に
搭載された半導体回路部２と、セラミック基板１に突出
して設（つられ半導体回路部２への入力信号を外部から
取込むための複数の久方信号用の外部り−Ｉ・ピン４Ｂ
と、これら各外部リードピン４Ｂとそれぞれ対応して接
続しセラミック基板１の容器内側の所定の位置に形成さ
れた複数の内部電極１１と、これら各内部電極］］と半
導体回路部２の対応する電極とを接続する複数の金属細
線３と、各内部電極］１の金属細線接続部から最短使用
波長の１−７４以内の部分とそれぞれ対応して接続しセ
ラミック基板１の表面の所定の位置にそれぞれ形成され
た複数の終端配線１３と、セラミック基板］に突出して
設けられ外部の基準電位点と接続するための基準電位用
の外部リードピン４八と、この外部リードピン４Ａと接
続しセラミック基板］の表面の周辺部に各終端配線１３
と隣接して形成された基準電位電極１２と、この基準電
位電極１２と各終端配線１３との間にそれぞれ接続され
た複数のチップ抵抗の終端抵抗５とを有する構造となっ
ている。
１と、このセラミック基板１の容器内側の所定の位置に
搭載された半導体回路部２と、セラミック基板１に突出
して設（つられ半導体回路部２への入力信号を外部から
取込むための複数の久方信号用の外部り−Ｉ・ピン４Ｂ
と、これら各外部リードピン４Ｂとそれぞれ対応して接
続しセラミック基板１の容器内側の所定の位置に形成さ
れた複数の内部電極１１と、これら各内部電極］］と半
導体回路部２の対応する電極とを接続する複数の金属細
線３と、各内部電極］１の金属細線接続部から最短使用
波長の１−７４以内の部分とそれぞれ対応して接続しセ
ラミック基板１の表面の所定の位置にそれぞれ形成され
た複数の終端配線１３と、セラミック基板］に突出して
設けられ外部の基準電位点と接続するための基準電位用
の外部リードピン４八と、この外部リードピン４Ａと接
続しセラミック基板］の表面の周辺部に各終端配線１３
と隣接して形成された基準電位電極１２と、この基準電
位電極１２と各終端配線１３との間にそれぞれ接続され
た複数のチップ抵抗の終端抵抗５とを有する構造となっ
ている。
この実施例においては、終端抵抗５を接続する終端配線
１３が、内部電極１］の金属細線接続部からの距離が最
短使用波長の１／／４以内のところと接続されているの
で、特性インピータンスの整合不良や入力信号の伝搬不
良の発生を防止することができ、また半導体回路部２の
信号入力端の電極と入力信号用の外部リードピン４Ｂと
は１対１であるので、高集積化が容易となる。更にまた
、セラミック基板１の空きスペースを利用して終端抵抗
５か取付りられているので、実装用のプリント基板に終
端抵抗を取イ」ける必要がなく、実装用のプリン１〜基
板の面積を縮小することができる。
１３が、内部電極１］の金属細線接続部からの距離が最
短使用波長の１／／４以内のところと接続されているの
で、特性インピータンスの整合不良や入力信号の伝搬不
良の発生を防止することができ、また半導体回路部２の
信号入力端の電極と入力信号用の外部リードピン４Ｂと
は１対１であるので、高集積化が容易となる。更にまた
、セラミック基板１の空きスペースを利用して終端抵抗
５か取付りられているので、実装用のプリント基板に終
端抵抗を取イ」ける必要がなく、実装用のプリン１〜基
板の面積を縮小することができる。
第２図（ａ）、（ｂ）はそれぞれ本発明の第２の実施例
を示す部分断面斜視図及び拡大断面側面図である。
を示す部分断面斜視図及び拡大断面側面図である。
この実施例は、各終端抵抗５Ａを、セラミック基板１の
表面の各終端配線１３と基準電位電極１２との間に、真
空蒸着法又はスパッタリング法により薄ｊ摸抵抗で形成
したものである。
表面の各終端配線１３と基準電位電極１２との間に、真
空蒸着法又はスパッタリング法により薄ｊ摸抵抗で形成
したものである。
この実施例においては、第１の実施例のようなチップ抵
抗取付は等の工程が不要になるという利点がある。
抗取付は等の工程が不要になるという利点がある。
第３図は本発明の第３の実施例を示す部分断面斜視図で
ある。
ある。
この実施例は、基準電位電極１２Ａが、各終端配線１３
の周囲を取囲こむようにコプレーナ−型構造に形成され
ており、各終端配線１３間のクロスドースを低減するこ
とができるという利点がある。
の周囲を取囲こむようにコプレーナ−型構造に形成され
ており、各終端配線１３間のクロスドースを低減するこ
とができるという利点がある。
なお、これら実施例においては、各終端配線１３をマイ
クロス１ヘリツブ構造とすることかでき、こうすること
により、更に特性インピーダンスの整合等を良くするこ
とができる。
クロス１ヘリツブ構造とすることかでき、こうすること
により、更に特性インピーダンスの整合等を良くするこ
とができる。
以上説明１だように本発明は、セラミック基板の表面に
、内部電極の金属細線接続部の近くと接続する終端配線
と基準電位電極とを形成し、これら終端配線と基準電位
電極との間に終端抵抗を接続する構成とすることにより
、特性インピータンスの整合不良、入力信号の伝搬不良
の発生を防止することができ、また入力信号用の外部リ
ードピンと半導体回路部の入力端の電極とは１対］で済
むので高集積化が容易となり、しかも従来のように実装
用のプリント基板に終端抵抗を取付ける必要がないので
、実装用のプリント基板の面積を縮小することができる
効果かある。
、内部電極の金属細線接続部の近くと接続する終端配線
と基準電位電極とを形成し、これら終端配線と基準電位
電極との間に終端抵抗を接続する構成とすることにより
、特性インピータンスの整合不良、入力信号の伝搬不良
の発生を防止することができ、また入力信号用の外部リ
ードピンと半導体回路部の入力端の電極とは１対］で済
むので高集積化が容易となり、しかも従来のように実装
用のプリント基板に終端抵抗を取付ける必要がないので
、実装用のプリント基板の面積を縮小することができる
効果かある。
第１図（ａ）、（ｂ）はそれぞれ本発明の第１の実施例
を示す部分断面斜視図及び拡大断面側面図、第２図（ａ
）、（ｂ）はそれぞれ本発明の第２の実施例を示す部分
断面斜視図及び拡大断面側面図、第３図は本発明の第３
の実施例を示す部分断面斜視図、第４図及び第５図はそ
れぞれ従来の半導体装置の第１及び第２の例とその終端
抵抗の取付方法を説明するための断面側面図である。 １．１Ａ、ＩＢ・・・セラミック基板、２・・・半導体
回路部、３・・・金属細線、７１１Ａ〜４ｃ・・・外部
リードピン、５，５Ａ 、５Ｂ・・・終端抵抗、６．６
Ａ。 ６Ｂ・・・キャップ、１１．ＩＩＡ 、］、１．８・・
・内部電極、１２．１２Ａ・・・基準電位電極、１３・
・・終端配線、１００Ａ〜１００ ｃ−半導体装置、２
００゜２００Ａ・・・プリント基板、２０１−．２０］
、Ａ・・・プリン１〜配線。
を示す部分断面斜視図及び拡大断面側面図、第２図（ａ
）、（ｂ）はそれぞれ本発明の第２の実施例を示す部分
断面斜視図及び拡大断面側面図、第３図は本発明の第３
の実施例を示す部分断面斜視図、第４図及び第５図はそ
れぞれ従来の半導体装置の第１及び第２の例とその終端
抵抗の取付方法を説明するための断面側面図である。 １．１Ａ、ＩＢ・・・セラミック基板、２・・・半導体
回路部、３・・・金属細線、７１１Ａ〜４ｃ・・・外部
リードピン、５，５Ａ 、５Ｂ・・・終端抵抗、６．６
Ａ。 ６Ｂ・・・キャップ、１１．ＩＩＡ 、］、１．８・・
・内部電極、１２．１２Ａ・・・基準電位電極、１３・
・・終端配線、１００Ａ〜１００ ｃ−半導体装置、２
００゜２００Ａ・・・プリント基板、２０１−．２０］
、Ａ・・・プリン１〜配線。
Claims (1)
- 【特許請求の範囲】 １、容器の一部を形成するセラミック基板と、このセ
ラミック基板の容器内側の所定の位置に搭載された半導
体回路部と、前記セラミック基板に突出して設けられ半
導体回路部への入力信号を外部から取込むための入力信
号用の外部リードピンと、この外部リードピンと接続し
前記セラミック基板の容器内側の所定の位置に形成され
た内部電極と、この内部電極と前記半導体回路部の対応
する電極とを接続する金属細線と、前記内部電極の金属
細線接続部から最短使用波長の１／４以内の部分と接続
し前記セラミック基板の表面の所定の位置に形成された
終端配線と、前記セラミック基板に突出して設けられ外
部の基準電位点と接続するための基準電位用の外部リー
ドピンと、この外部リードピンと接続し前記セラミック
基板の表面の前記終端配線と隣接して形成された基準電
位電極と、この基準電位電極と前記終端配線との間に接
続された終端抵抗とを有することを特徴とする半導体装
置。 ２、終端抵抗がチップ抵抗である請求項１記載の半導
体装置。 ３、終端抵抗がセラミック基板の表面の終端配線と基
準電位電極との間に形成された薄膜抵抗である請求項１
記載の半導体装置。 ４、終端配線がセラミック基板の表面に複数形成され
、基準電位電極が前記各終端配線の周囲を取囲むように
形成された請求項１記載の半導体装置。 ５、終端配線がマイクロストリップ構造である請求項
１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2209905A JPH0493060A (ja) | 1990-08-08 | 1990-08-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2209905A JPH0493060A (ja) | 1990-08-08 | 1990-08-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0493060A true JPH0493060A (ja) | 1992-03-25 |
Family
ID=16580596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2209905A Pending JPH0493060A (ja) | 1990-08-08 | 1990-08-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0493060A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7338792B2 (en) * | 2001-07-07 | 2008-03-04 | Degussa Ag | Process for the preparation of D-pantothenic acid and/or salts thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292359A (ja) * | 1985-06-20 | 1986-12-23 | Nec Corp | 集積回路パツケ−ジ |
-
1990
- 1990-08-08 JP JP2209905A patent/JPH0493060A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292359A (ja) * | 1985-06-20 | 1986-12-23 | Nec Corp | 集積回路パツケ−ジ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7338792B2 (en) * | 2001-07-07 | 2008-03-04 | Degussa Ag | Process for the preparation of D-pantothenic acid and/or salts thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2817717B2 (ja) | 半導体装置およびその製造方法 | |
| US4949163A (en) | Semiconductor integrated circuit device particularly for high speed logic operations | |
| JPH0493060A (ja) | 半導体装置 | |
| JP2800761B2 (ja) | マルチチップ半導体装置 | |
| JPS6313401A (ja) | 高周波伝送路の接続回路 | |
| JP2001095758A (ja) | 内視鏡用撮像素子組付け装置 | |
| JP2891234B2 (ja) | 半導体装置 | |
| JP2819775B2 (ja) | 混成集積回路装置 | |
| JP2874409B2 (ja) | 集積回路用パッケージ | |
| JP2529967B2 (ja) | 半導体集積回路装置 | |
| JPS6086852A (ja) | 半導体装置 | |
| JPH01125959A (ja) | 高周波用パッケージ | |
| JP2924364B2 (ja) | 集積回路用パッケージ | |
| JP2704055B2 (ja) | 高周波半導体装置 | |
| JPH071844Y2 (ja) | 集積回路パツケ−ジ | |
| JPH071845Y2 (ja) | 集積回路パツケ−ジ | |
| JPS63107129A (ja) | チツプキヤリア | |
| JP2001168235A (ja) | 高周波回路用パッケージ | |
| JPH07114217B2 (ja) | テープキャリア方式の半導体装置 | |
| JP2003110049A (ja) | 高周波ｉｃパッケージ、高周波ｉｃパッケージを使用する高周波ユニット及び、その製造方法 | |
| JPH0272654A (ja) | Ｉｃパッケージ及びその接続構造 | |
| JPS63107128A (ja) | チツプキヤリア | |
| JP2001168238A (ja) | 高周波回路用パッケージ | |
| JPH01199441A (ja) | 集積回路用パッケージ | |
| JPH06112337A (ja) | 半導体装置用パッケージ |