JPH0462495B2 - - Google Patents
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- JPH0462495B2 JPH0462495B2 JP6583585A JP6583585A JPH0462495B2 JP H0462495 B2 JPH0462495 B2 JP H0462495B2 JP 6583585 A JP6583585 A JP 6583585A JP 6583585 A JP6583585 A JP 6583585A JP H0462495 B2 JPH0462495 B2 JP H0462495B2
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- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ICテスターやロジツクアナライザ
等のピン・エレクトロニクス部に使用する電圧比
較回路（コンパレータ）に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a voltage comparison circuit (comparator) used in a pin electronics section of an IC tester, logic analyzer, or the like.
（従来の技術）
ICテスターやロジツクアナライザ等のシステ
ムにおいて、被測定デイバイスと直接接するピン
エレクトロニクス部には、信号を取り込むために
電圧比較回路が用いられている。(Prior Art) In systems such as IC testers and logic analyzers, a voltage comparison circuit is used in a pin electronics section that is in direct contact with a device under test to take in a signal.
この場合、電圧比較回路に要求される性能とし
ては、リニアリテイーが良く、高精度であるこ
と、高入力抵抗（数100KΩ〜数MΩ）であるこ
と、十分な入力電圧範囲に対応できること、応答
速度が数ns〜数十ns程度と速いこと等が挙げられ
る。しかしながら市販されているIC化された電
圧比較回路には、これらすべての条件を満足する
ものは無い。それ故に、従来は、第３図に示すよ
うに、市販されているIC化された高速電圧比較
回路１に、高入力抵抗のバツフアアンプ２を付加
し、前記したような要求される種々の性能を実現
しようとしていた。 In this case, the required performance of the voltage comparator circuit is good linearity, high accuracy, high input resistance (several 100KΩ to several MΩ), ability to handle a sufficient input voltage range, and response speed. One example is that it is fast, on the order of several nanoseconds to several tens of nanoseconds. However, there is no commercially available IC-based voltage comparison circuit that satisfies all of these conditions. Therefore, conventionally, as shown in FIG. 3, a buffer amplifier 2 with high input resistance is added to a commercially available IC-based high-speed voltage comparator circuit 1 to achieve the various required performances as described above. I was trying to make it happen.
（発明が解決しようとする問題点）
しかしながら、第３図に示すような構成の装置
においては、(a)バツフアアンプ２が必要でコスト
高となる（ICテスター等では、１システム当り
48〜256個もの電圧比較回路を必要とする）、(b)電
圧比較回路全体としてのリニアリテイが劣化す
る、等の問題点があつた。(Problems to be Solved by the Invention) However, in the device having the configuration shown in Fig. 3, (a) a buffer amplifier 2 is required, which increases the cost (in an IC tester, etc.,
(48 to 256 voltage comparison circuits are required); and (b) the linearity of the voltage comparison circuit as a whole deteriorates.
尚、市販されているECLライン・レシーバIC
は、その応答速度が優れていることから、これを
差動入力型の電圧比較回路として使用することも
考えられるが、ECLロジツク用であるため、そ
の入力電圧範囲が−0.8V〜−1.8V程度と極めて
狭く、しかも負電圧範囲のみであるので、このま
までは使用できない。 In addition, commercially available ECL line receiver IC
Because of its excellent response speed, it can be considered to be used as a differential input type voltage comparator circuit, but since it is for ECL logic, its input voltage range is -0.8V to -1.8V. Since it is extremely narrow and has only a negative voltage range, it cannot be used as is.
本発明は上記問題点に鑑みてなされたもので、
その目的は、安価で且つ簡単な構成で、前記した
要求される種々の性能を有したピンエレクトロニ
クス用の電圧比較回路を実現することにある。 The present invention has been made in view of the above problems, and
The purpose is to realize a voltage comparator circuit for pin electronics that is inexpensive and has a simple configuration and has the various required performances described above.
（問題点を解決するための手段）
前記した問題点を解決する本発明は、入力段に
差動接続された高周波用FETを用いると共に、
この差動接続された高周波用FETに定電流を供
給する定電流回路を有した差動増幅器と、
前記差動接続されたFETとカスコード接続さ
れた第１、第２のトランジスタと、FETのソー
スにベースが接続されエミツタが抵抗R4を介し
て前記第１、第２のトランジスタのベースに接続
された第３のトランジスタとを備え、この第３の
トランジスタのエミツタ回路に定電流を流すこと
で差動接続されたFETのドレイン・ソース間電
圧を一定に安定化させる回路と、
共にベース接地され、それぞれのエミツタに前
記差動増幅器の差動出力信号を受け、コレクタは
２つの抵抗を介して互いに接続された第４、第５
のトランジスタと、このコレクタに接続された抵
抗の共通接続点Ａの電位を分圧する分圧手段と、
からなり、第４、第５のトランジスタのコレクタ
から差動電圧を出力するレベルシフト回路と、
このレベルシフト回路からの信号を入力する
ECLライン・レシーバと、
前記分圧手段で得られた分圧信号を前記差動増
幅器の定電流回路に加え、前記共通接続点Ａの電
位が上昇すると前記差動増幅器の差動出力信号を
減少させる方向に帰還をかける回路と、
を備え、前記差動増幅器の一方のFETのゲート
に測定信号を印加し、他方のFETのゲートに参
照電圧を印加するようにしたことを特徴とするも
のである。(Means for Solving the Problems) The present invention for solving the above-mentioned problems uses high-frequency FETs differentially connected to the input stage, and
A differential amplifier having a constant current circuit that supplies a constant current to the differentially connected high frequency FET, first and second transistors connected in cascode to the differentially connected FET, and a source of the FET. and a third transistor having a base connected to the base and an emitter connected to the bases of the first and second transistors via a resistor R4 , and by passing a constant current through the emitter circuit of the third transistor. A circuit that stabilizes the voltage between the drain and source of the differentially connected FET is connected to the base. Both emitters receive the differential output signal of the differential amplifier, and the collectors are 4th and 5th connected to each other
voltage dividing means for dividing the potential at a common connection point A of the transistor and the resistor connected to the collector;
A level shift circuit outputs a differential voltage from the collectors of the fourth and fifth transistors, and a signal from this level shift circuit is input.
ECL line receiver and applying the divided voltage signal obtained by the voltage dividing means to the constant current circuit of the differential amplifier, and when the potential of the common connection point A increases, the differential output signal of the differential amplifier is decreased. and a circuit for applying feedback in the direction of the differential amplifier, and applying a measurement signal to the gate of one FET of the differential amplifier and applying a reference voltage to the gate of the other FET. be.
（実施例）
以下、図面を用いて本発明の実施例を詳細に説
明する。(Example) Hereinafter, an example of the present invention will be described in detail using the drawings.
第１図は本発明回路の基本的なブロツク図であ
る。図において、３は一方の入力端に被測定回路
（図示せず）からの測定信号Vin1が印加され、他
方の入力端に参照電圧Vin2が印加される入力段
に高周波用FETを用いた差動増幅器、４はこの
差動増幅器３からの差動出力信号をレベルシフト
する回路、５はレベルシフト回路４からの信号を
受けるECLライン・レシーバで、市販されてい
るものが使用される。６はレベルシフト回路４か
ら、差動増幅器３の定電流回路に帰還をかける帰
還回路である。 FIG. 1 is a basic block diagram of the circuit of the present invention. In the figure, 3 uses a high-frequency FET in the input stage, where the measurement signal Vin 1 from the circuit under test (not shown) is applied to one input terminal, and the reference voltage Vin 2 is applied to the other input terminal. A differential amplifier 4 is a circuit for level-shifting the differential output signal from the differential amplifier 3, and 5 is an ECL line receiver that receives the signal from the level shift circuit 4, and a commercially available one is used. A feedback circuit 6 applies feedback from the level shift circuit 4 to the constant current circuit of the differential amplifier 3.
第２図は本発明回路の具体的な接続図である。
この図において、Q1，Q2は差動の入力段を構成
しているFET、Q3，Q4はFETQ1，Q2と共にカス
コード接続されたトランジスタ、Q5はFETQ1，
Q5からなる差動の入力段に一定電流ISを供給す
る定電流源として機能するトランジスタで、これ
らでもつて、差動増幅器３を構成している。CC
は定電流Icを供給する定電流源、Q6は抵抗R4と
共にFETQ1，Q2のドレイン・ソース間電圧Vds
を一定にするためのトランジスタである。Q7，
Q8はベース接地型のトランジスタで、レベルシ
フト回路４を構成しており、エミツタに差動増幅
器３からの信号IE1，IE2がそれぞれ流入してい
る。VBはバイアス電圧が印加される端子である。
抵抗R7，R8の共通接続点に得られる信号efは、
帰還回路６を介してトランジスタQ5のベースに
帰還されている。ECLライン・レシーバ５は、
ここでは２段縦続接続したものを示すが、更に複
数段接続してもよい。このECLライン・レシー
バ５の出力が、本発明の電圧比較回路の比較結果
となる。 FIG. 2 is a concrete connection diagram of the circuit of the present invention.
In this figure, Q 1 and Q 2 are FETs forming a differential input stage, Q 3 and Q 4 are transistors connected in cascode together with FETs Q 1 and Q 2 , and Q 5 is a transistor connected to FETs Q 1 and Q 2 , respectively.
The transistor functions as a constant current source that supplies a constant current IS to the differential input stage consisting of Q5 , and these transistors also constitute the differential amplifier 3. CC
is a constant current source that supplies a constant current Ic, Q 6 is a resistor R 4 , and the drain-source voltage Vds of FETs Q 1 and Q 2
This is a transistor to keep the current constant. Q7 ,
Q 8 is a base-grounded transistor, which constitutes the level shift circuit 4, and the signals IE 1 and IE 2 from the differential amplifier 3 flow into its emitter, respectively. V B is a terminal to which a bias voltage is applied.
The signal ef obtained at the common connection point of resistors R 7 and R 8 is
It is fed back to the base of transistor Q5 via feedback circuit 6. ECL line receiver 5 is
Although a two-stage cascade connection is shown here, a plurality of stages may also be connected. The output of this ECL line receiver 5 becomes the comparison result of the voltage comparator circuit of the present invention.
このように構成された回路の動作を説明すれ
ば、以下の通りである。 The operation of the circuit configured as described above will be explained as follows.
FETQ1のゲートには、被測定回路からの測定
信号（比較すべき信号）Vin1が印加され、又、
FETQ2のゲートには参照電圧Vin2が印加される。
各FETQ1，Q2は、トランジスタQ3，Q4と共にカ
スコード接続されているので、ミラー効果による
高周波特性の劣化を防ぐことができる。差動増幅
器３の出力は、ベース接地型のレベルシフト回路
４のトランジスタQ7，Q8のエミツタに電流IE1，
IE2として入力され、コレクタ側より差動電圧△
Voとして出力され、ECLライン・レシーバ５の
差動入力端に加えられる。この差動電圧△Voは、
次式で示される。 The measurement signal (signal to be compared) Vin 1 from the circuit under test is applied to the gate of FETQ 1 , and
A reference voltage Vin 2 is applied to the gate of FETQ 2 .
Since the FETs Q 1 and Q 2 are connected in cascode together with the transistors Q 3 and Q 4 , deterioration of high frequency characteristics due to the Miller effect can be prevented. The output of the differential amplifier 3 supplies currents I E1 ,
Input as I E2 , differential voltage △ from collector side
It is output as Vo and applied to the differential input terminal of the ECL line receiver 5. This differential voltage △Vo is
It is shown by the following formula.
△Vo＝Vo1−Vo2
＝IE1・R5−IE2・R6
ここで、抵抗R5とR6の共通接続点Ａの電位を、
ECLライン・レシーバ５の“０”レベル電圧
（約−1.8V）とし、又、抵抗R5とR6の両端に発生
する電圧振幅IE1・R5，IE2・R6を、ECLライン・
レシーバ５の論理振幅（1.0V）となるように各
定数を選定することにより、ECLライン・レシ
ーバ５の入力信号レベルに合致させることができ
る。 △Vo=Vo 1 −Vo 2 =I E1・R 5 −I E2・R 6Here , the potential at the common connection point A of resistors R 5 and R 6 is
The ECL line receiver 5's "0" level voltage (approximately -1.8V) is taken as the voltage amplitude I E1・R 5 and I E2・R 6 generated across the resistors R 5 and R 6 .
By selecting each constant so as to have the logical amplitude of the receiver 5 (1.0V), it is possible to match the input signal level of the ECL line receiver 5.
IC化されたECLライン・レシーバ５は、通常
１段当り７〜10倍程度の差動電圧利得を有してい
る。従つて、これを２〜３個縦続接続することに
より、電圧比較回路として必要な利得を得ること
ができる。 The ECL line receiver 5 formed into an IC usually has a differential voltage gain of about 7 to 10 times per stage. Therefore, by cascading two or three of these, the gain required as a voltage comparison circuit can be obtained.
又、ECLライン・レシーバ５の入力電圧範囲
は、−1.8V〜−0.8V程度であり、正の電圧が加わ
るとこのECLライン・レシーバの入力部を破損
することがあるが、本発明回路においては、帰還
回路６によつて、ECLライン・レシーバ５に正
の電圧が加わるのを防止し、これを保護するよう
にしている。即ち、第２図回路において、今、何
んらかの原因で電流IE1，IE2の値が増加し、Ａ点
の電位が上昇したとする。すると、抵抗R7，R8
によつて適当に分圧された分圧電圧efも上昇し、
帰還回路６を介して、電圧制御型定電流源を構成
しているトランジスタQ5のベース電位を上昇さ
せる。これによつて、差動増幅器３に流れる電流
ISが増え、レベルシフト回路４に流れる電流IE1，
IE2を減少させる。このようなコモンモード・フ
イードバツクにより、ECLライン・レシーバ５
の入力電圧レベルVo1，Vo2が正側に上昇するこ
とを防ぎ、ECLライン・レシーバ５を保護する
ことができる。 In addition, the input voltage range of the ECL line receiver 5 is about -1.8V to -0.8V, and if a positive voltage is applied, the input part of the ECL line receiver may be damaged. However, in the circuit of the present invention, The feedback circuit 6 prevents a positive voltage from being applied to the ECL line receiver 5 to protect it. That is, suppose that in the circuit of FIG. 2, the values of the currents I E1 and I E2 increase for some reason, and the potential at point A rises. Then, the resistances R 7 and R 8
The divided voltage ef appropriately divided by is also increased,
Via the feedback circuit 6, the base potential of the transistor Q5 constituting the voltage controlled constant current source is increased. As a result, the current flowing through the differential amplifier 3
IS increases, and the current I E1 flowing through the level shift circuit 4,
I Decrease E2 . With this common mode feedback, the ECL line receiver 5
It is possible to prevent the input voltage levels Vo 1 and Vo 2 from rising to the positive side and protect the ECL line receiver 5.
差動増幅器３において、入力段を構成している
各FETQ1，Q2は、そのドレイン・ソース間電圧
Vdsが上昇すると、ゲートに洩れ電流が流れ、誤
差の原因となることがある。本発明の回路におい
ては、定電流源CC、抵抗R4、トランジスタQ6よ
りなる回路によつて、ドレイン・ソース間電圧
Vdsを、Ic・R4の一定値になるように安定化して
いる。これによつて、高精度を維持することがで
きる。尚、ドレイン・ソース間電圧Vdsは、使用
するFETQ1，Q2の特性表により、ゲート電流が
流れない範囲の電圧が設定されるものとする。 In the differential amplifier 3, each FETQ 1 and Q 2 configuring the input stage has a voltage between its drain and source.
When Vds rises, leakage current flows through the gate, which can cause errors. In the circuit of the present invention, the drain-source voltage is
Vds is stabilized to a constant value of Ic・R 4 . This allows high accuracy to be maintained. It is assumed that the drain-source voltage Vds is set to a voltage within a range in which no gate current flows, according to the characteristic table of the FETs Q 1 and Q 2 used.
尚、上記の実施例において、差動増幅器３の入
力部にアツテネータを付加し、FETの入力電圧
範囲を越えるような高入力信号に対応できるよう
にしてもよい。又、トランジスタQ3，Q4のコレ
クタ間の信号振幅が大きい場合、この間に、例え
ばシヨツトキーバリアダイオードによるクランプ
回路を接続し、振幅を制限するようにすれば、電
圧比較回路としての速度を向上させることができ
る。又、第２図回路において、抵抗R4と並列に
コンデンサを接続すれば、高周波特性を改善する
ことができる。 In the above embodiment, an attenuator may be added to the input section of the differential amplifier 3 so that it can handle high input signals exceeding the input voltage range of the FET. Furthermore, if the signal amplitude between the collectors of transistors Q 3 and Q 4 is large, connecting a clamp circuit using a Schottky barrier diode between them to limit the amplitude will increase the speed of the voltage comparison circuit. can be improved. Furthermore, in the circuit shown in FIG. 2, if a capacitor is connected in parallel with the resistor R4 , the high frequency characteristics can be improved.
（発明の効果）
以上説明したように、本発明によれば、市販の
ECLラインレシーバを利得段に使用するもので、
安価で且つ簡単な構成となり、しかも次に列挙す
るような種々の特徴を有する電圧比較回路が実現
できる。(Effect of the invention) As explained above, according to the present invention, commercially available
This uses an ECL line receiver as a gain stage.
It is possible to realize a voltage comparator circuit that is inexpensive and has a simple configuration, and has various features as listed below.
高周波用FETを入力段に用いた差動増幅器
を用い、信号を直接比較する構成であるから、
入力抵抗が高く、又、リニアリテイーがよい。 The configuration uses a differential amplifier with a high-frequency FET in the input stage to directly compare signals.
High input resistance and good linearity.
FETのドレイン・ソース間電圧を安定化し
ているので、ゲート電流が流れず、高精度が維
持できる。 Since the voltage between the drain and source of the FET is stabilized, no gate current flows and high accuracy can be maintained.
コモン・モードフイードバツクにより、
ECLライン・レシーバの入力レベルを安定化
しているので、ECLライン・レシーバの保護
を確実に行える。 By common mode feedback,
Since the input level of the ECL line receiver is stabilized, the protection of the ECL line receiver can be ensured.
第１図は本発明回路の基本的な構成ブロツク
図、第２図は本発明回路の具体的な接続図、第３
図は従来回路のブロツク図である。
３…差動増幅器、４…レベルシフト回路、５…
ECLライン・レシーバ、６…帰還回路、Q1，Q2
…FET、Q3〜Q8…トランジスタ、R1〜R8…抵
抗。
Figure 1 is a basic configuration block diagram of the circuit of the present invention, Figure 2 is a specific connection diagram of the circuit of the present invention, and Figure 3 is a basic configuration block diagram of the circuit of the present invention.
The figure is a block diagram of a conventional circuit. 3...Differential amplifier, 4...Level shift circuit, 5...
ECL line receiver, 6...feedback circuit, Q 1 , Q 2
…FET, Q 3 to Q 8 … transistor, R 1 to R 8 … resistor.
Claims (1)
いると共に、この差動接続された高周波用FET
に定電流を供給する定電流回路を有した差動増幅
器と、 前記差動接続されたFETとカスコード接続さ
れた第１、第２のトランジスタと、FETのソー
スにベースが接続されエミツタが抵抗R4を介し
て前記第１、第２のトランジスタのベースに接続
された第３のトランジスタとを備え、この第３の
トランジスタのエミツタ回路に定電流を流すこと
で差動接続されたFETのドレイン・ソース間電
圧を一定に安定化させる回路と、 共にベース接地され、それぞれのエミツタに前
記差動増幅器の差動出力信号を受け、コレクタは
２つの抵抗を介して互いに接続された第４、第５
のトランジスタと、このコレクタに接続された抵
抗の共通接続点Ａの電位を分圧する分圧手段と、
からなり、第４、第５のトランジスタのコレクタ
から差動電圧を出力するレベルシフト回路と、 このレベルシフト回路からの信号を入力する
ECLライン・レシーバと、 前記分圧手段で得られた分圧信号を前記差動増
幅器の定電流回路に加え、前記共通接続点Ａの電
位が上昇すると前記差動増幅器の差動出力信号を
減少させる方向に帰還をかける回路と、 を備え、前記差動増幅器の一方のFETのゲート
に測定信号を印加し、他方のFETのゲートに参
照電圧を印加するようにしたことを特徴とする電
圧比較回路。[Claims] 1. A differentially connected high frequency FET is used in the input stage, and this differentially connected high frequency FET is used.
a differential amplifier having a constant current circuit that supplies a constant current to the differential amplifier; first and second transistors connected in cascode to the differentially connected FET; a base connected to the source of the FET and an emitter connected to a resistor R; A third transistor is connected to the bases of the first and second transistors through a transistor 4 , and by flowing a constant current to the emitter circuit of the third transistor, the drains and the drains of the differentially connected FETs are connected. A circuit for stabilizing the source voltage to a constant level;
voltage dividing means for dividing the potential at a common connection point A of the transistor and the resistor connected to the collector;
A level shift circuit outputs a differential voltage from the collectors of the fourth and fifth transistors, and a signal from this level shift circuit is input.
An ECL line receiver and a voltage dividing signal obtained by the voltage dividing means are applied to a constant current circuit of the differential amplifier, and when the potential of the common connection point A increases, the differential output signal of the differential amplifier is decreased. a circuit that applies feedback in the direction of the differential amplifier, and a measurement signal is applied to the gate of one FET of the differential amplifier, and a reference voltage is applied to the gate of the other FET. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6583585A JPS61224720A (en) | 1985-03-29 | 1985-03-29 | voltage comparison circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6583585A JPS61224720A (en) | 1985-03-29 | 1985-03-29 | voltage comparison circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224720A JPS61224720A (en) | 1986-10-06 |
| JPH0462495B2 true JPH0462495B2 (en) | 1992-10-06 |
Family
ID=13298467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6583585A Granted JPS61224720A (en) | 1985-03-29 | 1985-03-29 | voltage comparison circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61224720A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02182018A (en) * | 1989-01-09 | 1990-07-16 | Nippon Telegr & Teleph Corp <Ntt> | Identification circuit |
-
1985
- 1985-03-29 JP JP6583585A patent/JPS61224720A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61224720A (en) | 1986-10-06 |
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