JPH04289900A

JPH04289900A - デジタルピッチシフター

Info

Publication number: JPH04289900A
Application number: JP3054274A
Authority: JP
Inventors: Makoto Iwaooji; 岩大路　誠
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1991-03-19
Filing date: 1991-03-19
Publication date: 1992-10-14
Anticipated expiration: 2016-06-11
Also published as: EP0504684A2; DE69222795T2; US5367118A; DE69222795D1; EP0504684B1; JP3175179B2; HK1004927A1; EP0504684A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、補間法を用いて入力さ
れた波形の音程を変化させるピッチシフターに係り、さ
らに詳しくは、クロスフェード処理によって再生時の波
形不連続点の発生を防止するようにしたデジタルピッチ
シフターに関する。

【０００２】

【従来の技術】従来より、例えば、カラオケ等でマイク
に向かって声を出すとその音声のピッチとは違ったピッ
チの音声がスピーカから出るような効果を出すためのピ
ッチシフト処理を、リアルタイムで行なえるようなピッ
チシフターの実現に対する要請が強い。

【０００３】上述のようなピッチシフト処理を実現した
従来例として、デジタル信号処理を利用したものがある
。このようなデジタルピッチシフターでは、入力波形（
音声信号）が、サンプリングタイミング毎に、歩進幅１
で増加する書込みアドレスに基づき、メモリ上の所定の
先頭アドレスから連続するアドレスに順次書き込まれる
。この場合、書込みアドレスが一定のアドレスまで達し
たら、その書込みアドレスが再び先頭アドレスに戻され
て書込みが続行される。この動作と並行して、メモリに
書き込まれた波形が、ピッチシフト量に対応した歩進幅
（アドレス幅）で順次増加する読出しアドレスに基づい
て読み出されて出力される。例えば、ピッチ周波数を２
倍にしたければ歩進幅は２に設定される。逆に、ピッチ
周波数を１／２倍にしたければ歩進幅は０．５に設定さ
れる。この場合、メモリ上のアドレスは整数であるため
、隣接する２つの整数アドレスから読み出された波形デ
ータが補間されることによって、実数の歩進幅で増加す
るアドレスに対応する波形データが生成される。

【０００４】上述の従来例とは別に、入力波形データを
Ａ／Ｄ変換してメモリに書き込むクロック速度と、メモ
リから波形データを読み出してＤ／Ａ変換するクロック
速度との比自体を、ピッチシフト量に応じて変更するよ
うにしたデジタルピッチシフターも考えられる。

【０００５】このような基本構成を有するデジタルピッ
チシフターでは、メモリ上で、書込みアドレスが進行す
る速さと読出しアドレスが進行する速さが異なるため、
読出しアドレスが書込みアドレスを追い越したり、逆に
書込みアドレスが読出しアドレスを追い越したりする現
象が発生する。このような現象が発生すると、読み出さ
れた波形データが時間的に不連続となるため、出力され
る音声にクリックノイズが発生し、その音質が著しく劣
化してしまう。

【０００６】この現象を防ぐための第１の従来例として
、例えば上述の不連続点近傍において、読出しアドレス
を、データがゼロクロスする点（波形データの振幅がゼ
ロになる点）にジャンプさせることにより、波形データ
の接続をゼロクロス点で行うようにしたものがある（特
開昭６０−３５７９５号公報）。

【０００７】また、第２の従来例として次のようなもの
が提案されている（特開昭６０−１５９７９９号公報）
。この従来例では、まず、波形データの書込みは前述の
基本構成の場合と同じである。これに対して、波形デー
タの読み出しは、メモリ上で一定アドレス離れて指定さ
れる２つの読出しアドレスから同時に行なわれる。そして、通常は、第１の読出しアドレスから読み出され
た波形データが出力される。第１の読出しアドレスと書
込みアドレスの差が所定の時間間隔に相当する差の範囲
内の区間になったら、第１及び第２の読出しアドレスか
ら読み出された２つの波形データが、所定の関数に従っ
て互いにクロスフェードされることにより出力波形デー
タが生成される。この場合、第１の読出しアドレスから
読み出された波形データの混合割合が順次少なくなるよ
うに、また、第２の読出しアドレスから読み出された波
形データの混合割合が順次多くなるようにクロスフェー
ドが行なわれる。そして、第１の読出しアドレスと書込
みアドレスとが一致する直前に、第２の読出しアドレス
と第１の読出しアドレスとが交換され、それ以後、交換
された新たな第１の読出しアドレスから読み出された波
形データが出力される。このような動作が繰り返される
ことによって、前述の不連続点近傍における波形データ
の成分の出力波形データにおける割合ができる限り少な
くなるようにして、ピッチシフト処理が行なわれる。こ
れにより、クリックノイズの発生を最小限に抑制するこ
とが可能となる。

【０００８】

【発明が解決しようとする課題】しかし、上述の第１の
従来例では、その従来例を実際に実現した結果として、
完全にはノイズを取り除くことはできなかった。

【０００９】一方、上述の第２の従来例では、ノイズを
かなり抑制することができる。ここで、第２の従来例で
は、第１の読出しアドレスと書込みアドレスの差が所定
の時間間隔に相当する差の範囲内の区間になったらクロ
スフェードが行なわれるが、自然な出力音声を得るため
には、ピッチシフト量が変更された場合に上述の所定の
時間間隔に相当するアドレス差の値も変更される必要が
ある。このため、第２の従来例では、ピッチシフト量に
応じたアドレス差の設定値を設定する手段と、第１の読
出しアドレスと書込みアドレスの差が上述の設定値に一
致したか否かを判定する手段が必要である。このため、
制御が複雑となり回路規模も増加してしまうという問題
点を有していた。

【００１０】本発明の課題は、ピッチシフト量に係わら
ず、適切なクロスフェード効果を簡単な制御によって安
定して実現することにある。

【００１１】

【課題を解決するための手段】本発明は、波形データが
記憶手段上の所定の記憶領域に循環して順次書き込まれ
、その書込み動作と並行して、指定されたピッチシフト
量に対応する歩進幅で上述の記憶領域から波形データが
循環して読み出されることにより波形データのピッチシ
フトが行なわれるデジタルピッチシフターを前提とする
。

【００１２】まず、歩進幅１で変化する書込みアドレス
を記憶手段に対して順次循環的に指定して入力された波
形データを順次循環的に書込む波形データ書込み手段を
有する。同手段は、例えば、サンプリングタイミング毎
に、書込みアドレスを、１アドレスずつ増加させながら
、前述の所定の記憶領域の先頭アドレスから順次指定し
、その書込みアドレスが記憶領域の最終アドレスまで達
したらそれを先頭アドレスに戻す、というアドレス指定
動作を繰り返す。

【００１３】次に、指定されたピッチシフト量に対応す
る歩進幅で変化する第１の読出しアドレスを記憶手段に
対して順次循環的に指定して第１の波形データを順次循
環的に取得する第１の波形データ取得手段を有する。こ
こで、ピッチシフト量と第１の読出しアドレスは実数値
であり、第１の波形データ取得手段は、第１の読出しア
ドレスの整数部の値に対応するアドレスとその値を＋１
した値に対応するアドレスを記憶手段に対して指定して
２つの波形データを読出し、その２つの波形データを第
１の読出しアドレスの小数部の値に基づいて補間するこ
とにより、第１の波形データを取得する。そして、この
場合のアドレス指定も、書込みアドレスの場合と同様、
循環的に行なわれる。

【００１４】続いて、第１の読出しアドレスに対する相
対的なアドレス値が記記憶領域の全アドレス数の半分の
アドレス数だけ異なる第２のアドレスを記憶手段に対し
て順次循環的に指定して第２の波形データを順次循環的
に取得する第２の波形データ取得手段を有する。ここで
、第２の読出しアドレスも実数値であり、第２の波形デ
ータ取得手段は、第２の読出しアドレスの整数部の値に
対応するアドレスとその値を＋１した値に対応するアド
レスを記憶手段に対して指定して２つの波形データを読
出し、その２つの波形データを第２の読出しアドレスの
小数部の値に基づいて補間することにより、第２の波形
データを取得する。

【００１５】そして、次のようなクロスフェード処理手
段を有する。即ち、同手段は、例えば、まず、第１の読
出しアドレスとそれに対応する書込みアドレスとのアド
レス差である第１のアドレス差データを演算する。次に
、第２の読出しアドレスとそれに対応する書込みアドレ
スとのアドレス差である第２のアドレス差データを演算
する。そして、第１及び第２のアドレス差データと第１
及び第２の波形データとに基づいてクロスフェード演算
を実行することにより、ピッチシフトされた出力波形デ
ータを演算する。具体的には、クロスフェード処理手段
は、第１のアドレス差データに基づいて求まる第１のエ
ンベロープ値を第１の波形データに乗算することにより
第１のクロスフェードデータを演算し、第２のアドレス
差データに基づいて求まる第２のエンベロープ値を第２
の波形データに乗算することにより第２のクロスフェー
ドデータを演算し、これら第１及び第２のクロスフェー
ドデータを合算することにより出力波形データを演算す
る。

【００１６】

【作用】本発明では、記憶手段からの波形データの読出
しは、相対的なアドレス値が記記憶領域の全アドレス数
の半分のアドレス数だけ異なる第１及び第２の読出しア
ドレスから第１及び第２の波形データを読み出す処理と
して行なわれる。

【００１７】そして、クロスフェード処理手段において
、第１及び第２の読出しアドレスにおいて、各読出しア
ドレスが書込みアドレスに近づくほどその読出しアドレ
スに対応する波形データの出力波形データに対する混合
率が小さくなるように、各読出しアドレスが書込みアド
レスから遠ざかるほどその読出しアドレスに対応する波
形データの出力波形データに対する混合率が大きくなる
ように、第１及び第２の波形データがクロスフェードさ
れて、出力波形データが生成される。そして、第１及び
第２の波形データの各混合率は、第１の読出しアドレス
とそれに対応する書込みアドレスとの第１のアドレス差
と、第２の読出しアドレスとそれに対応する書込みアド
レスとの第２のアドレス差に基づいて制御される。

【００１８】このように、本発明では、ピッチシフト量
にかかわらず、書込みアドレスと第１及び第２の読出し
アドレスとのそれぞれのアドレス差に基づいて、第１及
び第２の波形データに対して常にクロスフェード処理が
行われるので、自動的に最適にクロスフェード処理され
た出力波形データが得られる。

【００１９】

【実施例】以下、図面を参照しながら本発明の実施例に
ついて詳細に説明する。実施例の構成図１は、本発明の実施例のシステム構成図である。

【００２０】同図において、ＣＰＵ（中央処理装置）１
は、例えばマイクロプロセッサから成り、特には図示し
ない内蔵のプログラムＲＯＭに格納されているマイクロ
プログラムに従ってシステム全体を制御する。このプロ
グラムは外部に接続されたＲＯＭ等から読み込むように
構成されてもよい。

【００２１】また、ＣＰＵ１は、特には図示しない内蔵
の乗算器、加減算器を有しており、補間演算、アドレス
の算出等を行う。そして、ＣＰＵ１は、これも特には図
示しないが、書込み用アドレスレジスタＷＲＴ、読出し
用アドレスレジスタＲＤ−１、及び読出し用アドレスレ
ジスタＲＤ−２を内蔵しており、それぞれのレジスタに
より、ＣＰＵ１の内部で算出された書込みアドレス（Ｗ
ＲＡＤ）、読出しアドレス１（ＲＤＡＤ１）、及び読出
しアドレス２（ＲＤＡＤ２）を保持する。

【００２２】このＣＰＵ１には、１６ビット幅のデータ
バス６を介して、ＲＡＭ（ランダム・アクセス・メモリ
）２、Ａ／Ｄ変換器（アナログ／デジタル信号変換器）
３、Ｄ／Ａ変換器（デジタル／アナログ信号変換器）４
、ＬＡＴＣＨ（ラッチ回路）５が接続されている。

【００２３】Ａ／Ｄ変換器３は、外部から入力されるア
ナログ信号波形を一定周期間隔でサンプリングし、デジ
タル波形データに変換しデータバス６に出力する。ＲＡ
Ｍ２は、サンプリングタイミング毎に、Ａ／Ｄ変換器３
で得られるデジタル波形データを、１５ビット幅のアド
レスバス７を介してＣＰＵ１の書込み用アドレスレジス
タＷＲＴから出力される書込みアドレス（ＷＲＡＤ）に
よって指定されるアドレス位置に順次記憶する。この記
憶されたデジタル波形データは、同じくアドレスバス７
を介してＣＰＵ１の読出し用アドレスレジスタＲＤ−１
、読出し用アドレスレジスタＲＤ−２からの読出しアド
レス１（ＲＤＡＤ１）、読出しアドレス２（ＲＤＡＤ２
）によってそれぞれ指定されるアドレス位置から、デー
タバス６を介して逐次読み出される。

【００２４】ラッチ回路５は、後述する図２に示すよう
に、１６ビット構成となっており、任意に設定されるピ
ッチシフト量（入力波形のピッチを何倍のピッチに変換
するかを示す数値）を、それぞれ８ビットの整数部と小
数部とに分けて記憶する。このピッチシフト量データは
、２つの読出し用アドレスレジスタＲＤ−１、ＲＤ−２
の、各読出しアドレス１（ＲＤＡＤ１）、読出しアドレ
ス２（ＲＤＡＤ２）に順次加算される。

【００２５】Ｄ／Ａ変換器４は、Ａ／Ｄ変換器３のサン
プリング周期と同じサンプリング周期でＣＰＵ１から与
えられるピッチシフトされたデジタル波形データを、ア
ナログ波形データに変換し、外部のオーディオ装置（ア
ンプ、スピーカ等から構成される）に出力する。

【００２６】信号（ＡＤ）８は、Ａ／Ｄ変換器３のアナ
ログ・デジタル変換データ（Ａ／Ｄデータ）が読み出し
が可能であることをＣＰＵ１に通知するフラグである。また、信号（ＤＡ）９は、Ｄ／Ａ変換器４が新たなデジ
タルデータを受入れ可能であることをＣＰＵ１に通知す
るフラグである。

【００２７】次に、図２に、上記ラッチ回路５のデータ
構成を示す。このデータは前述したようにピッチシフト
処理のために設定されるピッチシフト量のデータである
。

【００２８】具体的には、例えばピッチを１オクターブ
下げたい、即ち周波数を半分にしたいなら、０．５とい
う値が、整数部が「００００００００」（１６進表現で
「００」）、小数部が「１０００００００」（１６進表
現で「８０」）とされて設定される。また、ピッチを１
オクターブ上げたい、即ち周波数を２倍にしたいならば
、２．０という値が、整数部が「００００００１０」（
１６進表現で「０２」）　、小数部が「０００００００
０」（１６進表現で「００」）とされて設定される。同
様に、１．５倍ならば１６進表現で「０１８０」、１．
３倍ならば１６進表現で「０１４Ｃ」が、それぞれ設定
される。なお、本実施例では、上記ラッチ回路５の取り
得る値は２．０までに設定される。

【００２９】上述のピッチシフト量のデータは、後に詳
述するように、ＣＰＵ１内の読出し用アドレスレジスタ
ＲＤ−１の読出しアドレス１（ＲＤＡＤ１）、読出し用
アドレスレジスタＲＤ−２の読出しアドレス２（ＲＤＡ
Ｄ２）に順次加算されたのち、波形をピッチ変換するた
めに行われる補間演算の際に使用される。この場合、各
読出しアドレス１（ＲＤＡＤ１）、２（ＲＤＡＤ２）は
、それぞれ、整数部１６ビット、小数部８ビットの精度
を有するデータである。実施例の動作原理以上の構成を有する本発明の実施例の動作原理について
、まず説明する。

【００３０】始めに、書込み用アドレスレジスタＷＲＴ
の書込みアドレス（ＷＲＡＤ）、読出し用アドレスレジ
スタＲＤ−１の読出しアドレス１（ＲＤＡＤ１）、及び
読出し用アドレスレジスタＲＤ−２の読出しアドレス２
（ＲＤＡＤ２）と、ＲＡＭ２のアドレス空間との相互関
係について説明する。

【００３１】図７（ａ）　〜（ｄ）　は、読出しアドレ
ス１（ＲＤＡＤ１）、２（ＲＤＡＤ２）と書込みアドレ
ス（ＷＲＡＤ）が、ピッチシフト処理に使用されるＲＡ
Ｍ２上のアドレス空間（以下、単に「アドレス空間」と
呼ぶ）上を順次移動して行く場合の、それぞれのアドレ
ス位置の変遷を示している。このピッチシフト処理に使
用されるアドレス空間は、００００（Ｈ）〜８０００（
Ｈ）のアドレス番地を有している。このアドレス空間上
の各アドレス番地は、読出しアドレス１（ＲＤＡＤ１）
、２（ＲＤＡＤ２）又は書込みアドレス（ＷＲＡＤ）の
各１６ビットの整数部のうちの下位１５ビットが、アド
レスバス７を介してＲＡＭ２に供給されることによって
指定される。なお、読出しアドレス１（ＲＤＡＤ１）、
２（ＲＤＡＤ２）は、更に８ビットの小数部を含んでい
るが、この小数部のデータの機能については後述する。

【００３２】図７（ａ）　は初期状態である。書込みア
ドレス（ＷＲＡＤ）と読出しアドレス１（ＲＤＡＤ１）
は、００００（Ｈ）（「Ｈ」は１６進数であることを示
す）となっており、読出しアドレス２（ＲＤＡＤ２）は
、アドレス空間の最終番地７ＦＦＦ（Ｈ）の半分の番地
を示す４０００（Ｈ）となっている。

【００３３】図７（ｂ）　はデジタル波形データの４０
９６サンプル分が処理されて、書込みアドレス（ＷＲＡ
Ｄ）が１０００（Ｈ）となった状態である。この例は、
ピッチシフト量が１．５倍の場合の例であるため、読出
しアドレス１（ＲＤＡＤ１）が書込みアドレス（ＷＲＡ
Ｄ）より先行している。なお、後述するように、変更ピ
ッチが原音より低い場合も全体としては全く同様な経過
をたどる。

【００３４】次に、図７（ｃ）　はデジタル波形データ
の１６３８４サンプル分が処理されて、書込みアドレス
（ＷＲＡＤ）が４０００（Ｈ）となってアドレス空間上
の中間位置に達した状態である。ここでは、読出しアド
レス２（ＲＤＡＤ２）が書込みアドレス（ＷＲＡＤ）に
追い付きつつある。

【００３５】図７（ｄ）　は、書込みアドレス（ＷＲＡ
Ｄ）がアドレス空間を一周して００００（Ｈ）に戻った
状態である。この（ｄ）　と前述した図７（ａ）　は、
読出しアドレス１（ＲＤＡＤ１）と読出しアドレス２（
ＲＤＡＤ２）が入れ代っただけで同じ状態である。そし
て以後、図７（ａ）　〜（ｃ）　の状態が繰り返される
。

【００３６】以上のようにして、書込みアドレス（ＷＲ
ＡＤ）、読出しアドレス１（ＲＤＡＤ１）、及び読出し
アドレス２（ＲＤＡＤ２）の３つのアドレスレス値は、
図１０に模式的に示されるように、００００（Ｈ）から
７ＦＦＦ（Ｈ）の間を循環することになる。

【００３７】ここで、読出しアドレス１（ＲＤＡＤ１）
と書込みアドレス（ＷＲＡＤ）のアドレス差、及び読出
しアドレス２（ＲＤＡＤ２）と書込みアドレス（ＷＲＡ
Ｄ）のアドレス差について考える。まず、例えば図１０
において、読出しアドレス１（ＲＤＡＤ１）と書込みア
ドレス（ＷＲＡＤ）との間には２つのアドレス差Ａ、Ｂ
があるが、ここでは、アドレス差は常に小さい方のアド
レス差Ａを考えることとする。読出しアドレス２（ＲＤ
ＡＤ２）と書込みアドレス（ＷＲＡＤ）のアドレス差に
ついても同様である。従って、読出しアドレス１（ＲＤ
ＡＤ１）に対応するアドレス差と読出しアドレス２（Ｒ
ＤＡＤ２）に対応するアドレス差の２種類のアドレス差
は、アドレス空間の中間番地に対応する値４０００（Ｈ
）を越えることはない。そして、ピッチシフト量が１．
０でない限り、上述の２種類のアドレス差は、一定の変
化量で００００（Ｈ）〜４０００（Ｈ）の間で変化を繰
り返す。

【００３８】図７のピッチシフト量が１．５倍の場合の
各アドレス差の変化特性を図８（ａ）、（ｂ）　に示す
。図８（ａ）　は、書込みアドレス（ＷＲＡＤ）により
入力波形データがＲＡＭ２に３２７６８サンプル書き込
まれる（アドレス空間を一周する）までに得られる、読
出しアドレス１（ＲＤＡＤ１）と書込みアドレス（ＷＲ
ＡＤ）のアドレス差の変化特性を示している。また、図
８（ｂ）　は同様に、読出しアドレス２（ＲＤＡＤ２）
と書込みアドレス（ＷＲＡＤ）のアドレス差の変化を示
している。このままサンプリングが更に進められると、
上述の２種類のアドレス差はそれぞれ図９（ａ）　、（
ｂ）に示すような特性となる。即ち、上述の２種類のア
ドレス差が、同図（ａ）の００００（Ｈ）→４０００（
Ｈ）→００００（Ｈ）、同図（ｂ）の４０００（Ｈ）→
００００（Ｈ）→４０００（Ｈ）と変化する１周期の間
に、書込みアドレス（ＷＲＡＤ）によりＲＡＭ２に書込
まれるサンプル数は、６５５３６サンプルとなる。

【００３９】ピッチシフト量が上述の１．５倍から他の
数値に変化すれば、上述の２種類のアドレス差が、同図
（ａ）　の００００（Ｈ）→４０００（Ｈ）→００００
（Ｈ）、同図（ｂ）　の４０００（Ｈ）→００００（Ｈ
）→４０００（Ｈ）と変化する１周期の間に、書込みア
ドレス（ＷＲＡＤ）によりサンプリングされるサンプル
数が６５５３６個ではなく設定されたピッチシフト量に
対応した数となるが、変化特性自体は相似形（三角波の
波形）を呈する。

【００４０】以上のような事実に基づいて、本実施例に
おいては、サンプリングタイミング毎に、ＲＡＭ２の読
出しアドレス１（ＲＤＡＤ１）と読出しアドレス２（Ｒ
ＤＡＤ２）から２つの波形データが並行して読み出され
（実際にはそれぞれ補間処理が行なわれる）、また、読
出しアドレス１（ＲＤＡＤ１）と書込みアドレス（ＷＲ
ＡＤ）のアドレス差、読出しアドレス２（ＲＤＡＤ２）
と書込みアドレス（ＷＲＡＤ）のアドレス差がそれぞれ
求められる。そして、ここで求められた２種類のアドレ
ス差がそれぞれ正規化された２つの値が上述の２つの波
形データの振幅にエンベロープ値として乗算され、その
結果得られる２つの波形データが加算されることにより
、出力波形データが生成される。即ち、本実施例では、
２つの読出しアドレスから読み出される２つの波形デー
タをクロスフェードさせて出力波形データを生成する点
は前述した第２の従来例と同様であるが、クロスフェー
ドが、一定の区間だけでなく、常時行なわれる点が第２
の従来例と異なる。

【００４１】本実施例におけるクロスフェード処理にお
いては、いずれか一方の読出しアドレス（ＲＤＡＤ１又
はＲＤＡＤ２）が書込みアドレス（ＷＲＡＤ）と接近す
る波形データの不連続点近傍においては、そのアドレス
差は０に近付くため、その近傍の波形データ成分が出力
波形データに混合される割合が小さくなり、不連続点で
のノイズを除去できる。そして、ピッチシフト量にかか
わりなく、２つのアドレス差に基づいてクロスフェード
が常時実行されるため、第２の従来例のようにピッチシ
フト量に応じて決定される区間のみでクロスフェードを
実行するというような複雑な制御を行なう必要がなくな
る。実施例の具体的動作次に、上述した構成の実施例の具体的な動作につき、図
３〜図６のフローチャートを用いて説明する。

【００４２】図３は、図１のＣＰＵ１により実行される
処理のゼネラルフローチャート、図４〜図６は、それぞ
れ、ゼネラルフローチャートのステップＳ３０７、Ｓ３
０９及びＳ３１０の処理を示すサブルーチンフローチャ
ートである。これらの動作は、ＣＰＵ１がその内部の特
には図示しないＲＯＭに記憶されたプログラムを実行す
る動作として実現される。

【００４３】図３において、まず、イニシャル処理が行
われる（ステップＳ３０１）。これにより、図１の、Ｒ
ＡＭ２の記憶内容のクリア、Ａ／Ｄ変換器３、Ｄ／Ａ変
換器４の初期化、各フラグＡＤ，ＤＡのクリア等が行わ
れる。また、ラッチ回路５へのピッチシフト量のデータ
（ＰＤＴ）の設定も行われる。このデータは、ユーザが
特には図示しない設定ボリュームを操作することにより
設定され、既に構成で述べた如く、例えばピッチシフト
量が１．５倍であれば、データＰＤＴは０１８０（Ｈ）
と設定される。

【００４４】このイニシャル処理では、さらに、書込み
用アドレスレジスタＷＲＴ、読出し用のアドレスレジス
タＲＤ−１，ＲＤ−２の初期設定が行われる。まず、書
込み用アドレスレジスタＷＲＴに設定される書込みアド
レス値ＷＲＡＤは、前述したように１６ビットの整数部
のみからなり、図７で説明したように、この値が０００
０（Ｈ）に初期設定される。また、２つの読出し用アド
レスレジスタＲＤ−１，ＲＤ−２に設定されるアドレス
値ＲＤＡＤ１、ＲＤＡＤ２は、図７で説明したように、
ピッチシフト処理に使用されるＲＡＭ２のアドレス空間
の全アドレス数の半分のアドレス数だけ異なっていなけ
ればならない。本実施例では、ピッチシフト処理に使用
されるＲＡＭ２のアドレス空間の全アドレス数は、前述
したように８０００（Ｈ）アドレスとされる。このため
、読出し用アドレスレジスタＲＤ−１のアドレス値ＲＤ
ＡＤ１の１６ビットの整数部の初期値は００００（Ｈ）
に、読出し用アドレスレジスタＲＤ−２のアドレス値Ｒ
ＤＡＤ１の１６ビットの整数部の初期値は４０００（Ｈ
）に設定される。なお、各読出しアドレスの８ビットの
小数部の初期値は００（Ｈ）に設定される。

【００４５】上記ステップＳ３０１のイニシャル処理の
後、まず、Ａ／Ｄ変換器３による入力信号のデジタル信
号への変換が終了したか否かを判定するために、フラグ
ＡＤ（図１の信号８）がＡ／Ｄ変換器３による１サンプ
ル分のＡ／Ｄ変換の終了を示すタイミングまで待ちの状
態となる（ステップＳ３０２）。

【００４６】上記ステップＳ３０２で、フラグＡＤが変
換終了を示したら、次に、書込み用アドレスレジスタＷ
ＲＴの書込みアドレス（ＷＲＡＤ）の１６ビットの整数
部のうち下位１５ビットが、図１のアドレスバス７に出
力されＲＡＭ２に供給される（ステップＳ３０３）。

【００４７】続いて、上記変換が終了した入力デジタル
信号が、Ａ／Ｄ変換器３からデータバス７を介してＲＡ
Ｍ２に転送され、上記ステップＳ３０３でＲＡＭ２に供
給されたアドレスに記憶される（ステップＳ３０４）。

【００４８】そして、書込み用アドレスレジスタＷＲＴ
の書込みアドレス（ＷＲＡＤ）が＋１され、次の入力波
形データのための書込みアドレス（ＷＲＡＤ）が１アド
レス進められる（Ｓ３０５）。

【００４９】このように、上記ステップＳ３０２〜Ｓ３
０５の処理が処理タイミング毎に行われ、これにより、
Ａ／Ｄ変換器３によりデジタル信号に変換された波形入
力データが順次ＲＡＭ２のアドレス空間の００００（Ｈ
）番地から７ＦＦＦ（Ｈ）番地に記憶される。ここで、
書込み用アドレスレジスタＷＲＴは、前述したように１
６ビットの整数部からなるが、ＲＡＭ２に供給されるア
ドレスは、そのうちの下位１５ビットである。従って、
書込みアドレス（ＷＲＡＤ）が順次インクリメントされ
その値が００００（Ｈ）〜７ＦＦＦ（Ｈ）に変化する間
は、ＲＡＭ２上に対してもその値に対応するアドレスが
供給されるが、書込みアドレス（ＷＲＡＤ）が７ＦＦＦ
（Ｈ）から更に＋１されて、８０００（Ｈ）になると、
ＲＡＭ２上に対して供給されるアドレス値は、００００
（Ｈ）に戻る。以下、同様にして、書込みアドレス（Ｗ
ＲＡＤ）の下位１５ビットとしてＲＡＭ２に供給される
アドレス値は、００００（Ｈ）〜７っっＦ（Ｈ）の間を
循環する値となり、これにより、入力波形データは、Ｒ
ＡＭ２のアドレス空間の００００（Ｈ）番地から７ＦＦ
Ｆ（Ｈ）番地の間を循環して記憶されることになる。

【００５０】なお、読出しアドレス１（ＲＤＡＤ１）及
び２（ＲＤＡＤ２）でＲＡＭ２がアクセスされる場合も
、それらの１６ビットの整数部のうちの下位１５ビット
がＲＡＭ２に供給されるため、ＲＡＭ２のアドレス空間
の００００（Ｈ）番地から７ＦＦＦ（Ｈ）番地の間に記
憶されている波形データが循環して読み出されることに
なる。

【００５１】次に、１つ目の補間データを作成するため
に、まず、読出し用アドレスレジスタＲＤ−１の読出し
アドレス１（ＲＤＡＤ１）に、ラッチ回路５に設定され
ているピッチシフト量データＰＤＴが加算される（ステ
ップＳ３０６）。この場合の演算精度は、前述したよう
に、読出しアドレス１（ＲＤＡＤ１）は、整数部が１６
ビット、小数部が８ビットであり、ピッチシフト量デー
タＰＤＴは、整数部、小数部ともに８ビットである。そ
して、このようにして得られた読出しアドレス（ＲＤＡ
Ｄ１）を使用して、補間データ１作成処理が行われる（
ステップＳ３０７）。

【００５２】今、細かい変化幅のピッチシフトを可能に
するためには、ＲＡＭ２から波形データを読み出す場合
に、読出しデータの歩進幅（ピッチシフト量）をＲＡＭ
２に記憶されている波形データの各サンプル位置の精度
で変化させただけでは不十分である。即ち、歩進幅は、
整数値ではなく実数値として扱われる必要がある。この
ため、読出しアドレス１（ＲＤＡＤ１）は、その１６ビ
ットの整数部と８ビットの小数部とによって、実数値と
して表現される。そして、小数部が００（Ｈ）でない場
合には、読出しアドレス１（ＲＤＡＤ１）によって指定
される波形データは、ＲＡＭ２上には実在しない。そこ
で、本実施例では、読出しアドレス１（ＲＤＡＤ１）の
１６ビットの整数部で指定されるアドレスと、それを＋
１した値で指定されるアドレスとから２つの実在する波
形データが読み出され、それら２つの実在する波形デー
タと読出しアドレス１（ＲＤＡＤ１）の８ビットの小数
部のデータとから、補間演算により、実数値の読出しア
ドレス１（ＲＤＡＤ１）によって指定される波形データ
が作成される。

【００５３】これを行なうのが、ステップＳ３０７の補
間データ１作成処理である。以下、この処理について、
図４のフローチャートを用いて詳しく説明する。まず、
図３のステップＳ３０６で作成された読出し用アドレス
レジスタＲＤ−１の読出しアドレス１（ＲＤＡＤ１）の
１６ビットの整数部のアドレス値でＲＡＭ２がアクセス
される（ステップＳ４０１）。

【００５４】これにより、ＲＡＭ２から、第１番目の波
形データ（読出しデータ１）が読み出される（ステップ
Ｓ４０２）。続いて、上記読出し用アドレスレジスタＲ
Ｄ−１の読出しアドレス１（ＲＤＡＤ１）の整数部の値
を＋１したアドレス値でＲＡＭ２がアクセスされる（ス
テップＳ４０３）。

【００５５】これにより、ＲＡＭ２から、第２番目の波
形データ（読出しデータ２）が読み出される（ステップ
Ｓ４０４）。続いて、上述の２つの波形データの差分値
（差分データ１）が演算される（ステップＳ４０５）。

【００５６】さらに、この差分データ１に、上述の読出
しアドレス１（ＲＤＡＤ１）の小数部の値が乗算され、
その乗算結果が読出しデータ１に加算されることにより
、補間データ１が演算される（ステップＳ４０６）。

【００５７】このようにして、実数値として指定される
読出しアドレス１（ＲＤＡＤ１）に対応する波形データ
が、補間データ１として得られる。続いて、図３のフロ
ーに戻って、２つ目の補間データを作成するために、今
度は、読出し用アドレスレジスタＲＤ−２の読出しアド
レス２（ＲＤＡＤ２）に、ラッチ回路５に設定されてい
るピッチシフト量データＰＤＴが加算される（ステップ
Ｓ３０８）。読出しアドレス２（ＲＤＡＤ２）の演算精
度も、整数部が１６ビット、小数部が８ビットである。そして、補間データ１の場合と同様に、補間データ２作
成処理が行われる（ステップＳ３０９）。

【００５８】この処理は、図４と同様の図５のフローチ
ャートで示され、実数値として指定される読出しアドレ
ス２（ＲＤＡＤ２）に対応する補間データ２が、補間演
算により求められる（ステップＳ５０１〜Ｓ５０６）。

【００５９】このように、読出しアドレス１（ＲＤＡＤ
１）と、その読出しアドレス１（ＲＤＡＤ１）よりＲＡ
Ｍ２の循環する記憶領域の半分のアドレス値「４０００
（ＨＥＸ）」に相当するだけ常に異なるアドレスを指示
する読出しアドレス２（ＲＤＡＤ２）とにそれぞれ対応
する２つの補間データ１、２が求められるものである。

【００６０】上述のようにして、サンプリングタイミン
グ毎に、図３のステップＳ３０６〜Ｓ３０９により、２
つの読出しアドレスにそれぞれ対応する２つの補間デー
タ１、２が求められた後、その２つの補間データを用い
て後述するクロスフェード処理によりピッチシフトデー
タが作成される（ステップＳ３１０）。

【００６１】続いて、フラグＤＡがＤ／Ａ変換器４が新
たなデジタルデータの受入れを可能であることを示すの
を待ったうえで（ステップＳ３１１）、上述のステップ
Ｓ３１０で作成されたピッチシフトされた波形データが
Ｄ／Ａ変換器４に出力される（ステップＳ３１２）。そ
して、Ｄ／Ａ変換器４から特には図示しないアンプ、ス
ピーカ等を介して、ピッチ変換された音声が外部に放音
される。

【００６２】このようにステップＳ３０２〜Ｓ３１２が
繰り返されることにより、ピッチシフト処理が実現され
る。最後に、図３のステップＳ３１０のクロスフェード
処理について、図６のフローチャートを用いて詳しく説
明する。この処理では、書込みアドレス（ＷＲＡＤ）と
読出しアドレス１（ＲＤＡＤ１）、読出しアドレス２（
ＲＤＡＤ２）とのそれぞれのアドレス差を記憶するため
の、ＣＰＵ１内に設けられる特には図示しないアドレス
差レジスタ１−１、１−２、２−１、及び２−２が使用
される。なお、これらのレジスタに記憶されるアドレス
差のデータは、１６ビットの整数部と８ビットの小数部
とからなる実数値である。これは、読出しアドレス１（
ＲＤＡＤ１）と読出しアドレス２（ＲＤＡＤ２）が、前
述したように実数値であることによる。

【００６３】図６において、まず、書込みアドレス（Ｗ
ＲＡＤ）から読出しアドレス１（ＲＤＡＤ１）が減算さ
れ、その減算結果の絶対値がアドレス差レジスタ１−１
に格納される（ステップＳ６０１）。この演算により、
書込みアドレス（ＷＲＡＤ）と読出しアドレス１（ＲＤ
ＡＤ１）の、アドレス空間が循環して閉じる点（図１０
の「０」（００００（Ｈ））の位置、以下Ｃ点と称する
）を含まないアドレス差（図１０の差Ａ）が求められる
。

【００６４】次に、書込みアドレス（ＷＲＡＤ）から読
出しアドレス１（ＲＤＡＤ１）が減算され、それに８０
００（Ｈ）が加算されて、その結果の絶対値がアドレス
差レジスタ１−２に格納される（ステップＳ６０２）。この演算は、「（ＷＲＡＤ−０）＋（８０００−ＲＤＡ
Ｄ１）」という演算に等価である。従って、まず、減算
式（ＷＲＡＤ−０）によってＣ点からＷＲＡＤまでのア
ドレス差が求められ、次に、減算式（８０００−ＲＤＡ
Ｄ１）によってＲＤＡＤ１からＣ点までのアドレス差が
求められ、これらの２つのアドレス差が加算されること
により、書込みアドレス（ＷＲＡＤ）と読出しアドレス
１（ＲＤＡＤ１）の、Ｃ点を含むアドレス差（図１０の
差Ｂ）が得られることになる。

【００６５】続いて、上述の２つのアドレス差レジスタ
１−１、１−２の値が比較され、小さい方の値がアドレ
ス差レジスタ１−１に格納される（ステップＳ６０３）
。これにより、前述したように、図９（ａ）　に示した
アドレス差変化特性を有するアドレス差が、アドレス差
レジスタ１−１に得られる。

【００６６】そして、上記アドレス差レジスタ１−１に
得られたアドレス差が図３のステップＳ３０７で得られ
ている補間データ１に乗算され、クロスフェードデータ
１が得られる（ステップＳ６０４）。即ち、図９（ａ）
　に示すような特性を有するアドレス差をエンベロープ
値とする波形データが、クロスフェードデータ１として
得られる。

【００６７】次に、ステップＳ６０５〜Ｓ６０８は、上
記ステップＳ６０１〜Ｓ６０４の処理と同様の動作を読
出しアドレス２（ＲＤＡＤ２）に対して行なうための処
理である。

【００６８】即ち、書込みアドレス（ＷＲＡＤ）との小
さい方のアドレス差をとることにより、図９（ｂ）　に
示したアドレス差変化特性に基づくアドレス差がアドレ
ス差レジスタ２−２に得られる（ステップＳ６０７）。そして、上記アドレス差レジスタ２−２に得られたアド
レス差が図３のステップＳ３０９で得られている補間デ
ータ２に乗算され、クロスフェードデータ２が得られる
（ステップＳ６０８）。即ち、図９（ｂ）　に示すよう
な特性を有するアドレス差をエンベロープ値とする波形
データが、クロスフェードデータ２として得られる。

【００６９】最後に、上記クロスフェードデータ１とク
ロスフェードデータ２が加算され、得られた結果が最大
アドレス差の４０００Ｈで除算され、この除算結果がＤ
／Ａ変換器４への出力データとされる（ステップＳ６０
９）。

【００７０】以上の一連の処理として、図３のステップ
Ｓ３１２のクロスフェード処理が実現される。ここで、
読出しアドレス２（ＲＤＡＤ２）は、イニシャル時に設
定したように、読出しアドレス１（ＲＤＡＤ１）とは「
４０００（Ｈ）」だけ異なっているので、そのアドレス
差の変化特性が図９（ｂ）　に示すようになることは既
に述べた通りである。従って、読出しアドレス１（ＲＤ
ＡＤ１）のアドレス差１−１と読出しアドレス２（ＲＤ
ＡＤ２）のアドレス差２−２を合算すると４０００（Ｈ
）となり、両者は互いに最大値４０００（Ｈ）を補完し
合う関係にある。

【００７１】この２つのアドレス差をそれぞれのエンベ
ロープ値としているクロスフェードデータ１とクロスフ
ェードデータ２は、一方のアドレスが書込みアドレス（
ＷＲＡＤ）に近接するに伴ってアドレス差が小さくなる
と、即ちエンベロープ値が小さくなると、他方のアドレ
ス差は一方を補完する形で大きくなる。即ちエンベロー
プ値が大きくなる。

【００７２】この２つの波形データを合算すれば、いず
れか一方の読出しアドレスが書込みアドレス（ＷＲＡＤ
）と交叉する波形不連続点において、その波形不連続点
におけるクロスフェードデータのエンベロープ値はほと
んどゼロであり、これを補完する一方のクロスフェード
データのエンベロープ値は最大となる。

【００７３】即ち、波形不連続点を通過するクロスフェ
ードデータは、エンベロープ値がゼロに近いため殆ど発
音データを構成しない。これに対して、一方のクロスフ
ェードデータは、この時アドレス空間に書き込まれてい
るデータの必ず中間から作成されるものであり、このた
め波形に不連続がなく、かつ、エンベロープ値は上述し
たように最大であるから、クロスフェードで最も優勢に
発音されるデータとなる。

【００７４】これにより、波形不連続点の出現は消滅す
るものである。なお、上記ステップＳ６０９で、合算さ
れたクロスフェードデータを最大アドレス差の４０００
Ｈで除算しているが、この処理は、読出しアドレス１（
ＲＤＡＤ１）のアドレス差１−１と読出しアドレス２（
ＲＤＡＤ２）のアドレス差２−２を合算すると４０００
（Ｈ）となるため、この合算結果が１となるように正規
化を行なうための処理である。

【００７５】

【発明の効果】本発明によれば、ピッチシフト量にかか
わらず、書込みアドレスと第１及び第２の読出しアドレ
スとのそれぞれのアドレス差に基づいて、第１及び第２
の波形データに対して常にクロスフェード処理が行われ
るので、自動的に最適にクロスフェード処理された出力
波形データが得ることが可能となる。

【００７６】このように、本発明では、単純にアドレス
差を演算してそれをエンベロープ値として２つの波形デ
ータに乗算するだけでクロスフェード処理を実現でき、
従って、安価な装置で品質の高いピッチシフトされた波
形データを得ることが可能となる。

【図面の簡単な説明】

【図１】本発明に係わる一実施例のシステム構成図であ
る。

【図２】図１のラッチ内のデータ構成を示す図である。

【図３】ゼネラルフローチャートである。

【図４】補間データ１の作成ルーチンである。

【図５】補間データ２の作成ルーチンである。

【図６】クロスフェード処理ルーチンである。

【図７】各アドレスの移り変わりを説明する図である。

【図８】アドレス差変化の特性を示す図（その１）であ
る。

【図９】アドレス差変化の特性を示す図（その２）であ
る。

【図１０】アドレス空間を説明する図である。

【符号の説明】

１　　　　　　ＣＰＵ（中央処理装置）２　　　　　　
ＲＡＭ（ランダム・アクセス・メモリ）３　　　　　　
Ａ／Ｄ変換器（アナログ・デジタル変換器）４　　　　
　　Ｄ／Ａ変換器（デジタル・アナログ変換器）５　　
　　　　ＬＡＴＣＨ（ラッチ）６　　　　　　データバス７　　　　　　アドレスバス８　　　　　　ＡＤフラグ９　　　　　　ＤＡフラグ

Claims

【特許請求の範囲】

【請求項１】　　波形データが記憶手段上の所定の記憶
領域に循環して順次書き込まれ、該書込み動作と並行し
て、指定されたピッチシフト量に対応する歩進幅で前記
記憶領域から前記波形データが循環して読み出されるこ
とにより前記波形データのピッチシフトが行なわれるデ
ジタルピッチシフターにおいて、歩進幅１で変化する書
込みアドレスを前記記憶手段に対して順次循環的に指定
して入力された波形データを順次循環的に書込む波形デ
ータ書込み手段と、指定されたピッチシフト量に対応す
る歩進幅で変化する第１の読出しアドレスを前記記憶手
段に対して順次循環的に指定して第１の波形データを順
次循環的に取得する第１の波形データ取得手段と、前記
第１の読出しアドレスに対する相対的なアドレス値が前
記記記憶領域の全アドレス数の半分のアドレス数だけ異
なる第２のアドレスを前記記憶手段に対して順次循環的
に指定して第２の波形データを順次循環的に取得する第
２の波形データ取得手段と、前記第１の読出しアドレス
とそれに対応する前記書込みアドレスとのアドレス差で
ある第１のアドレス差データを演算し、前記第２の読出
しアドレスとそれに対応する前記書込みアドレスとのア
ドレス差である第２のアドレス差データを演算し、該第
１及び第２のアドレス差データと前記第１及び第２の波
形データとに基づいてクロスフェード演算を実行するこ
とにより、ピッチシフトされた出力波形データを演算す
るクロスフェード処理手段と、を有することを特徴とす
るデジタルピッチシフター。
【請求項２】　　前記クロスフェード処理手段は、前記
第１のアドレス差データに基づいて求まる第１のエンベ
ロープ値を前記第１の波形データに乗算することにより
第１のクロスフェードデータを演算し、前記第２のアド
レス差データに基づいて求まる第２のエンベロープ値を
前記第２の波形データに乗算することにより第２のクロ
スフェードデータを演算し、該第１及び第２のクロスフ
ェードデータを合算することにより前記出力波形データ
を演算する、ことを特徴とする請求項１に記載のデジタ
ルピッチシフター。
【請求項３】　　前記ピッチシフト量、前記第１及び第
２の読出しアドレス並びに前記第１及び第２のアドレス
差データは実数値であり、前記第１の波形データ取得手
段は、前記第１の読出しアドレスの整数部の値に対応す
るアドレスとその値を＋１した値に対応するアドレスを
前記記憶手段に対して指定して２つの波形データを読出
し、該２つの波形データを前記第１の読出しアドレスの
小数部の値に基づいて補間することにより、前記第１の
波形データを取得し、前記第２の波形データ取得手段は
、前記第２の読出しアドレスの整数部の値に対応するア
ドレスとその値を＋１した値に対応するアドレスを前記
記憶手段に対して指定して２つの波形データを読出し、
該２つの波形データを前記第２の読出しアドレスの小数
部の値に基づいて補間することにより、前記第２の波形
データを取得する、ことを特徴とする請求項１又は２に
記載のデジタルピッチシフター。