JPH04199909A - C-mos imput circuit - Google Patents
C-mos imput circuitInfo
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- JPH04199909A JPH04199909A JP2325738A JP32573890A JPH04199909A JP H04199909 A JPH04199909 A JP H04199909A JP 2325738 A JP2325738 A JP 2325738A JP 32573890 A JP32573890 A JP 32573890A JP H04199909 A JPH04199909 A JP H04199909A
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- input
- mos transistor
- circuit
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- type mos
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、Ｃ−ＭＯＳ回路に関し、特に、入力インピー
ダンスが低く、外来雑音の影響が低減され、且つ低消費
電力であるＣ−ＭＯＳ入力回路に関する。[Detailed Description of the Invention] [Object of the Invention] (Field of Industrial Application) The present invention relates to a C-MOS circuit, and in particular, a C-MOS circuit that has low input impedance, reduced influence of external noise, and low power consumption. This invention relates to a C-MOS input circuit.
（従来の技術）
第５図にプルアップ抵抗を用いた従来のＣ−ＭＯＳ入力
回路の例を示す。同図は、Ｐ型ＭＯＳトランジスタＰ１
及びＮ型ＭＯＳトランジスタＮ１によるインバータ回路
を構成しており、プルアップ抵抗Ｒは、入力開放の時に
インバータの出力が不安定となるのを防止することを目
的としている。(Prior Art) FIG. 5 shows an example of a conventional C-MOS input circuit using a pull-up resistor. The figure shows a P-type MOS transistor P1
and an N-type MOS transistor N1 constitute an inverter circuit, and the purpose of the pull-up resistor R is to prevent the output of the inverter from becoming unstable when the input is open.
このように、プルアップに抵抗のみを用いると、入力イ
ンピーダンスはほぼ抵抗Ｒの値となり、従って、開放時
の外来雑音からの影響を考えた場合、抵抗Ｒは低い値に
なるはと人力インピーダンスが低くなり、雑音の影響か
低減される。In this way, if only a resistor is used for pull-up, the input impedance will be approximately the value of the resistor R. Therefore, when considering the influence from external noise when open, the resistor R will have a low value. The effect of noise is reduced.
しかしながら、抵抗Ｒの値を低くするほど、入力を「Ｌ
レベル」とした時の電流が大きくなり、全体の消費電流
か大きくなってしまうという問題があった。However, the lower the value of the resistor R, the lower the input
There was a problem in that the current when the voltage level was set to "level" increased, resulting in an increase in the overall current consumption.
（発明が解決しようとする課題）
以上の様に、従来のプルアップ抵抗を用いたＣ−Ｆｖｌ
０ Ｓ入力回路では、プルアップ抵抗の値を低くする
ほど、入力を「Ｌレベル」とした時の電流が大きくなり
、全体の消費電流か大きくなってしまうという欠点があ
った。(Problem to be solved by the invention) As described above, C-Fvl using the conventional pull-up resistor
The 0S input circuit has a drawback that the lower the value of the pull-up resistor, the larger the current when the input is set to "L level", resulting in a larger overall current consumption.
本発明は、上記問題点を解決するもので、その目的は、
入力開放時に入力インピーダンスか低く、外来雑音の影
響が低減され、且つ低消費電力であるＣ−ＭＯＳ入力回
路を提供することである。The present invention solves the above problems, and its purpose is to:
It is an object of the present invention to provide a C-MOS input circuit which has low input impedance when the input is open, reduces the influence of external noise, and has low power consumption.
［発明の構成］
（課題を解決するための手段）
前記課題を解決するために、本発明の第１の特徴は、第
１図に示す如く、Ｐ型ＭＯＳトランジスタＰ１及びＮ型
ＭＯＳトランジスタＮ１によるインバータ回路と、前記
インバータの入力をプルアップする抵抗Ｒ１とを備える
Ｃ −Ｍ ＯＳ入力回路において、前記抵抗Ｒ１と並列
に接続されるＭ Ｏ８型トランジスタＰ２を具備し、前
記Ｍ ＯＳ型トランジスタＰ２のゲートと前記インバー
タ回路の出力を接続することである。[Structure of the Invention] (Means for Solving the Problems) In order to solve the above problems, the first feature of the present invention is that, as shown in FIG. The C-MOS input circuit includes an inverter circuit and a resistor R1 that pulls up the input of the inverter. The second step is to connect the gate and the output of the inverter circuit.
また、本発明の第２の特徴は、請求項１に記載のＣ−Ｍ
ＯＳ入力回路において、第３図に示す如く、前記ＭＯＳ
型トランジスタＰ２と直列に抵抗Ｒ２を接続することで
ある。Further, the second feature of the present invention is that the C-M according to claim 1
In the OS input circuit, as shown in FIG.
In this case, a resistor R2 is connected in series with the type transistor P2.
また、本発明の第３の特徴は、第２図に示す如く、Ｐ型
ＭＯＳＩ−ランシスタＰ１及びＮ型ＭＯＳトランジスタ
Ｎ１によるインバータ回路と、前記インバータの入力を
プルダウンする抵抗Ｒ１とを備えるＣ−ＭＯＳ入力回路
において、前記抵抗Ｒ１と並列に接続されるＭＯＳ型ト
ランジスタＮ２を具備し、前記Ｍ ＯＳ型トランジスタ
Ｎ２のゲートと前記インバータ回路の出力を接続するこ
とである。Further, the third feature of the present invention is that, as shown in FIG. 2, a C-MOS is provided with an inverter circuit including a P-type MOS transistor P1 and an N-type MOS transistor N1, and a resistor R1 that pulls down the input of the inverter. The input circuit is provided with a MOS transistor N2 connected in parallel with the resistor R1, and the gate of the MOS transistor N2 is connected to the output of the inverter circuit.
更に、本発明の第４の特徴は、請求項３に記載のＣ−Ｍ
ＯＳ入力回路において、第４図に示す如く、前記ＭＯＳ
型トランジスタＮ２と直列に抵抗Ｒ２を接続することで
ある。Furthermore, a fourth feature of the present invention is the C-M according to claim 3.
In the OS input circuit, as shown in FIG.
In this case, a resistor R2 is connected in series with the type transistor N2.
（作用）
本発明の第１及び第２の特徴のＣ−ＭＯＳ入力回路では
、入力か開放の時、インバータの出力端子が「Ｌレベル
」となるため、Ｐ型ＭＯＳトランジスタＰ２か「ＯＮ」
になり、人力インピーダンスか低くなる。また、人力を
「Ｌレベル」にした場合は、出力端子か「Ｈレベル」に
なるため、Ｐ型ＭＯＳトランジスタＰ２かｒＯＦＦＪに
なり、電源ｖＣＣからの電流は、抵抗Ｒからたけになり
、消費電流は低減する。(Function) In the C-MOS input circuit according to the first and second features of the present invention, when the input is open, the output terminal of the inverter is at "L level", so the P-type MOS transistor P2 is "ON".
, and the human power impedance becomes low. In addition, when the human power is set to "L level", the output terminal becomes "H level", so the P-type MOS transistor P2 becomes rOFFJ, and the current from the power supply vCC increases from the resistor R, so the current consumption is reduced.
また、本発明の第３及び第４の特徴のＣ−ＭＯＳ入力回
路では、入力か開放の時、インバータの出力端子か「Ｈ
レベル」となるため、Ｐ型ＭＯＳトランジスタＰ２か「
ＯＮ」になり、人力インピーダンスか低くなる。また、
入力を「Ｈレベル」にした場合は、出力端子か「Ｌレベ
ル」になるため、Ｎ型ＭＯＳトランジスタＮ２かｒＯＦ
ＦＪになり、入力流れ込み電流を減少させることかでき
、前段に接続される回路の消費電流を減少させることに
なるため、前段の回路も含めたシステム全体として、消
費電流か低減する。Further, in the C-MOS input circuit according to the third and fourth features of the present invention, when the input is open, the output terminal of the inverter is
level", so P-type MOS transistor P2 or "
"ON" and the human power impedance becomes low. Also,
When the input is set to "H level", the output terminal becomes "L level", so the N-type MOS transistor N2 or rOF
FJ, the input current flowing in can be reduced, and the current consumption of the circuit connected to the previous stage is reduced, so the current consumption of the entire system including the circuit of the previous stage is reduced.
（実施例） 以下、本発明に係る実施例を図面に基ついて説明する。(Example) Embodiments of the present invention will be described below with reference to the drawings.
第１図に本発明の第１の実施例を示す。同図はプルアッ
プ抵抗と並列にＰ型ＭＯＳトランジスタを用いたＣ−Ｍ
ＯＳ入力回路を示したものである。FIG. 1 shows a first embodiment of the present invention. The figure shows a C-M using a P-type MOS transistor in parallel with a pull-up resistor.
This shows an OS input circuit.
同図において、Ｐ型ＭＯＳトランジスタＰ２のゲートは
Ｐ型ＭＯＳＩ−ランンスタ及びＮ型ＭＯＳトランジスタ
Ｎ１て構成されるインバータの出力に接続され、ドレイ
ンはインバータの入力に接続されている。このように構
成された回路では、人力か開放の時、インバータの８カ
端子か「Ｌレベル」となるため、Ｐ型ＭＯＳトランンス
タＰ２か「ＯＮ」になり、入力インピーダンスか低く
（Ｐ２ＯＮ抵抗とＲ１の並列抵抗の値に）なるため、
外来雑音による影響を低減させることかできる。また、
入力を「Ｌレベル」にした場合は、出力端子か「Ｈレベ
ル」になるため、Ｐ型ＭＯＳＩ−ランシスタＰ２がｒＯ
ＦＦＪになり、電源ＶＣＣからの電流は、抵抗Ｒからた
けになり、消費電流は低減することができる。In the figure, the gate of the P-type MOS transistor P2 is connected to the output of an inverter constituted by a P-type MOS I-run transistor and the N-type MOS transistor N1, and the drain is connected to the input of the inverter. In a circuit configured in this way, when the circuit is opened manually, the 8 terminals of the inverter are at the "L level", so the P-type MOS transistor P2 is turned "ON", and the input impedance is low.
(The value of the parallel resistance of P2ON resistance and R1), so
It is possible to reduce the influence of external noise. Also,
When the input is set to "L level", the output terminal also becomes "H level", so P-type MOSI-run transistor P2 becomes rO
FFJ is established, and the current from the power supply VCC is increased from the resistor R, and the current consumption can be reduced.
次に、第２図に本発明の第２の実施例を示す。Next, FIG. 2 shows a second embodiment of the present invention.
同図はプルダウン抵抗と共にＮ型ＭＯＳトランジスタを
用いたＣ−ＭＯＳ入力回路を示したものである。同図に
おいて、Ｎ型ＭＯＳトランジスタＮ２のゲートはＰ型Ｍ
ＯＳトランジスタ及びＮ型ＭＯＳトランジスタＮ１て構
成されるインバータの出力に接続され、ドレインはイン
バータの入力に接続されている。このように構成された
回路では、入力か開放の時、インバータの出力端子か「
Ｈレベル」となるため、Ｐ型ＭＯＳトラノシスタＰ２か
ｒＯＮＪになり、やはり入力インピーダンスを低く
（Ｎ２ＯＮ抵抗とＲ１の並列抵抗の値と）する二とがで
きる。また、入力を「Ｈレベル」にした場合は、出力端
子か「Ｌレベル」になるため、Ｎ型ＭＯＳトランジスタ
Ｎ２かｒＯＦＦＪになり、入力流れ込み電流を減少させ
ることかでき、前段に接続される回路の消費電流を減少
させることになるため、前段の回路も含めたシステム全
体として、消費電流を低減させることができる。This figure shows a C-MOS input circuit using an N-type MOS transistor together with a pull-down resistor. In the same figure, the gate of the N-type MOS transistor N2 is the P-type MOS transistor N2.
It is connected to the output of an inverter composed of an OS transistor and an N-type MOS transistor N1, and its drain is connected to the input of the inverter. In a circuit configured in this way, when the input is open, the inverter's output terminal is
Since it becomes "H level", it becomes a P-type MOS transistor P2 or rONJ, which also lowers the input impedance.
(The value of the N2ON resistance and the parallel resistance of R1) can be obtained. In addition, when the input is set to "H level", the output terminal becomes "L level", so it becomes N-type MOS transistor N2 or rOFFJ, which can reduce the input current flowing into the circuit connected to the previous stage. Therefore, the current consumption of the entire system including the preceding stage circuit can be reduced.
次に、第３図に本発明の第３の実施例を示す。Next, FIG. 3 shows a third embodiment of the present invention.
同図はプルアップ抵抗Ｒ１と並列にＰ型ＭＯＳトランジ
スタＰ２と抵抗Ｒ２を挿入したＣ−ＭＯＳ入力回路を示
したものである。本実施例では、入力が開放の時、Ｐ型
ＭＯＳトランジスタＰ２がｒＯＮＪになり、人力インピ
ーダンスは抵抗Ｒ１と抵抗Ｒ２の並列の値になり、また
、入力を「Ｌレベル」にした場合は、Ｐ型ＭＯＳトラン
ジスタＰ２がｒＯＦＦＪになり、入力インピーダンスは
抵抗Ｒ１の値となる。This figure shows a C-MOS input circuit in which a P-type MOS transistor P2 and a resistor R2 are inserted in parallel with a pull-up resistor R1. In this embodiment, when the input is open, the P-type MOS transistor P2 becomes rONJ, and the human input impedance becomes the parallel value of the resistors R1 and R2. Also, when the input is set to "L level", the P-type MOS transistor P2 becomes rONJ. The type MOS transistor P2 becomes rOFFJ, and the input impedance becomes the value of the resistor R1.
更に、第４図は本発明の第４の実施例であるが、同図の
ようにＮ型ＭＯＳトランジスタＮ２に直列に抵抗を挿入
しても第３の実施例と同様の効果か得られる。Further, although FIG. 4 shows a fourth embodiment of the present invention, the same effect as the third embodiment can be obtained even if a resistor is inserted in series with the N-type MOS transistor N2 as shown in the figure.
［発明の効果］
以上の様に本発明によれば、Ｃ−ＭＯＳ入力回路におい
て、プルアップ抵抗、或いはプルダウン抵抗と共に、Ｍ
ＯＳ型トランジスタを使用することとしたので、入力開
放時に入力インピーダンスか低く、外来雑音の影響か低
減され、且つ低消費電力であるＣ−ＭＯＳ入力回路を提
供することかできる。[Effects of the Invention] As described above, according to the present invention, in the C-MOS input circuit, the M
Since an OS type transistor is used, it is possible to provide a C-MOS input circuit that has low input impedance when the input is open, reduces the influence of external noise, and has low power consumption.
第１図は本発明の第１の実施例に係るプルアップしたＣ
−ＭＯＳ入力回路の回路図、
第２図は本発明の第２の実施例に係るプルダウンしたＣ
−ＭＯＳ入力回路の回路図、
第３図は本発明の第３の実施例に係るプルアップしたＣ
−ＭＯＳ入力回路の回路図、
第４図は本発明の第４の実施例に係るプルダウンしたＣ
−Ｍ、Ｏ５入力回路の回路図、第５図は従来のプルアッ
プしたＣ−ＭＯＳ入力回路の回路図である。
Ｐｌ、Ｒ２・・・ Ｐ型ＭＯＳトランジスタＮ１、Ｎ２
・ Ｎ型ＭＯＳトランンスタＲ１、Ｒ２・・ 抵抗
■ＣＣ・・ 電源
ＩＮ ・・・ 入力端子
ＯＵＴ ・・・ 出力端子FIG. 1 shows a pulled-up C according to the first embodiment of the present invention.
-Circuit diagram of MOS input circuit, FIG. 2 is a pull-down C according to the second embodiment of the present invention.
-Circuit diagram of MOS input circuit, FIG. 3 is a pull-up C according to the third embodiment of the present invention.
-Circuit diagram of MOS input circuit, FIG. 4 is a pull-down C according to the fourth embodiment of the present invention.
-M, O5 input circuit circuit diagram. FIG. 5 is a circuit diagram of a conventional pull-up C-MOS input circuit. Pl, R2... P-type MOS transistors N1, N2
・ N-type MOS transistors R1, R2... Resistance CC... Power supply IN... Input terminal OUT... Output terminal
Claims (4)
スタによるインバータ回路と、前記インバータの入力を
プルアップする抵抗とを備えるＣ−ＭＯＳ入力回路にお
いて、前記抵抗と並列に接続されるＭＯＳ型トランジス
タを有し、前記ＭＯＳ型トランジスタのゲートと前記イ
ンバータ回路の出力を接続することを特徴とするＣ−Ｍ
ＯＳ入力回路。(1) A C-MOS input circuit including an inverter circuit including a P-type MOS transistor and an N-type MOS transistor, and a resistor that pulls up the input of the inverter, including a MOS transistor connected in parallel with the resistor. , a C-M characterized in that the gate of the MOS transistor and the output of the inverter circuit are connected.
OS input circuit.
ることを特徴とする請求項１に記載のＣ−ＭＯＳ入力回
路。(2) The C-MOS input circuit according to claim 1, further comprising a resistor connected in series with the MOS transistor.
スタによるインバータ回路と、前記インバータの入力を
プルダウンする抵抗とを備えるＣ−ＭＯＳ入力回路にお
いて、前記抵抗と並列に接続されるＭＯＳ型トランジス
タを有し、前記ＭＯＳ型トランジスタのゲートと前記イ
ンバータ回路の出力を接続することを特徴とするＣ−Ｍ
ＯＳ入力回路。(3) A C-MOS input circuit comprising an inverter circuit including a P-type MOS transistor and an N-type MOS transistor, and a resistor that pulls down the input of the inverter, including a MOS transistor connected in parallel with the resistor; A C-M characterized in that the gate of the MOS transistor and the output of the inverter circuit are connected.
OS input circuit.
ることを特徴とする請求項３に記載のＣ−ＭＯＳ入力回
路。(4) The C-MOS input circuit according to claim 3, characterized in that a resistor is connected in series with the MOS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2325738A JPH04199909A (en) | 1990-11-29 | 1990-11-29 | C-mos imput circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2325738A JPH04199909A (en) | 1990-11-29 | 1990-11-29 | C-mos imput circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04199909A true JPH04199909A (en) | 1992-07-21 |
Family
ID=18180111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2325738A Pending JPH04199909A (en) | 1990-11-29 | 1990-11-29 | C-mos imput circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04199909A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260922A (en) * | 2004-03-10 | 2005-09-22 | Power Integrations Inc | Method and apparatus for robust mode selection with low power consumption |
-
1990
- 1990-11-29 JP JP2325738A patent/JPH04199909A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260922A (en) * | 2004-03-10 | 2005-09-22 | Power Integrations Inc | Method and apparatus for robust mode selection with low power consumption |
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