[go: up one dir, main page]

JPH04181703A - 積層バリスタ - Google Patents

積層バリスタ

Info

Publication number
JPH04181703A
JPH04181703A JP2311098A JP31109890A JPH04181703A JP H04181703 A JPH04181703 A JP H04181703A JP 2311098 A JP2311098 A JP 2311098A JP 31109890 A JP31109890 A JP 31109890A JP H04181703 A JPH04181703 A JP H04181703A
Authority
JP
Japan
Prior art keywords
varistor
sintered body
ceramic layer
ceramic
internal electrodes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2311098A
Other languages
English (en)
Other versions
JP3000662B2 (ja
Inventor
Akiyoshi Nakayama
晃慶 中山
Kazuyoshi Nakamura
和敬 中村
Yasunobu Yoneda
康信 米田
Yukio Sakabe
行雄 坂部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2311098A priority Critical patent/JP3000662B2/ja
Publication of JPH04181703A publication Critical patent/JPH04181703A/ja
Application granted granted Critical
Publication of JP3000662B2 publication Critical patent/JP3000662B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Thermistors And Varistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体セラミックスよりなるセラミック焼結
体内に複数の内部電極が配置されている積層バリスタに
関する。
〔従来の技術〕
バリスタは、サージ吸収素子または電圧安定化素子等と
して広く用いられている。バリスタの電気的特性は、下
記の実験式で表される。
1 / i = (V、’V、 )“ 上記の実験式に8いて、■はバリスタに流れる電流、■
は印加電圧、■、は素子にiAの電流が流れたときの端
子間電圧てあり、通常1mへの値を採用し、バリスタ電
圧V l m Aとして表されている。また、αは、電
圧非直線係数を示し、バリスタを電気回路に組み込んだ
際に電圧が如何に制御されるかを示すものであり、αの
値が大きい程、電圧制御性に優れている。
近年、通信機等の電子機器分野では、部品の小型化及び
集積化が急速に進んでおり、それに伴って、バリスタに
おいても、実装密度を高めるための超小型化及び低電圧
化の要求か強くなってきている。このような要求に応え
るものとして、積層バリスタが提案されている(特公昭
58−23921号公報)。
この第1の形式の積層バリスタでは、半導体セラミック
スよりなるセラミック焼結体内に複数の内部電極か半導
体セラミック層を介して重なり合うように配置されてい
る。複数の内部電極間に半導体セラミック層を介在させ
るものであるため、半導体結晶粒子を巨大に成長させる
ことなく、内部電極間の粒界数を減少させることかでき
、それによってバリスタ電圧の低電圧化が果たされてい
る。
他方、上記積層バリスタを改良するものとして、未だ公
知ではないが、ショットキー障壁を利用した積層バリス
タか提案されている(特願平]−302496号)。
ショットキー障壁を利用した第2の形式の積層バリスタ
では、半導体セラミックスよりなるセラミック焼結体内
に、複数の内部電極と、非接続型内部電極とが配置され
ている。そして、各内部電極及び非接続型内部電極と、
半導体セラミックス層との界面のショットキー障壁を利
用して電圧非直線性が得られている。また、このショッ
トキー障壁を利用した積層バリスタでは、内部電極と非
接続型内部電極との間に、並びに非接続型内部電極間に
挟まれたセラミック層の結晶粒界数が2以下とされてお
り、電極と半導体セラミックスとの界面のショットキー
障壁を利用してバリスタ特性を得ているため、バリスタ
電圧のばらつきも低減される。
〔発明が解決しようとする課題] 上述した第1の形式の積層バリスタでは、酸化亜鉛結晶
粒界に起因する電圧非直線性を利用してバリスタ特性を
得ており、他方、第2の形式の積層バリスタでは、電極
と酸化亜鉛結晶との界面のショットキー障壁によってバ
リスタ特性を得ている。
ところて、酸化亜鉛結晶1粒界あたりのバリスタ電圧は
約2〜3V(両極性)であり、電極と酸化亜鉛との界面
におけるショットキー障壁に基づくバリスタ電圧は約4
V(単極性)である。従って、積層バリスタにおいて、
例えば、4Vのバリスタ電圧を得ようとした場合、電極
間に挟まれる酸化亜鉛結晶粒界の個数は0とすることが
望ましい。すなわち、電極間の距離か20μmとすると
、酸化亜鉛結晶は少なくとも20μm以上の粒径を有す
るように粒成長させねばならない。
もっとも、酸化亜鉛結晶の粒径を大きくせずに、電極間
距離を狭くすることも考えられる。しかしながら、電極
間距離を狭くするにも自ずと限度かあり、加工上の制約
から、電極間距離を少なくとも15μm以上としなけれ
ばならない。よって、4Vのバリスタ電圧を得ようとし
た場合、酸化亜鉛の結晶粒は少なくとも15μm以上に
粒成長させることが望ましい。
ところが、酸化亜鉛の結晶を大きく成長させると、セラ
ミック焼結体の密度が低下し、空孔か多数形成される。
その結果、空孔の増加により耐環境特性、特に耐湿特性
が低下するという問題があった。
耐湿特性を改善する方法として、セラミック焼結体の外
表面をガラスによりコーティングする方法が知られてい
る。しかしながら、このようなコーティング方法では、
個々のセラミック焼結体毎にガラスペーストを塗布し、
焼結体同士あるいは焼結体と匣が融着しないように焼き
付けなければならず、作業が非常に煩雑であり、かつコ
スト上昇要因につながる。
本発明の目的は、バリスタ電圧が低められており、かつ
耐環境特性に優れており、さらに比較的容易な工程によ
り製造することができる安価な積層バリスタを提供する
ことにある。
〔課題を解決するだめの手段〕
本願の請求項】に記載の発明は、セラミック焼結体と、
セラミック焼結体内において半導体セラミック層を介し
て重なり合うように配置された複数の内部電極とを備え
る積層バリスタにおいて、前記複数の内部電極よりも積
層方向外側に位置する外層部のセラミック層が、複数の
内部電極に挟まれたバリスタ特性を有するセラミック層
に比べて粒径の小さなセラミック粒子よりなり緻密な焼
結体として構成されていることを特徴とするものである
また、請求項2に記載の発明では、上記請求項1に記載
の発明において、セラミック焼結体が、酸化亜鉛を主成
分とし、副成分として少なくともアンチモンを含み、前
記外層部のセラミック層が、バリスタ特性を有するセラ
ミック層に比べて、請σ成分としてのアンチモン含有量
の高い材料で構成されており、それによって外層部のセ
ラミック層かバリスタ特性を有するセラミック層に比へ
て緻密な焼結体として構成されている。
また、請求項3に記載の発明では、セラミンク焼結体と
、セラミック焼結体内において半導体セラミック層を介
して重なり合うように配置された複数の内部電極と、積
層方向において隣接する内部電極間に半導体セラミック
層を介して隔てられて配置されており、かつ外部と電気
的に接続されないように配置された少なくとも1の非接
続型内部電極とを備え、前記内部電極と半導体セラミッ
ク層との界面、並びに非接続型内部電極と半導体セラミ
ック層との界面に形成されたショットキー障壁により電
圧非直線性が与えられており、前記内部電極と非接続型
内部電極との間の半導体セラミック層並びに非接続型内
部電極間の半導体セラミック層の半導体粒界数の最小値
が2以下である積層バリスタにおいて、複数の内部電極
よりも積層方向外側に位置する外層部のセラミック層が
、複数の内部電極間に挟まれたバリスタ特性を有するセ
ラミック層に比べて粒径の小さなセラミック粒子よりな
り緻密な焼結体として構成されていることを特徴とする
ものである。
請求項4に記載の発明では、上記請求項3に記載の発明
において、セラミック焼結体が、酸化亜鉛を主成分とし
、副成分として少なくともアンチモンを含み、外層部の
セラミック層がバリスタ特性を有するセラミック層に比
べて、副成分としてのアンチモン含有量の高い材料で構
成されており、それによって外層部のセラミック層が特
性部のセラミック層に比べて緻密な焼結体として構成さ
れていることを特徴とする。
〔作用〕
本願発明者らは、積層バリスタにおいてバリスタ電圧を
低下させるためにセラミック粒子を粒成長させた場合に
生じる耐環境特性の低下を防止する方法を種々検討した
。その結果、積層バリスタにおいては、バリスタ特性を
有する焼結体と、外層部の焼結体とを同一の焼結体で構
成する必要がないことに着目し、上記のように外層部の
焼結体を内側のバリスタ特性を有する焼結体に比べて緻
密な焼結体として構成することにより、耐環境特性を高
め得ることを見出し、本発明をなすに至った。
すなわち、請求項1.3に記載の発明では、外層部のセ
ラミック層が、バリスタ特性を有するセラミック層より
も緻密な焼結体で構成されているため、耐環境特性か高
められている。焼結体自身の緻密性を高めることにより
耐環境特性を高めるものであるため、焼結体外表面にガ
ラスをコーティングするといった煩雑な作業を実施する
ことなく、積層バリスタの耐環境特性を高め得る。
また、請求項2.4に記載の発明では、上述した外層部
をより緻密な焼結体として構成するために、酸化亜鉛を
主成分とするセラミック焼結体を用いた積層バリスタに
おいて、外層部のセラミック層に、副成分としてのアン
チモンをより多く含有させている。
酸化亜鉛を主成分とし、副成分としてアンチモンを含む
原料からなるセラミック焼結体では、粒界に、Z n 
7 S b 20+ 2で表されるスピネル型の結晶が
形成され、該スピネル結晶が酸化亜鉛結晶の粒成長を阻
害する。従って、バリスタ電圧を低めるには、アンチモ
ンの添加量を減少させねばならないことかわかる。反対
に、粒成長を抑制し、より緻密な焼結体を得るには、こ
のようなアンチモンの添加量を増加させればよい。請求
項2.4に記載の発明では、従来は酸化亜鉛結晶の粒成
長を阻害するために含有量の低減か図られていたアンチ
モンを、外層部においてあえて多く含有させることによ
り、外層部を緻密な焼結体として構成し、それによって
積層バリスタの耐環境特性を高めている。
本発明において用い得るセラミック焼結体としては、上
述した酸化亜鉛を主成分とするものの他、チタン酸スト
ロンチウム等を主成分とするものが挙げられる。
また、外層部を、バリスタ特性を有する部分よりも緻密
な焼結体として構成する方法についても、上記のように
副成分として含有されるアンチモンの添加量を高める方
法の他、5102含有量の多いガラスフリット、1.0
.0添加等の方法を用いることができる。
〔実施例の説明〕
Zn02(95,0モル%) 、CoO(1,Ot−ル
%) 、Mn○(1,0モル%)、5b20.(2,。
モル%)、及びCr+Oi  cl、0モル%)を上記
のモル比で混合してなるセラミックス材料に対し、Bt
 Os 、5ift 、PbO及びZnOからなるガラ
ス粉末101i量%を加えて原料を調製し、さらに調製
された原料に水を加えてボールミルにより粉砕し、スラ
リーを得た。得られたスラリーを脱水し、乾燥した後、
780°Cの温度で2時間仮焼し、次にボールミルによ
り粉砕して、原料Aを作製した。
他方、ZnO1(95,0モル%)、Coo(1゜0モ
ル%)、Mn0(1,0モル%)、Sb、0゜(0,5
モル%)、及びCr、0.(1,0モル%)を上記のモ
ル比で混合してなるセラミックス材料に、B= O−、
S i02、PbO及びZnOからなるガラス粉末10
重量%を加えて第2の原料を調製した。次に、第2の原
料に水を加えてボールミルにより粉砕し、スラリーとし
た。得られたスラリーを脱水し、乾燥した後、780°
Cの温度で2時間仮焼し、次にボールミルにより粉砕し
て、原料Bを作製した。
2種類の仮焼原料A、Bに、それぞれ、有機バインダを
加え、さらに溶媒としてエチルアルコールを加えてスラ
リー状にした。これらのスラリーを用いて、リバース・
ロール・コータにより膜厚20μmの2種類のグリーン
シートを得た。
得られた2種類のグリーンシートを所定の大きさ及び形
状となるように打抜き、第1図に示すセラミックグリー
ンシート1〜6を得た。ここで、グリーンシート1,6
は原料Aから、グリーンシート2〜5は原料Bからなる
セラミックグリーンシート2〜5の上面に、Ag:Pd
=7:3の重量比となるようにAg及びPdを含有する
導電ペーストを塗布し、内部電極7〜10を形成した。
セラミックグリーンシート1〜Gの上下に、グリーンシ
ート1または6と同一のセラミックグリーンソートを各
lθ枚積層し、2トン/Cm2の圧力を負荷して圧着し
た。
このようにして得られた成形体を1000°Cの温度て
2時間焼成し、焼結体11を得た。
次に、上記焼結体11の側面11a、11bにAg及び
PdをAg : Pd=7 : 3の重量比で含有する
導電ペーストを印刷し、800℃の温度で10分間焼き
付けることにより外部電極12a。
12bを形成した。外部電極が形成された状態を第2図
に示す。なお、第2図において、llc。
11cが外層部を、lidがバリスタ特性を有する部分
を示す。
寒巖斑叢 ZnO(95,0モル%)、Coo(1,0モル%)、
Mn0(1,0モル%)、Sbt Os  (2゜0モ
ル%)、及びCr2(L  (1,0モル%)を上記の
モル比で混合してなるセラミックス材料に、B20x 
、S 10s 、P bO及びZnOからなるガラス粉
末1011に量%を加えて原料を調製した。
この原料に、水を加えてボールミルにより粉砕し、スラ
リーとした。得られたスラリーを脱水・乾燥した後、7
80℃の温度で2時間仮焼し、さらにボールミルにより
粉砕して、原料Aを作製した。
他方、ZnO(95,0モル%)、Coo(1,0モル
%)、Mn0(1,0モル%)、Sb、O。
(0,5モル%)、及びCr2O5N、oモル%)を上
記のモル比で混合してなるセラミックス材料に、B=、
O−、S iOx 、Pbo及びZnOからなるガラス
粉末10重量%を加えて原料を調製した。この原料に水
を加えてボールミルにより粉砕し、スラリー状とした。
得られたスラリーを脱水・乾燥した後、780℃の温度
で2時間仮焼し、次にボールミルにより粉砕して、原料
Bを作製した。
2種類の仮焼原料A、  Bに、それぞれ有機バインダ
を加え、さらに溶媒としてエチルアルコールを加えてス
ラリー状にした。これらのスラリーを用いて、リバース
・ロール・コータにより膜厚20μmの2種類のグリー
ンシートを得た。
得られた2種類のグリーンシートを所定の大きさ及び形
状となるように打抜き、第3図に示すセラミックグリー
ンシート13〜21を得た。ここで、グリーンシート1
3.21は原料Aから、グリーンシート14〜20は原
料Bからなる。
セラミックグリーンシート14.16,18゜20の上
面には、八g:Pd=7:3の重量比となるようにAg
及びPdを含有する導電ペーストを塗布し、内部電極2
.24.26.28を形成した。また、セラミックグリ
ーンシート15.17.19の上面には、Ag : P
d=7 : 3の重量比となるようにAg及びPdを含
有する導電ペーストを塗布し、非接続型内部電極23.
25.27を形成した。
セラミックグリーンシート13〜21の上下に、グリー
ンシー)13または21と同一のセラミックグリーンシ
ートを各10枚積層し、2トン/cm’の圧力を負荷し
て圧着した。
このようにして得られた成形体を1000”Cの温度で
2時間焼成し、焼結体29を得た。
次に、焼結体29の側面29a、29bにAg及びP(
iをAg : Pd=7 : 3の重量比で含有する導
電ペーストを印刷し、800℃の温度で10分間焼付け
ることにより外部電極30a、30bを形成した。外部
電極が形成された状態を第4図に示す。なお、第4図に
おいて、29c、29cは外層部を、29dはバリスタ
特性を存する部分を示す。
流側1,2の評価 得られた試料のバリスタ電圧(V、、、 )を測定し、
その後温度60℃、湿度95%の雰囲気中に1000時
間放置してバリスタ電圧の変化率(ΔV、、A)を測定
した。結果を下記の第1表に示す。
なお、比較例1.2としては最外層の焼結体がバリスタ
特性を有するセラミック層と同じものからなる。
(以下、余白) 第   1   表 〔発明の効果〕 以上のように、本発明では、外層部の焼結体が、バリス
タ特性を有する焼結体に比べて緻密な焼結体として構成
されているため、焼結体自体の密度差により耐環境特性
が高められる。従って、焼結体の外表面にガラスをコー
ティングするといった煩雑な作業を省略することができ
、それによって耐環境特性に優れた低電圧バリスタを簡
単にかつ安価に提供することが可能となる。
また、請求項2.4に記載の発明によれば、副成分とし
て含有されているアンチモンの添加量を外層部において
高めるだけで、上記のように外層部の緻密性を高めるこ
とかできる。
【図面の簡単な説明】
第1図は実施例1で積層バリスタを得るのに用いられた
セラミックグリーンシート及びその上に形成される電極
パターンを示す分解斜視図、第2図は実施例1で用意さ
れた積層バリスタを示す断面図、第3図は実施例2で用
意された複数枚のセラミックグリーンシート及びその上
に形成される電極パターンを示す分解斜視図、第4図は
実施例2で用意された積層バリスタの断面図である。 図において、1〜6.13〜21はセラミックグリーン
シート、7〜IO及び22.24.26゜28は内部電
極、23.25.27は非接続型内部電極、11.29
はセラミック焼結体を示す。

Claims (4)

    【特許請求の範囲】
  1. (1)セラミック焼結体と、該セラミック焼結体内にお
    いて半導体セラミック層を介して重なり合うように配置
    された複数の内部電極とを備える積層バリスタにおいて
    、 複数の内部電極よりも積層方向外側に位置する外層部の
    セラミック層が、複数の内部電極に挟まれたバリスタ特
    性を有するセラミック層に比べて、粒径の小さなセラミ
    ック粒子よりなり、緻密な焼結体として構成されている
    ことを特徴とする、積層バリスタ。
  2. (2)前記セラミック焼結体が酸化亜鉛を主成分とし、
    副成分として少なくともアンチモンを含み、前記外層部
    のセラミック層が、前記バリスタ特性を有するセラミッ
    クス層に比べて、副成分としてのアンチモン含有量の高
    い材料で構成されている、請求項1に記載の積層バリス
    タ。
  3. (3)セラミック焼結体と、前記セラミック焼結体内に
    おいて半導体セラミック層を介して重なり合うように配
    置された複数の内部電極と、積層方向において隣接する
    内部電極間において半導体セラミック層を介して隔てら
    れて配置されており、かつ外部と電気的に接続されない
    ように配置された少なくとも1の非接続型内部電極とを
    備え、前記内部電極と半導体セラミック層との界面並び
    に前記非接続型内部電極と半導体セラミック層との界面
    に形成されたショットキー障壁により電圧非直線性が与
    えられており、 前記内部電極と非接続型内部電極との間の半導体セラミ
    ック層並びに前記非接続型内部電極間の半導体セラミッ
    ク層の半導体粒界数の最小値が2以下である積層バリス
    タにおいて、 前記複数の内部電極よりも積層方向外側に位置する外層
    部のセラミック層が、複数の内部電極及び非接続型内部
    電極間に挟まれたバリスタ特性を有する半導体セラミッ
    ク層に比べて粒径の小さなセラミック粒子によりなり、
    緻密な焼結体として構成されていることを特徴とする、
    積層バリスタ。
  4. (4)前記セラミック焼結体が、酸化亜鉛を主成分とし
    、副成分として少なくともアンチモンを含み、 前記外層部のセラミック層が、前記バリスタ特性を有す
    るセラミック層に比べて副成分としてのアンチモン含有
    量の高い材料で構成されている、請求項3に記載の積層
    バリスタ。
JP2311098A 1990-11-15 1990-11-15 積層バリスタ Expired - Fee Related JP3000662B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2311098A JP3000662B2 (ja) 1990-11-15 1990-11-15 積層バリスタ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2311098A JP3000662B2 (ja) 1990-11-15 1990-11-15 積層バリスタ

Publications (2)

Publication Number Publication Date
JPH04181703A true JPH04181703A (ja) 1992-06-29
JP3000662B2 JP3000662B2 (ja) 2000-01-17

Family

ID=18013117

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2311098A Expired - Fee Related JP3000662B2 (ja) 1990-11-15 1990-11-15 積層バリスタ

Country Status (1)

Country Link
JP (1) JP3000662B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253459A (ja) * 2005-03-11 2006-09-21 Matsushita Electric Ind Co Ltd 積層セラミック電子部品
JP2008182280A (ja) * 2008-04-21 2008-08-07 Tdk Corp 積層型チップバリスタ
JP2023105997A (ja) * 2022-01-20 2023-08-01 Tdk株式会社 Ntcサーミスタ素子

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253459A (ja) * 2005-03-11 2006-09-21 Matsushita Electric Ind Co Ltd 積層セラミック電子部品
JP2008182280A (ja) * 2008-04-21 2008-08-07 Tdk Corp 積層型チップバリスタ
JP2023105997A (ja) * 2022-01-20 2023-08-01 Tdk株式会社 Ntcサーミスタ素子

Also Published As

Publication number Publication date
JP3000662B2 (ja) 2000-01-17

Similar Documents

Publication Publication Date Title
US5592134A (en) EMI filter with a ceramic material having a chemical reaction inhibiting component
US20150155100A1 (en) Multi-layer ceramic capacitor and method for manufacturing the same
KR20190121187A (ko) 적층 세라믹 커패시터
JP2976046B2 (ja) チップバリスタ
JP3064659B2 (ja) 積層型セラミック素子の製造方法
KR100309597B1 (ko) 바리스터의 내부전극을 제조하는 재료와 페이스트, 적층 바리스터 및 이 바리스터의 제조방법
US20230081197A1 (en) Ceramic electronic device and manufacturing method of the same
JP2872838B2 (ja) 積層磁器コンデンサ及びその製造方法
KR101973414B1 (ko) 저온 소성용 유전체 조성물, 이를 포함하는 적층 세라믹 전자 부품 및 적층 세라믹 전자 부품의 제조 방법
JPH04181703A (ja) 積層バリスタ
JP3832071B2 (ja) 積層バリスタ
KR102194706B1 (ko) 적층형 커패시터
JPH0214501A (ja) 電圧非直線抵抗器
JPH056806A (ja) チツプバリスタ
JP2666605B2 (ja) 積層型バリスタ
JP3039005B2 (ja) チップバリスタ
JPH07335474A (ja) セラミックコンデンサの製造方法
JPH04280603A (ja) 積層バリスタ
JP4292801B2 (ja) 積層バリスタの製造方法
US5430429A (en) Ceramic resistor wherein a resistance film is embedded
JPH0613206A (ja) 積層型バリスタ
JP2985384B2 (ja) 積層型バリスタ
KR100371056B1 (ko) SrTiO3계 SMD형 바리스터-캐패시터 복합기능소자제조기술
JPH03239303A (ja) 積層バリスタ
JP3245933B2 (ja) 抵抗体

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071112

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081112

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees