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JPH04167325A - Field emission type emitter - Google Patents

Field emission type emitter

Info

Publication number
JPH04167325A
JPH04167325A JP2293183A JP29318390A JPH04167325A JP H04167325 A JPH04167325 A JP H04167325A JP 2293183 A JP2293183 A JP 2293183A JP 29318390 A JP29318390 A JP 29318390A JP H04167325 A JPH04167325 A JP H04167325A
Authority
JP
Japan
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film
field emission
cathode
emission type
insulating film
Prior art date
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Application number
JP2293183A
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Japanese (ja)
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JP3033178B2 (en
Inventor
Hidetoshi Watanabe
英俊 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP29318390A priority Critical patent/JP3033178B2/en
Priority to US07/783,165 priority patent/US5332627A/en
Priority to EP91118545A priority patent/EP0483814B1/en
Priority to DE69112171T priority patent/DE69112171T2/en
Priority to KR1019910019138A priority patent/KR100238696B1/en
Publication of JPH04167325A publication Critical patent/JPH04167325A/en
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  • Cold Cathode And The Manufacture (AREA)

Abstract

PURPOSE:To reduce manufacturing cost and to stabilize electron emission by providing a first insulating material formed on a glass substrate, a conductor film formed thereon, a second insulating film, a cavity, a cathode and a gate electrode. CONSTITUTION:A first insulating film 2 is formed on a glass substrate, and a conductor film 3 thereon, a second insulating film 4 formed on the film 3 and/or the film 2, and a cavity 4a formed thereon are provided. A cathode 5 formed on the conductor film 3 inside the cavity 4a and a gate electrode 7 formed on the film 4 are provided. If a glass substrate is used, electron emission from a cathode becomes unstable because of a problem of unstable electric potential caused by unstableness on a surface of the glass substrate. Forming of the film 2 on the substrate 1 and the forming of the cathode 5 thereon via the conductor film 3, however, can stabilize electron emission from the cathode 5.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電界放出型エミッタに関し、例えばフラッ
トCRTのような平面型デイスプレィに適用して好適な
ものである。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a field emission type emitter, and is suitable for application to a flat display such as a flat CRT.

〔発明の概要〕[Summary of the invention]

この発明は、電界放出型エミッタにおいて、ガラス基板
と、ガラス基板上に形成された第1の絶縁膜と、第1の
絶縁膜上に形成された導体膜と、導体膜及び/又は第1
の絶縁膜上に形成された第2の絶縁膜と、第2の絶縁膜
に形成されたキャビティと、キャビティの内部の導体膜
上に形成されたカソードと、第2の絶縁膜上に形成され
たゲート電極とを具備する。これによって、電界放出型
エミッタの製造コストの低減を図ることができ、電界放
出型エミッタアレイによる平面型デイスプレィなどの大
面積化に対応することができ、基板の割れや反りが生じ
る危険性を少なくすることができ、しかもガラス基板の
表面の不定電位の問題によるカソードからの電子放出の
不安定性を解消することができる。
The present invention provides a field emission emitter that includes a glass substrate, a first insulating film formed on the glass substrate, a conductive film formed on the first insulating film, and a conductive film and/or a first insulating film formed on the first insulating film.
a second insulating film formed on the insulating film, a cavity formed in the second insulating film, a cathode formed on the conductive film inside the cavity, and a second insulating film formed on the second insulating film. and a gate electrode. This makes it possible to reduce the manufacturing cost of field-emission emitters, support larger areas such as flat displays using field-emission emitter arrays, and reduce the risk of cracking or warping of the substrate. Moreover, the instability of electron emission from the cathode due to the problem of undefined potential on the surface of the glass substrate can be solved.

〔従来の技術〕[Conventional technology]

従来、ミクロンオーダーのサイズの電界放出型エミッタ
として、スピンド(Spindt)型と呼ばれる第6図
に示すようなものが知られている。
Conventionally, as a field emission type emitter having a size on the order of microns, one called a Spind type as shown in FIG. 6 has been known.

第6図に示すように、この電界放出型エミッタにおいて
は、導電性のシリコン(Si)基板101上に、膜厚が
1μm程度の二酸化シリコン(SiO□)膜102が形
成されている。この5sozl1102には、キャビテ
ィ102aが形成されている。そして、このキャビティ
102aの内部のSi基板101上に、モリブデン(M
O)やタングステン(W)などの高融点かつ低仕事関数
の金属から成る先端が尖った円錐状のカソード103が
形成されている。
As shown in FIG. 6, in this field emission type emitter, a silicon dioxide (SiO□) film 102 with a thickness of about 1 μm is formed on a conductive silicon (Si) substrate 101. A cavity 102a is formed in this 5sozl 1102. Then, on the Si substrate 101 inside this cavity 102a, molybdenum (M
A conical cathode 103 with a pointed tip is formed of a metal with a high melting point and a low work function, such as O) or tungsten (W).

また、キャビティ102aの周囲のSi基板101上に
は、例えばMoやWやクロム(Cr)などの高融点金属
から成るゲート電極104が形成されている。ここで、
このゲート電極104の、カソード103の直上の開口
部の径は1μm程度である。
Furthermore, a gate electrode 104 made of a high melting point metal such as Mo, W, or chromium (Cr) is formed on the Si substrate 101 around the cavity 102a. here,
The diameter of the opening of this gate electrode 104 directly above the cathode 103 is about 1 μm.

この第6図に示す電界放出型エミッタは、ゲート電極1
04とカソード103との間に約106V/C11程度
以上の電界を印加することにより、カソード103を熱
することなく電子放出を行わせることができる。そして
、このようなミクロンオーダーのサイズの電界放出型エ
ミッタによれば、ゲート電圧は数10〜100■程度で
よいことになる。
The field emission type emitter shown in FIG. 6 has a gate electrode 1
By applying an electric field of about 106 V/C11 or more between the cathode 103 and the cathode 103, electrons can be emitted without heating the cathode 103. According to such a field emission type emitter having a size on the order of microns, the gate voltage may be on the order of several tens to hundreds of square meters.

なお、カソード103からの電子放出は1O−6Tor
r程度以下の真空中で行わせる必要があるので、上述の
電界放出型エミッタは、実際には図示省略した対向板そ
の他の部材により真空封止される。
Note that the electron emission from the cathode 103 is 1O-6Tor.
Since it is necessary to carry out the process in a vacuum of about r or less, the above-mentioned field emission type emitter is actually vacuum-sealed with a counter plate and other members (not shown).

〔発明が解決しようとする課題] 上述の第6図に示す従来の電界放出型エミッタは、Si
基板101を用いていることから、以下のような欠点が
ある。すなわち、現時点で得られるSi基板101の径
は10インチ程度が最高であるので、使用可能なSi基
板101の面積には制約がある。このため、電界放出型
エミッタアレイによるフラットCRTのような平面型デ
イスプレィなどの大面積化に対応することができない。
[Problems to be Solved by the Invention] The conventional field emission type emitter shown in FIG.
Since the substrate 101 is used, there are the following drawbacks. That is, since the maximum diameter of the Si substrate 101 that can be obtained at present is about 10 inches, there are restrictions on the area of the Si substrate 101 that can be used. For this reason, it is not possible to cope with an increase in the area of a flat display such as a flat CRT using a field emission type emitter array.

また、Si基板101は、半導体基板の中では最も安価
であると言ってもまだまだ高価であるので、電界放出型
エミッタの製造コストが高くつく、さらに、Si基板1
01は一般に薄いので、割れや反りなどが生じる危険性
が高い。
Further, even though the Si substrate 101 is the cheapest among semiconductor substrates, it is still expensive, which increases the manufacturing cost of the field emission type emitter.
Since 01 is generally thin, there is a high risk of cracking or warping.

従って、この発明の目的は、電界放出型エミッタアレイ
による平面型デイスプレィなどの大面積化に対応するこ
とができる電界放出型エミッタを提供することにある。
Accordingly, an object of the present invention is to provide a field emission type emitter that can be used to increase the area of a flat display using a field emission type emitter array.

この発明の他の目的は、製造コストの低減を図ることが
できる電界放出型エミッタを提供することにある。
Another object of the present invention is to provide a field emission type emitter that can reduce manufacturing costs.

この発明の他の目的は、基板の割れや反りが住じる危険
性が少ない電界放出型エミッタを提供することにある。
Another object of the present invention is to provide a field emission type emitter in which the risk of cracking or warping of the substrate is reduced.

〔課題を解決するための手段] 上記目的を達成するために、この発明は、電界放出型エ
ミッタにおいて、ガラス基板(1)と、ガラス基板(1
)上に形成された第1の絶縁膜(2)と、第1の絶縁膜
(2)上に形成された導体11W(3)と、導体膜(3
)及び/又は第1の絶縁膜(2)上に形成された第2の
絶縁膜(4)と、第2の絶縁膜(4)に形成されたキャ
ビティ(4a)と、キャビティ(4a)の内部の導体膜
(3)上に形成されたカソード(5)と、第2の絶縁膜
(4)上に形成されたゲート電極(7)とを具備する。
[Means for Solving the Problems] In order to achieve the above object, the present invention provides a field emission emitter that includes a glass substrate (1) and a glass substrate (1).
) formed on the first insulating film (2), the conductor 11W (3) formed on the first insulating film (2), and the conductor film (3) formed on the first insulating film (2).
) and/or the second insulating film (4) formed on the first insulating film (2), the cavity (4a) formed in the second insulating film (4), and the cavity (4a). It includes a cathode (5) formed on an internal conductor film (3) and a gate electrode (7) formed on a second insulating film (4).

上記第1の絶縁膜(2)の具体例を挙げると、二酸化シ
リコン(SiOz )膜、窒化シリコン(SiN、)膜
などである。
Specific examples of the first insulating film (2) include a silicon dioxide (SiOz) film and a silicon nitride (SiN) film.

〔作用〕[Effect]

上述のように構成されたこの発明の電界放出型エミッタ
によれば、安価なガラス基板を用いていることから、電
界放出型エミッタの製造コストの低減を図ることができ
る。また、ガラス基板は大面積のものが容易に得られる
ので、例えば電界放出型エミッタアレイによるフラット
CRTのような平面型デイスプレィなどの大面積化にも
容易に対応することができる。さらに、ガラス基板はS
i基板に比べて割れや反りなどが生じる危険性が少ない
According to the field emission type emitter of the present invention configured as described above, since an inexpensive glass substrate is used, the manufacturing cost of the field emission type emitter can be reduced. In addition, since a glass substrate with a large area can be easily obtained, it can be easily applied to a large-area flat display such as a flat CRT using a field emission type emitter array. Furthermore, the glass substrate is S
There is less risk of cracking or warping compared to i-boards.

一方、ガラス基板を用いた場合には、その表面の不安定
性に起因する不定電位の問題により、カソードからの電
子放出が不安定になるという問題がある。しかし、この
発明の電界放出型エミッタによれば、ガラス基板上に第
1の絶縁膜を形成し、その上に導体膜を介してカソード
などを形成しているため、カソードからの電子放出を安
定に行わせることができる。
On the other hand, when a glass substrate is used, there is a problem in that electron emission from the cathode becomes unstable due to the problem of unstable potential caused by instability of the surface. However, according to the field emission type emitter of the present invention, the first insulating film is formed on the glass substrate, and the cathode etc. are formed on the first insulating film through the conductor film, so that electron emission from the cathode is stabilized. can be made to do so.

〔実施例〕〔Example〕

以下、この発明の実施例について図面を参照しながら説
明する。
Embodiments of the present invention will be described below with reference to the drawings.

第1図はこの発明の第1実施例による電界放出型エミッ
タを示す。
FIG. 1 shows a field emission type emitter according to a first embodiment of the invention.

第1図に示すように、この第1実施例による電界放出型
エミッタにおいては、ガラス基板1上に例えば530g
膜やSiN、膜のような絶縁膜2が形成されている。こ
の絶縁膜2上には、例えばCrやアルミニウム(AI)
などの金属から成るライン状の導体膜(カソードライン
)3が形成されている。
As shown in FIG. 1, in the field emission type emitter according to the first embodiment, for example, 530g of
An insulating film 2 such as a film, SiN, or a film is formed. On this insulating film 2, for example, Cr or aluminum (AI) is used.
A line-shaped conductor film (cathode line) 3 made of a metal such as the like is formed.

符号4は例えば膜厚が1μm程度の530g膜のような
絶縁膜を示す。この絶縁膜4には、例えば円形の平面形
状を有するキャビティ4aが形成されている。そして、
このキャビティ4aの内部の導体膜3上に、MoやWな
どの高融点かつ低仕事関数の金属から成る先端が尖った
円錐状のカソード5が形成されている。
Reference numeral 4 indicates an insulating film such as a 530g film with a film thickness of about 1 μm. A cavity 4a having, for example, a circular planar shape is formed in this insulating film 4. and,
A conical cathode 5 with a pointed tip is formed on the conductor film 3 inside the cavity 4a and is made of a metal with a high melting point and a low work function, such as Mo or W.

また、キャビティ4aの周囲の絶縁膜4上には、多結晶
Si膜6を介して例えばタングステンシリサイド(WS
i、 )やモリブデンシリサイド(MoSi、 )のよ
うな高融点金属シリサイドから成るゲート電極7がカソ
ード5を囲むように形成されている。
Further, on the insulating film 4 around the cavity 4a, for example, tungsten silicide (WS) is applied via a polycrystalline Si film 6.
A gate electrode 7 made of a high melting point metal silicide such as molybdenum silicide (MoSi, ) or molybdenum silicide (MoSi, ) is formed to surround the cathode 5.

ここで、多結晶St膜6の膜厚は、例えば500〜10
00人程度である。また、ゲート電極7を形成する高融
点金属シリサイド膜、例えばW S i X膜の膜厚は
、例えば0. 2〜0.5μmである。ここで、このW
 S i、のSi組成比Xは、好適には例えば2.4〜
2.8の範囲内に選ばれる。Xがこの範囲内にある場合
には、W S i 、膜の成膜時の内部残留応力は最小
となる。さらに、x>2の場合には、W S i 、t
が酸化を受けたときにSin、が形成されやすく、従っ
てWの酸化が有効に抑えられる。
Here, the film thickness of the polycrystalline St film 6 is, for example, 500 to 10
Approximately 00 people. Further, the film thickness of the high melting point metal silicide film, for example, the WSiX film forming the gate electrode 7 is, for example, 0. It is 2 to 0.5 μm. Here, this W
The Si composition ratio X of Si is preferably 2.4 to 2.4, for example.
Selected within the range of 2.8. When X is within this range, W Si and the internal residual stress during film formation are minimized. Furthermore, if x>2, W S i ,t
When W is oxidized, Sin is likely to be formed, and therefore the oxidation of W can be effectively suppressed.

また、ゲート電極7及び多結晶Si膜6の、カソード5
の直上の開口部の径は、例えば1μm程度である。
Further, the gate electrode 7 and the cathode 5 of the polycrystalline Si film 6
The diameter of the opening directly above is, for example, about 1 μm.

また、この第1実施例による電界放出型エミッタにおい
ては、すでに述べた従来の電界放出型エミッタと同様に
、ゲート電極7とカソード5との間に約10’V/C1
1程度以上の電界を印加することにより、カソード5を
熱することなく電子放出を行わせることができ、ゲート
電圧は数10〜100■程度で済む。また、カソード5
からの電子放出は10−”Torr程度以下の真空中で
行わせる必要があるので、この第1実施例による電界放
出型エミッタは、実際には図示省略した対向板その他の
部材により真空封止される。
Further, in the field emission type emitter according to the first embodiment, as in the conventional field emission type emitter described above, the gap between the gate electrode 7 and the cathode 5 is approximately 10'V/C1.
By applying an electric field of about 1 or more, electrons can be emitted without heating the cathode 5, and a gate voltage of about several 10 to 100 μ is sufficient. Also, cathode 5
Since electron emission from the emitter must be performed in a vacuum of about 10-'' Torr or less, the field emission type emitter according to the first embodiment is actually vacuum-sealed with a counter plate and other members (not shown). Ru.

次に、上述のように構成されたこの第1実施例による電
界放出型エミッタの製造方法について説明する。
Next, a method of manufacturing the field emission type emitter according to the first embodiment configured as described above will be explained.

第2図Aに示すように、まずガラス基板l上に例えばC
VD法により絶縁1!!2を形成した後、この絶縁膜2
上に例えばスパッタリング法により金属膜のような導体
膜を形成する0次に、この導体膜を所定形状にパターニ
ングしてライン状の導体Wi3を形成する。次に、例え
ばCVD法により全面に絶縁膜4、多結晶Si膜6及び
例えばW S i、膜のような高融点金属シリサイド膜
8を順次形成する。次に、この高融点金属シリサイド膜
8上に、形成すべきゲート電極に対応した形状のレジス
トパターン9をリソグラフィーにより形成する。
As shown in FIG. 2A, first, for example, C.
Insulated by VD method! ! 2, this insulating film 2
A conductor film such as a metal film is formed thereon by sputtering, for example. Next, this conductor film is patterned into a predetermined shape to form a line-shaped conductor Wi3. Next, an insulating film 4, a polycrystalline Si film 6, and a high melting point metal silicide film 8 such as a W Si film are sequentially formed over the entire surface by, for example, the CVD method. Next, a resist pattern 9 having a shape corresponding to the gate electrode to be formed is formed on this high melting point metal silicide film 8 by lithography.

次に、このレジストパターン9をマスクとして高融点金
属シリサイド膜8及び多結晶Si膜6をウェットエツチ
ング法またはドライエツチング法により順次エツチング
する。これによって、第2図Bに示すように、ゲート電
極7を形成するとともに、多結晶Si膜6をこのゲート
電極7と同一形状にパターニングする。
Next, using resist pattern 9 as a mask, high melting point metal silicide film 8 and polycrystalline Si film 6 are sequentially etched by wet etching or dry etching. As a result, as shown in FIG. 2B, a gate electrode 7 is formed and the polycrystalline Si film 6 is patterned to have the same shape as the gate electrode 7.

次に、レジストパターン9、ゲート電極7及び多結晶S
i膜6をマスクとして絶縁膜4を例えばフッ化水素(H
F)系のエツチング液を用いたウェットエツチング法に
よりエツチングして、第2図Cに示すように、キャビテ
ィ4aを形成する。なお、このウェットエツチングは、
レジストパターン9を除去した後に行うことも可能であ
る。
Next, resist pattern 9, gate electrode 7 and polycrystalline S
Using the i film 6 as a mask, the insulating film 4 is coated with hydrogen fluoride (H
Etching is performed by a wet etching method using a type F) etching solution to form a cavity 4a as shown in FIG. 2C. In addition, this wet etching
It is also possible to perform this after removing the resist pattern 9.

次に、レジストパターン9を除去した後、第2図りに示
すように、基板表面に対して傾斜した方向から斜め蒸着
を行うことにより、ゲート電極7上に例えばアルミニウ
ム(A1)やニッケル(Ni)から成る剥離層10を形
成する。この後、基板表面に対して垂直な方向からカソ
ード形成用の材料として例えばMoJpWなどを蒸着す
る。これによって、キャビティ4aの内部の導体膜3上
にカソード5が形成される。符号11は剥離層10上に
蒸着された金属膜を示す。
Next, after removing the resist pattern 9, as shown in the second diagram, for example, aluminum (A1) or nickel (Ni) is deposited on the gate electrode 7 by oblique vapor deposition from a direction inclined to the substrate surface. A release layer 10 is formed. Thereafter, a cathode forming material such as MoJpW is deposited from a direction perpendicular to the substrate surface. As a result, the cathode 5 is formed on the conductor film 3 inside the cavity 4a. Reference numeral 11 indicates a metal film deposited on the release layer 10.

この後、剥離層10をその上に形成された金属膜11と
ともにリフトオフ法により除去し、第1図に示すように
目的とする電界放出型エミッタを完成させる。
Thereafter, the peeling layer 10 and the metal film 11 formed thereon are removed by a lift-off method to complete the desired field emission type emitter as shown in FIG.

以上のように、この第1実施例によれば、Si基板に比
べて安価で、割れや反りが生じる危険性が少なく、しか
も大面積のものが容易に得られるガラス基板lを用いて
いるので、電界放出型エミッタの製造コストの低減を図
ることができ、基板の反りや割れが生じる危険性が少な
いことにより電界放出型エミッタの製造歩留りの向上を
図ることができ、しかも電界放出型エミッタアレイによ
るフラットCRTのような平面型デイスプレィなどの大
面積化にも容易に対応することができる。
As described above, according to the first embodiment, a glass substrate l is used, which is cheaper than a Si substrate, has less risk of cracking or warping, and can easily be made with a large area. , the manufacturing cost of field emission emitters can be reduced, and the manufacturing yield of field emission emitters can be improved by reducing the risk of warping or cracking of the substrate. The present invention can easily be applied to larger areas such as flat displays such as flat CRTs.

さらに、ガラス基板1の表面の不定電位によるカソード
5からの電子放出の不安定性の問題は、ガラス基板1上
に絶縁膜2を形成し、その上に導体膜3を介してカソー
ド5を形成していることにより解決することができる。
Furthermore, the problem of instability of electron emission from the cathode 5 due to the undefined potential on the surface of the glass substrate 1 can be solved by forming an insulating film 2 on the glass substrate 1 and forming the cathode 5 on it with a conductive film 3 interposed therebetween. This can be solved by

また、この第1実施例によれば、ゲート電極7がW S
 iXのような酸化されにくい高融点金属シリサイドに
より形成されているので、ゲート電極7が製造工程で酸
化されることがなくなり、従って酸化によるゲート電極
7の電気伝導度の低下を防止することができる。これに
よって、カソード5からの電子放出を安定に行わせるこ
とができる。
Further, according to this first embodiment, the gate electrode 7 is W S
Since the gate electrode 7 is made of a high melting point metal silicide that is difficult to oxidize, such as iX, the gate electrode 7 is not oxidized during the manufacturing process, and therefore, it is possible to prevent the electrical conductivity of the gate electrode 7 from decreasing due to oxidation. . Thereby, electron emission from the cathode 5 can be performed stably.

また、酸化によるゲート電極7の変形を防止することが
できる。しかも、このゲート電極7の材料である高融点
金属シリサイドをCVD法により形成しているので、高
融点金属シリサイドの5ill成比Xの制御によりこの
ゲート電極7の内部残留応力を緩和することができ、従
ってこれによってもゲート電極7の変形を防止すること
ができる。さらに、ゲート電極7と絶縁I14との間に
多結晶5tH6が形成されていることにより、ゲート電
極7の下地に対する密着性の向上を図ることができる。
Further, deformation of the gate electrode 7 due to oxidation can be prevented. Moreover, since the high melting point metal silicide, which is the material of the gate electrode 7, is formed by the CVD method, the internal residual stress of the gate electrode 7 can be alleviated by controlling the 5ill composition ratio X of the high melting point metal silicide. Therefore, deformation of the gate electrode 7 can also be prevented by this. Furthermore, by forming polycrystalline 5tH6 between the gate electrode 7 and the insulator I14, it is possible to improve the adhesion of the gate electrode 7 to the base.

これによって、ゲート電極7が変形により下地から剥離
するのを有効に防止することができる。また、W S 
i xのような高融点金属シリサイドは、化学的に安定
で耐薬品性が良好であるので、製造上都合がよい。
This can effectively prevent the gate electrode 7 from peeling off from the underlying layer due to deformation. Also, W.S.
Refractory metal silicides such as i x are chemically stable and have good chemical resistance, and are therefore convenient for manufacturing.

また、第3図に示すように、ライン状の導体膜3を互い
に平行に複数形成し、各導体膜3上にカソード5を複数
個直線的に配置することにより、カソード5を各導体膜
3毎に駆動することができる。
Further, as shown in FIG. 3, by forming a plurality of line-shaped conductor films 3 in parallel with each other and arranging a plurality of cathodes 5 linearly on each conductor film 3, the cathode 5 can be connected to each conductor film 3. It can be driven every time.

この第1実施例による電界放出型エミッタは、例えば大
面積のフラットCRTに通用して好適なものである。
The field emission type emitter according to the first embodiment is suitable for use in, for example, a large-area flat CRT.

第4図はこの発明の第2実施例による電界放出型エミッ
タを示す。
FIG. 4 shows a field emission type emitter according to a second embodiment of the invention.

第4図に示すように、この第2実施例による電界放出型
エミッタは、ゲート電極7が例えばWやMoやCrなと
の高融点金属やホウ化ランタン(LaB6 )などによ
り形成されていること及び多結晶Si膜6が形成されて
いないことが第1実施例による電界放出型エミッタと異
なる。その他の構成は第1実施例と同様であるので説明
を省略する。
As shown in FIG. 4, in the field emission type emitter according to the second embodiment, the gate electrode 7 is formed of a high melting point metal such as W, Mo, or Cr, or lanthanum boride (LaB6). This embodiment differs from the field emission type emitter according to the first embodiment in that the polycrystalline Si film 6 is not formed. The rest of the configuration is the same as that of the first embodiment, so a description thereof will be omitted.

この第2実施例によれば、ガラス基板1を用いているこ
とから、電界放出型エミッタの製造コストの低減を図る
ことができ、電界放出型エミッタアレイによるフラット
CRTのような平面型デイスプレィなどの大面積化に′
容易に対応することができ、基板の割れや反りが生じる
危険性を少なくすることができる。
According to the second embodiment, since the glass substrate 1 is used, the manufacturing cost of the field emission type emitter can be reduced, and the field emission type emitter array can be used for flat displays such as flat CRTs. For large area
This can be easily handled, and the risk of cracking or warping of the board can be reduced.

第5図はこの発明の第3実施例による電界放出型エミッ
タを示す。
FIG. 5 shows a field emission type emitter according to a third embodiment of the invention.

第5図に示すように、この第3実施例による電界放出型
エミッタは、絶縁WA2の全面に導体膜3が形成されて
いることを除いて、第1実施例による電界放出型エミッ
タと同様の構成を有する。
As shown in FIG. 5, the field emission type emitter according to the third embodiment is similar to the field emission type emitter according to the first embodiment, except that a conductive film 3 is formed on the entire surface of the insulating WA2. It has a configuration.

この第3実施例によれば、第1実施例で述べたような、
ガラス基板1を用いたことによる利点を得ることができ
る。
According to this third embodiment, as described in the first embodiment,
Advantages of using the glass substrate 1 can be obtained.

以上、この発明の実施例につき具体的に説明したが、こ
の発明は、上述の実施例に限定されるものではなく、こ
の発明の技術的思想に基づく各種の変形が可能である。
Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above-described embodiments, and various modifications can be made based on the technical idea of the present invention.

例えば、上述の第1実施例、第2実施例及び第3実施例
におけるキャビティ4aは、ウェットエツチング法によ
り形成されたものであるが、このキャビティ4aは例え
ば反応性イオンエツチング(RI E)法のような異方
性エツチング法により形成することも可能である。この
異方性エツチング法を用いた場合には、基板表面に対し
てほぼ垂直な側壁を有するキャビティ4aが形成される
For example, the cavity 4a in the first, second, and third embodiments described above is formed by wet etching, but this cavity 4a is formed by, for example, reactive ion etching (RIE). It is also possible to form by an anisotropic etching method such as. When this anisotropic etching method is used, a cavity 4a having side walls substantially perpendicular to the substrate surface is formed.

さらに、第1実施例及び第3実施例において、ゲート電
極7を形成する材料である高融点金属シリサイドは、例
えばスパッタリング法により形成することも可能である
Further, in the first embodiment and the third embodiment, the high melting point metal silicide which is the material forming the gate electrode 7 can also be formed by, for example, a sputtering method.

〔発明の効果〕〔Effect of the invention〕

以上述べたように、この発明によれば、ガラス基板を用
いていることから、電界放出型エミッタの製造コストの
低減を図ることができ、電界放出型エミッタアレイによ
る平面型デイスプレィなどの大面積化に対応することが
でき、基板の割れや反りが生じる危険性を少なくするこ
と力5できる。
As described above, according to the present invention, since a glass substrate is used, it is possible to reduce the manufacturing cost of field emission type emitters, and it is possible to increase the area of flat displays, etc. using field emission type emitter arrays. It is possible to reduce the risk of cracking or warping of the substrate.

しかも、ガラス基板上には第1の絶縁膜が形成されてい
るので、ガラス基板の表面の不定電位の問題によるカソ
ードからの電子放出の不安定性もない。
Furthermore, since the first insulating film is formed on the glass substrate, there is no instability in electron emission from the cathode due to the problem of undefined potential on the surface of the glass substrate.

【図面の簡単な説明】[Brief explanation of drawings]

第1図はこの発明の第1実施例による電界放出型エミッ
タを示す断面図、第2図A〜第2図りは第1図に示す電
界放出型エミッタの製造方法を工程順に説明するための
断面図、第3図はガラス基板上に形成されたライン状の
導体膜及びその上のカソードの配置例を示す斜視図、第
4図はこの発明の第2実施例による電界放出型エミッタ
を示す断面図、第5図はこの発明の第3実施例による電
界放出型エミッタを示す断面図、第6図は従来の電界放
出型エミッタを示す断面図である。 図面における主要な符号の説明 】ニガラス基板、 2.4:絶縁膜、 3:導体膜、 4a:キャビティ、 5:カソード、 7:ゲート電極。 代理人   弁理士 杉 浦 正 知 第7貧施得1 第4図 第3実施例 第5図
FIG. 1 is a sectional view showing a field emission type emitter according to a first embodiment of the present invention, and FIGS. 3 is a perspective view showing an arrangement example of a line-shaped conductive film formed on a glass substrate and a cathode thereon, and FIG. 4 is a cross-sectional view showing a field emission type emitter according to a second embodiment of the present invention. 5 is a sectional view showing a field emission type emitter according to a third embodiment of the present invention, and FIG. 6 is a sectional view showing a conventional field emission type emitter. Explanation of main symbols in the drawings] Glass substrate, 2.4: insulating film, 3: conductor film, 4a: cavity, 5: cathode, 7: gate electrode. Agent Patent Attorney Tadashi Sugiura Chi No. 7 Poverty 1 Figure 4 Figure 3 Example Figure 5

Claims (1)

【特許請求の範囲】 ガラス基板と、 上記ガラス基板上に形成された第1の絶縁膜と、上記第
1の絶縁膜上に形成された導体膜と、上記導体膜及び/
又は上記第1の絶縁膜上に形成された第2の絶縁膜と、 上記第2の絶縁膜に形成されたキャビティと、上記キャ
ビティの内部の上記導体膜上に形成されたカソードと、 上記第2の絶縁膜上に形成されたゲート電極とを具備す
る電界放出型エミッタ。
[Scope of Claims] A glass substrate, a first insulating film formed on the glass substrate, a conductive film formed on the first insulating film, and the conductive film and/or the first insulating film formed on the first insulating film.
or a second insulating film formed on the first insulating film; a cavity formed in the second insulating film; and a cathode formed on the conductive film inside the cavity; and a gate electrode formed on the insulating film of No. 2.
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