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JP7721291B2 - ＳｉＣを基礎とした電子装置におけるオーミックコンタクト形成及び電子装置 - Google Patents

ＳｉＣを基礎とした電子装置におけるオーミックコンタクト形成及び電子装置

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JP7721291B2 JP2021044497A JP2021044497A JP7721291B2 JP 7721291 B2 JP7721291 B2 JP 7721291B2 JP 2021044497 A JP2021044497 A JP 2021044497A JP 2021044497 A JP2021044497 A JP 2021044497A JP 7721291 B2 JP7721291 B2 JP 7721291B2
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Description

本発明は、ＳｉＣを基礎とした電子装置、及び該ＳｉＣを基礎とした電子装置の製造方法に関するものである。特に、本発明は、ＳｉＣをベースとした電子装置におけるオーミック型の電気的コンタクト領域の形成に関するものである。
知られているように、ワイドバンドギャップ、特に１．１ｅＶよりも一層高いバンドギャップのエネルギ値Ｅｇ、と、低オン状態抵抗（ＲＯＮ）と、高い熱導電度の値と、高い動作周波数と、電荷キャリアの高い飽和率と、を有する半導体物質は、特に、パワー適用例用のダイオード又はトランジスタ等の電子部品を製造するために理想的なものである。上記特性を具備しており且つ電子部品の製造のために使用すべく考慮されている物質は、シリコンカーバイド（ＳｉＣ）である。特に、シリコンカーバイドは、その異なるポリタイプ（例えば、３Ｃ－ＳｉＣ、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ）において、前述した特性に関する限り、シリコンよりも好適である。
シリコン基板上に設けられる同様の装置と比較して、シリコンカーバイド上に設けられる電子装置は、多数の利点を有しており、例えば、導通における低い出力抵抗、低い漏洩電流、高い動作温度、及び高い動作周波数等がある。特に、ＳｉＣショットキーダイオードは一層高いスイッチング性能を示しており、そのことは、ＳｉＣ電子装置を高周波数適用例に対して特に好ましいものとしている。現在の適用例は装置の電気的特性及び長期信頼性に関する要件を課している。
図１は、軸Ｘ，Ｙ，Ｚの（三軸）カーテシアン座標系における側部断面図において、既知のタイプの合体型ＰｉＮショットキー（ＭＰＳ）装置１を示している。
該ＭＰＳ装置１は、Ｎ型のＳｉＣから構成されており、第１ドーパント濃度を有しており、表面３ｂと反対側に表面３ａが設けられており、且つ約３５０μｍの厚さを有している基板３と；Ｎ型のＳｉＣから構成されており、該第１ドーパント濃度よりも一層低い第２ドーパント濃度を有しており、基板３の表面３ａ上に延在しており、且つ５乃至１５μｍの間の厚さを有しているドリフト層（エピタキシャル態様で成長されている）２と；基板３の表面３ｂの上に延在するオーミックコンタクト領域６（例えば、ニッケルシリサイドからなる）と、オーミックコンタクト領域６の上に延在しているカソードメタリゼーション１６と；該ドリフト層２の上部表面２ａ上に延在しているアノードメタリゼーション８と；該ドリフト層２の上部表面２ａに面しており且つ各々がＰ型の夫々の注入領域９’及び金属物質から構成されているオーミックコンタクト９”を包含しており該ドリフト層２におけるマルチ接合障壁（ＪＢ）要素９と；特に、該ＪＢ要素９を完全に取り囲んでいるＰ型の注入領域である端部終端領域乃至は保護リング１０（オプション）と；を包含している。
ショットキーダイオード１２は、ドリフト層２とアノードメタリゼーション８との間の界面に形成されている。特に、ショットキー接合（半導体－金属）が、アノードメタリゼーション８の夫々の部分と直接的に電気的コンタクトをしているドリフト層２の夫々の部分によって形成されている。
ＪＢ要素９とショットキーダイオード１２（即ち、保護リング１０内に包含されている領域）とを含むＭＰＳ装置１の領域はＭＰＳ装置１のアクティブ（活性）区域４である。
図２Ａ及び２Ｂを参照すると、図１のＭＰＳ装置１を製造するステップは、第２導電型（Ｐ）を有するドーパント種（例えば、ボロン又はアルミニウム）のマスク型注入のステップ（図２Ａ）を包含している。該注入は、図２Ａ中において矢印１８で例示してある。該注入のために、マスク１１が使用され、特にシリコン酸化物又はＴＥＯＳからなるハードマスクが使用される。従って、注入領域９’及び端部終端領域１０が形成される。次いで、図２Ｂに示されるように、該マスク１１を除去し、且つ図２Aのステップにおいて注入したドーパント種の拡散及び活性化のために熱アニーリングのステップが実施される。該熱アニーリングは、例えば、１６００℃よりも一層高い温度（例えば、１７００乃至１９００℃の間で且つ幾つかの場合にはそれよりも更に高い温度）において実施される。
図３Ａ乃至３Ｃを参照すると、次いで、オーミックコンタクト９”を形成する更なるステップが実施される。図３Ａを参照すると、シリコン酸化物又はＴＥＯＳから構成される付着マスク１３を形成して注入領域９０’（及び、存在する場合には、端部終端領域１０）以外のドリフト層２の表面部分を被覆する。即ち、マスク１３は注入領域９’において（及び、オプションとして、少なくとも端部終端領域１０の一部において）貫通開口１３ａを有している。次いで、図３Ｂを参照すると、マスク１３上及び貫通開口１３ａ内においてニッケル付着を実施する（図３Ｂにおける金属層１４）。この様に付着されたニッケルは、貫通開口１３ａを介して、注入領域９’及び端部終端領域１０に到達し且つそれらとコンタクトを形成する。
図３Ｃを参照すると、１分乃至１２０分の時間期間に対する高温（９００℃乃至１２００℃の間）におけるその後の熱アニーリングが、貫通開口１３ａにおけるドリフト層２のシリコンと付着されたニッケルとの間の化学反応によって、ニッケルシリサイドのオーミックコンタクト９”の形成を可能とさせる。実際に、該付着されたニッケルは、それがドリフト層２の表面物質とコンタクトする箇所において反応して、Ｎｉ２Ｓｉ（即ち、オーミックコンタクト）を形成する。次いで、マスク１３上に延在する金属の除去及びマスク１３の除去のステップが実施される。
本発明者等が知得したところでは、図４に例示したように、金属層１４のニッケルとマスク１３とが直接的にコンタクトしている箇所においては、限定的であったとしても、反応が発生するということである。図４は、図３Ｂの装置の一部で、特に、図３Ｂにおいて点線で区画し且つ参照番号１５で示した領域の平面ＸＹにおける平面図である。図４は、図３Ｂと図３Ｃのステップの間の中間の製造ステップに関するものであって、マスク１３は未だに存在しているがニッケル層１４は除去されている。図４から分かるように、不規則な領域乃至は島状部１７がマスク１３上に延在しているがそれらは該ニッケルと該マスク１３のシリコンとの間の不所望な反応に起因するものである。本発明者等が更に知得したところでは、同様の凹凸領域がマスク１３の下側、即ちドリフト層２の表面２ａ上に延在している。図４において、これらの凹凸領域は参照番号１６で示されており且つ導電性物質（ニッケルを含む）から構成されている。前記凹凸領域１６の該平面ＸＹにおける、特にＸに沿っての延長が注入領域９’の対応する延長よりも一層大きい場合には、該装置のブレークダウンとなるような短絡回路を発生させる場合がある。詳細には、該不所望な導電性領域がショットキーコンタクトに専用の区域内に延在するような場合には、Ｎ型の区域上にオーミックコンタクト又は準オーミックコンタクト（低障壁を有するショットキーコンタクト）が形成されることとなり（それは電気的観点からは抵抗である）、その結果、順方向及び逆方向の両方のバイアスにおいて連続的な電流通過が発生しダイオード特性を喪失することとなる。
ＳｉＣＭＯＳＦＥＴ装置の本体及びソース領域におけるオーミックコンタクト形成の期間中に同様の問題に遭遇する。
図５は、ＭＯＳＦＥＴ装置２０を示しており、それは、上部表面２２ａと底部表面２２ｂとを有しており、半導体物質（それは、基板と、オプションとして、一つ又はそれ以上のエピタキシャル層とを含んでいる）からなる半導体本体２２を有している。該半導体本体２２は、例えば、Ｎ－ドーピングを有している。例えばＮ型のドーパント種の注入（Ｎ＋ドーピング）によって形成されるドレイン領域２４が、底部表面２２ｂに延在している。該上部表面２２ａにおいて、本体領域２５（Ｐドーピングを具備している）が該ソース領域２８（Ｎ＋ドーピング）を取り囲んでいる。ゲート導電層２６ａ（例えば、ポリシリコン）とゲート誘電体層２６ｂとによって形成されている積層体を含んでいるゲート構成体２６が該上部表面２２ａ上を部分的にソース領域２８とオーバーラップして延在している。夫々の絶縁性乃至は誘電性の層２９（例えば、シリコン酸化物又はＴＥＯＳからなる）が該ゲート構成体２６を被覆している。
上部金属層３０が夫々の表面部分３６及び３７においてソース領域２８及び本体領域２５と夫々電気的にコンタクトしており、従って、使用期間中に、ソース領域２８及び本体領域２５を同一のバイアス電圧にバイアスさせる。
上部金属層３０と本体領域２５との間の電気的コンタクトを改善させるために、表面部分３７において上部表面２２ａに面して界面領域（Ｐ＋ドーピングを有する）３４が本体領域２５内に形成されている。典型的に、シリサイドからなる界面オーミックコンタクト層３８が界面領域３４に形成されて金属３０と本体領域２５との間のオーミックコンタクトを形成する。同様に、シリサイドからなる更なる界面オーミックコンタクト層３９が該表面部分３６において形成されて金属３０とソース領域２８との間のオーミックコンタクトを形成する。
図３Ａ－３Ｃを参照して説明したように、界面オーミックコンタクト層３８及び３９の形成は、マスク１３に対して前述したのと同様の態様で、絶縁層２９を使用して中間金属層、特にニッケル、の付着を伴う。従って、この中間金属層は、絶縁層２９上及び中間領域３４とソース領域２８とにコンタクトしている表面部分３６及び３７上に延在している。
図３Ｃを参照して説明した如く、高温（１分乃至１２０分の時間期間で９００℃乃至１２００℃の間の温度）においてのその後の熱アニーリングが、表面部分３６及び３７（より詳細には、界面領域３４及びソース領域２８）においての半導体本体２２のシリコンと付着したニッケルとの間の化学反応によって、ニッケルシリサイドからなるオーミックコンタクトの形成を可能とする。次いで、絶縁層２９の上に延在している金属を除去するステップを実施する。最終的な装置において機能を有する絶縁層２９は除去しない。
しかしながら、前述したように、本発明者等は、金属層１４のニッケルと絶縁層２９とが直接的にコンタクトしている箇所において（図４に例示したものと同様）、該ニッケル１４と該絶縁層２９との間の反応があることを知得している。その結果、不規則的な領域乃至は島状部が絶縁層２９上に延在しており且つそれらは該ニッケルと該絶縁層２９のシリコンとの間の不所望な反応に起因するものである。これらの島状部は電気的に導電性であるので、それらは装置２０の動作にとって潜在的な問題を提起しており、取り分け、それらの延長部が不所望な短絡回路を発生させたり又はその他のタイプの不所望な電気的接続を発生させるような場合にそうである。酸化物２９の被覆を介してのポリシリコン２６の絶縁は、一様では無いし、且つ、通常、ポリシリコン段部２６の最高点において最小である。この区域において該酸化物のシリコンと該ニッケルとの反応が発生すると、金属３０とポリシリコン２６との間に架橋が形成されることによりゲート対ソースの短絡回路を形成する高い危険性がある。
本発明の目的とするところは、従来技術の欠点を解消した、ＳｉＣを基礎とした電子装置及び該ＳｉＣを基礎とした電子装置を製造する方法を提供することである。
本発明によれば、特許請求の範囲に定義する如く、ＳｉＣを基礎とした電子装置及び該ＳｉＣを基礎とした電子装置を製造する方法が提供される。
本発明のより良い理解のために、添付の図面を参照して、純粋に非制限的例として、本発明の好適実施例について以下に説明する。
既知の実施例に基づくＭＰＳ装置の断面図。 従来技術に基づいて図１のＭＰＳ装置を製造するための中間のステップを示した断面図。 従来技術に基づいて図１のＭＰＳ装置を製造するための中間のステップを示した断面図。 従来技術に基づいて図２Ａ及び２Ｂのステップの後の図１のＭＰＳ装置においてオーミックコンタクト形成のためのステップを示した断面図。 従来技術に基づいて図２Ａ及び２Ｂのステップの後の図１のＭＰＳ装置においてオーミックコンタクト形成のためのステップを示した断面図。 従来技術に基づいて図２Ａ及び２Ｂのステップの後の図１のＭＰＳ装置においてオーミックコンタクト形成のためのステップを示した断面図。 従来技術に基づいて図３Ａ乃至３Ｂの製造ステップの結果として形成された不所望な領域を例示している平面図。 既知の実施例に基づくＭＯＳＦＥＴ装置を示した断面図。 本発明の１実施例に基づくＭＰＳ装置を示した断面図。 本発明に基づいて図６のＭＰＳ装置を製造するための或るステップを示した断面図。 本発明に基づいて図６のＭＰＳ装置を製造するための或るステップを示した断面図。 本発明に基づいて図６のＭＰＳ装置を製造するための或るステップを示した断面図。 本発明に基づいて図６のＭＰＳ装置を製造するための或るステップを示した断面図。 図６のＭＰＳ装置の電圧－電流極性を例示しているグラフ。 本発明の１実施例に基づくＭＯＳＦＥＴ装置を示した断面図。 本発明の１実施例に基づいて図９のＭＯＳＦＥＴ装置を製造する或るステップを示した断面図。 本発明の更なる実施例に基づいて図９のＭＯＳＦＥＴ装置を製造する或るステップを示した断面図。
本発明を２つの可能な実施例、特に合体型ＰｉＮショットキー（ＭＰＳ）装置（図６，７Ａ－７Ｄ）及びＭＯＳＦＥＴ装置（図９－１１）、を参照して説明するが、以下の説明から明らかなように、本発明は、一般的に、任意のＳｉＣを基礎とした電子装置に対して適用可能なものである。
図６は、本発明の一つの側面に基づく合体型ＰｉＮショットキー（ＭＰＳ）装置５０をＸ，Ｙ，Ｚの軸を有する（三軸）カーテシアン座標系において側部断面図で示している。
該ＭＰＳ装置５０は、５０μｍ乃至３５０μｍの間、より特定的には１６０μｍ乃至２００μｍの間で例えば１８０μｍに等しい厚さを有しており、表面５３ｂと反対側には表面５３ａを具備しており、第１ドーパント濃度を有していて、Ｎ型のＳｉＣから構成されている基板５３と；５乃至１５μｍの間の厚さを有しており、該基板５３の表面５３ａ上に延在しており、該第１ドーパント濃度よりも一層低い第２ドーパント濃度を有しており、Ｎ型のＳｉＣから構成されているドリフト層（エピタキシャル態様で成長されている）５２と；該基板５３の表面５３ｂ上に延在しているオーミックコンタクト領域乃至は層５６（例えば、ニッケルシリサイドから構成されている）と；該オーミックコンタクト領域５６上を延在しており、例えばＴｉ／ＮｉＶ／Ａｇ又はＴｉ／ＮｉＶ／Ａｕから構成されているカソードメタリゼーション５７と；該ドリフト層５２の上部表面５２ａ上に延在しており例えばＴｉ／ＡｌＳｉＣｕ又はＮｉ／ＡｌＳｉＣｕから構成されているアノードメタリゼーション５８と；該アノードメタリゼーション５８を保護するための該アノードメタリゼーション５８上のパッシベーション層６９と；該ドリフト層５２の上部表面５２ａに面しており且つ各々が夫々のＰ型の注入領域５９’とオーミックコンタクト５９”とを包含しているマルチ接合障壁（ＪＢ）要素５９と；及び特に該接合障壁要素５９を完全に取り囲んでいるＰ型の注入領域である端部終端領域又は保護リング６０（オプション）と；を包含している。
注入領域５９’の横でドリフト層５２とアノードメタリゼーション５８との間の界面には１個又はそれ以上のショットキーダイオード６２が形成されている。特に、（半導体－金属）ショットキー接合が、アノードメタリゼーション５８の夫々の部分と直接電気的にコンタクトしているドリフト層５２の夫々の部分によって形成されている。
ＪＢ要素５９とショットキーダイオード６２（即ち、保護リング６０内に収納されている領域）とを含むＭＯＳ装置５０の領域は、ＭＰＳ装置５０のアクティブ（活性）区域５４である。
本発明の一側面によれば、各オーミックコンタクト５９”は、例えばグラファイト層又はグラフェンマルチ層を含む一つ又はそれ以上のカーボンリッチ層によって形成される。より詳細には、各オーミックコンタクト５９”は、表面５２ａ上に、Ｓｉ／Ｃ非晶質層を有しており、そこでは、ＳｉＣ基板の炭素原子とシリコン原子との間の相分離によって、シリコン原子と比較して炭素原子が支配的である（例えば、少なくとも２倍高く、特に２乃至１００倍程度高い）。この非晶質層の下側では、各オーミックコンタクト５９”が炭素クラスターを含む層（例えば、グラファイト層）を提供する場合があり、それは該非晶質層の厚さよりも一層大きな厚さを有している。この様なオーミックコンタクト５９”の形成は、以下に例示する製造プロセスの結果としてシリコンカーバイドの熱分解に起因するものである。
本発明の更なる側面によれば、該オーミックコンタクト５９”は、表面５２ａ上において、注入領域５９”と自己整合される（即ち、平面ＸＹにおける平面図において、オーミックコンタクト５９”は注入領域５９’と同一の形状及び範囲を有している）。この場合には、アノードメタリゼーション５８と注入領域５９’との間の電気的コンタクトは、専ら該オーミックコンタクト５９”を介して発生する。
更に、本発明の更なる側面によれば、オーミックコンタクト５９”は表面５２ａを越えてＺに沿って延在するものではなく、即ち、オーミックコンタクト５９”の上部表面５９ａは該表面５２ａと同一面状であり（即ち、Ｘ軸に沿って整合している）且つその深さ（Ｚに沿って）は表面５２ａから測定を始めて１ナノメートル乃至数十ナノメートル（例えば、１ｎｍ乃至２０ｎｍの間）の間の深さだけオーミックコンタクト５９’内を延在するに過ぎない。
各オーミックコンタクト５９”は、それを収容する領域の電気的抵抗値よりも一層低い電気的抵抗値を有する電気的接続部を提供している。特に、各オーミックコンタクト５９”は、それを収容する夫々の領域５９’の電気的抵抗よりも一層低い電気的抵抗を有している。
オーミックコンタクト５９’を形成するステップについては、ＭＰＳ装置５０を製造するステップ（図７Ａ－７Ｄ）を参照して、以下に説明する。
図７Ａを参照すると、ウエハ１００が提供されており、それは、ＳＩＣ基板５３を有している（特に、４Ｈ－ＳｉＣであるが、その他のポリタイプとしては、これらのみというわけではないが２Ｈ－ＳｉＣ，３Ｃ－ＳｉＣ，６Ｈ－ＳｉＣ等を使用することも可能である）。
基板５３は、第１導電型（この実施例においては、Ｎ型のドーピング）を有しており且つ互いにＺ軸に沿って反対側にある前部表面５３ａと背部表面５３ｂとを具備している。基板５３は、１×１０１９乃至１×１０２２原子数／ｃｍ３の間のドーパント濃度を有している。
ウエハ１００の前部は前部表面５３ａに対応しており、且つウエハ１００の背部は背部表面５３ｂに対応している。基板３０の固有抵抗は、例えば、２ｍΩ・ｃｍ乃至４０ｍΩ・ｃｍの間である
例えばエピタキシャル成長によって基板５３の前部表面５３ａ上に形成されているものはドリフト層５２であり、それは、第１導電型（Ｎ）を有するシリコンカーバイドから構成されており且つ基板５３のものよりも低いドーパント濃度、例えば１×１０１４乃至５×１０１６原子数／ｃｍ３の間、を有している。ドリフト層５２はＳｉＣ，特に４Ｈ－ＳｉＣ、から構成されているが、２Ｈ，６Ｈ，３Ｃ又は１５Ｒ等のその他のＳｉＣポリタイプを使用することも可能である。
ドリフト層５２は、上部側部５２ａと底部側部５２ｂとの間に画定される厚さを有している（底部側部５２ｂは基板５３の前部表面５３ａと直接的にコンタクトしている。）
次いで、図７Ｂを参照すると、ドリフト層５２の上部側部５２ａ上にハードマスク７０を、例えば、フォトレジスト、又はＴＥＯＳ又はその目的のために設計されている何らかのその他の物質によって、形成している。該ハードマスク７０は、０．５μｍ乃至２μｍの間の厚さ、又は、いずれにおいても、同じ図７Ｂを参照して後述する注入を遮蔽するような厚さを有している。ハードマスク７０は、後のステップにおいて、ＭＰＳ装置５０のアクティブ区域５４が形成されるウエハ１００の領域に延在している。
平面ＸＹにおける平面図において、ハードマスク７０は、ショットキーセル（ダイオード６２）を形成するドリフト層５２の上部側部５２ａの領域を被覆し、且つ、図６を参照して既に説明したように注入領域５９’を形成するドリフト層５２の上部側部５２ａの領域を露出させたままとさせる。
次いで、ドーパント種（例えば、ボロン又はアルミニウム）の注入ステップを実施する。それは、第２導電型（この場合はＰ型）を有しており、ハードマスク７０を使用している（該注入は図中に矢印７２で示している）。図７Ｂのステップ期間中、保護リング６０（存在する場合）も形成される。
例示として与えられる１実施例においては、図４の注入ステップは、１×１０１８原子数／ｃｍ３よりも一層高いドーパント濃度を有する注入領域５９’を形成するために、１×１０１２原子数／ｃｍ２乃至１×１０１５原子数／ｃｍ２の間のドーズで３０ｋｅＶ乃至４００ｋｅＶの間の注入エネルギでの第２導電型を有する一つ又はそれ以上のドーパント種の注入を包含している。従って、表面５２ａから開始して測定した深さが０．４μｍ乃至１μｍの間である注入領域が形成される。
次いで、図７Ｃを参照すると、マスク７０を除去しており、且つ図７Ｄを参照すると、表面５２ａ上において、注入領域５９’上での発生に好都合であるように設計された熱処理を発生させる。
そのために、表面５２ａ（特に、注入領域５９’）を局所的に約１５００℃乃至２６００℃の温度まで加熱させるためのビーム８２を発生させる形態とされているレーザー供給源８０を使用する。注入領域５９’の最大深さが与えられると、表面５２ａのレベルにおいて約２０００℃の温度が、注入領域５９’によって到達される最大深さ（例えば、１μｍ）においても上述した範囲内の温度を保証するのに十分である。
この温度は、注入領域５９’が設けられていない表面５２ａ上ではなく、専ら注入領域５９’上においてオーミックコンタクト（例えば、前述した如く、グラファイト及び／又はグラフェンを含んでいる）の発生を好都合なものとさせるようなものである。この効果は、それ自身は既知のタイプのものであり、例えば、Ｍａｘｉｍｅ Ｇ． Ｌｅｍａｉｔｒｅ著の「イオン注入及びパルス型レーザーアニーリングを介してのＳｉＣの低温場所選択的グラファイト化（Ｌｏｗ－ｔｅｍｐｅｒａｔｕｒｅ，ｓｉｔｅ ｓｅｌｅｃｔｉｖｅ ｇｒａｐｈｉｔｉｚａｔｉｏｎ ｏｆ ＳｉＣ ｖｉａ ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ ａｎｄ ｐｕｌｓｅｄ ｌａｓｅｒ ａｎｎｅａｌｉｎｇ）」、ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ＬＥＴＴＥＲＳ１００，１９３１０５（２０１２）に記載されている。
１実施例においては、注入領域５９’の一部のオーミックコンタクト５９”への変換は、適宜にレーザー８０を移動させてウエハ１００全体を加熱することによって行われる。
更なる実施例においては、注入領域５９’の表面部分のオーミックコンタクト５９”への変換は、ウエハ１００の有用な表面を加熱することによって得られる。ここで、「有用な表面」とは、例えば、端部終端領域１０によって外部的に区画化された注入領域５９’を含むドリフト層５２の表面の部分を意味している。該有用な表面は、ウエハ１００の表面全体に対応するものではない場合がある（例えば、電荷の輸送に関与しない限りＭＰＳ装置５０の使用期間中に興味のないものでありアクティブ区域５４に関して横方向にあるウエハ１００の或る部分は除外される）。
更なる実施例において、ビーム８２に対して透明な領域（即ち、ビーム８２がその領域を透過する）とビーム８２に対して不透明な領域（即ち、ビーム８２がその領域を透過しないか又はその下側に延在するウエハ１００の部分を著しく加熱することがないような減衰された形態でその区域を透過する）とを有するマスクを表面５２ａ上（表面５２ａと接触しているか又はそれから或る距離に位置している）に配置させることが可能である。該マスクの透明領域は注入領域５９’と整合されてオーミックコンタクト５９”の形成を可能とさせる。
オプションとして、且つ使用される実施例とは独立して、注入領域５９’（特に、約１×１０１７原子数／ｃｍ３乃至１×１０２０原子数／ｃｍ３の間のドーパント種の濃度を得るために該ドーパントが活性化される）は、各注入領域に対するオーミックコンタクト５９”と同時的に形成される。
更に、オーミックコンタクトは専ら注入領域５９’上に形成されるので、たとえマスクが存在しない場合であっても、注入領域５９’と夫々のオーミックコンタクト５９”との間には自己整合が存在する。
注入領域５９’において、局所化され且つ表面の温度増加がオーミックコンタクト５９”を形成させるが、注入領域５９’の横方向では、そのような効果はみられない。オーミックコンタクト５９”の形成は１２００℃乃至２６００℃の間の温度において行われる。本発明によれば、これらの温度は注入領域５９’の表面部分（数ナノメートルで、例えば、１－２０ｎｍ）において到達される。より一層大きな深さに対しては、該温度は最早オーミックコンタクト５９”の形成を発生させないような値へ降下し、従って、それは自己制限的である。従って、オーミックコンタクト５９”は夫々の注入領域の厚さを貫通して延在するものではなく、専らその表面レベルにおけるものであるにすぎない。
レーザー８０は、例えば、ＵＶエキシマレーザである。その他のタイプのレーザーを使用することも可能であり、その中で、可視光領域に波長を有するレーザーがある。
本発明の目的を達成するために最適化されたレーザー８０の構成及び動作のパラメータは以下の通りである。
波長：２９０ｎｍ乃至３７０ｎｍの間で、特に３１０ｎｍ；
パルス期間：１００ｎｓ乃至３００ｎｓの間で、特に１６０ｎｓ；
パルス数：１個乃至１０個の間で、特に２個；
エネルギ密度：（２）１．６乃至４Ｊ／ｃｍ２の間で、特に（３）２．６Ｊ／ｃｍ２（表面５２ａのレベルにおいて考慮）；及び
温度：１４００℃乃至２６００℃の間で、特に１８００℃（表面５２ａのレベルにおいて考慮）。
表面５２ａのレベルにおけるビーム８２のスポットの面積は、例えば、０．７乃至１．５ｃｍ２の間である。
ウエハ１００の全体又は加熱すべきウエハ１００のサブ領域をカバーするために、平面ＸＹにおいてレーザー８０の一つ又はそれ以上のスキャンが実施される（例えば、互いに、及び軸Ｘに対して及び／又は軸Ｙに対して平行な複数のスキャン）。
しかしながら、本発明者等が知得したところでは、前述したパラメータの場合に、ＭＰＳ装置５０に対する所望の電気的挙動が得られる。図８は、この点に関して、ＭＰＳ装置５０のアノードとカソードとの間に印加される電圧の関数としての導通電流の変化の実験データを例示している。曲線Ｓ１は該レーザー処置前のＰｉＮダイオードにおける電気的測定に関するものであり、一方、曲線Ｓ２はレーザー処置後の、従ってオーミックコンタクト形成後の、該ＰｉＮダイオードにおける電気的測定に関するものである。曲線Ｓ１及びＳ２の傾向は予測した挙動を確認している。
図９は、本発明の一つの側面に基づくＭＯＳＦＥＴ装置９０を示している。図５のＭＯＳＦＥＴ装置２０と共通であるＭＯＳＦＥＴ装置９０の技術的要素及び特性は同一の参照番号で示してあり、従ってその説明は割愛する。
ＭＯＳＦＥＴ装置２０と異なり、ＭＯＳＦＥＴ装置９０は、金属３０と本体領域２５との間の界面領域３４においてオーミックコンタクト９１を有している。ＭＯＳＦＥＴ装置９０は、更に、該金属３０とソース領域２８との間の表面部分３６において更なるオーミックコンタクト９２を有している。
本発明の一つの側面によれば、オーミックコンタクト９１及びオーミックコンタクト９２の両方は、例えば、グラファイト層又はグラフェンマルチ層を含んでいる一つ又はそれ以上のカーボンリッチ層によって形成されている。より詳細に説明すると、各オーミックコンタクト９１，９２は、表面５２ａ上に、Ｓｉ／Ｃ非晶質層を有しており、該Ｓｉ／Ｃ非晶質層内においては、ＳｉＣ基板のシリコン原子と炭素原子との間の相分離に起因してシリコン原子と比較して炭素原子が支配的となっている（例えば、少なくとも２倍高く、特に２乃至１００倍高い）。この非晶質層の下側では、各オーミックコンタクト９１，９２は、該非晶質層の厚さよりも一層大きな厚さを有しており炭素クラスター（例えば、グラファイト層）を含んでいる層を有することが可能である。この様なオーミックコンタクト５９”の形成は、以下に例示する製造プロセスの結果としてシリコンカーバイドの熱分解に起因するものである。
本発明の更なる側面によれば、該オーミックコンタクト９１及びオーミックコンタクト９２は、表面２２ａ上において、界面領域３４と及びソース領域２８と自己整合される（即ち、平面ＸＹにおける平面図において、オーミックコンタクト９１，９２は、界面領域３４及びソース領域２８と、夫々、同一の形状及び範囲を有している）。
オーミックコンタクト９１及び９２は、表面２２ａから測定を開始して１ナノメートル乃至数十ナノメートルの間（例えば、１乃至２０ｎｍの間）の深さだけ半導体本体２２内の深さ方向（Ｚ軸に沿って）に延在している。
各オーミックコンタクト９１，９２は、それを収容している領域の電気的抵抗値よりも一層低い電気的抵抗値を有している電気的接続部を提供している。特に、各オーミックコンタクト９１，９２は、それを収容している夫々の領域３４，２８の電気的抵抗よりも一層低い電気的抵抗を有している。
オーミックコンタクト９１及び９２を形成するステップについて図１０を参照して以下に説明する。
特に、図１０は、製造段階の中間におけるＭＯＳＦＥＴ装置９０を含んでいるウエハ２００を示しており、その中には、ボディ（本体）領域２５と、インターフェース領域３４と、ソース領域２８と、ゲート構造体２６と、絶縁層２９とが形成されている（それ自身既知の態様で）。
オーミックコンタクト９１，９２を形成するために、インターフェース領域３４及びソース領域２８において、夫々のオーミックコンタクト９１，９２の発生を好都合なものとさせるべく設定された熱処理が表面２２ａ上において発生される。その目的のために、約１２００℃乃至２６００℃の温度まで局所的に（特に、インターフェース領域３４及びソース領域２８）表面２２ａを加熱させるようなビーム９６を発生させる形態とされているレーザー供給源９５を使用する。
前述した範囲内の温度は、インターフェース領域３４及びソース領域２８が延在してい
ない表面領域２２ａにおいてではなく、専らインターフェース領域３４及びソース領域２８においてカーボンリッチ領域及びグラファイト／グラフェン層の発生を好都合なものとさせるようなものである。
１実施例においては、インターフェース領域３４及びソース領域２８の夫々のオーミックコンタクトへの変換は、レーザー９５を適宜に移動させてウエハ２００全体を加熱させることによって行われる。
更なる実施例においては、インターフェース領域３４及びソース領域２８の夫々のオーミックコンタクトへの変換は、ビーム９６を適宜指向させることによってインターフェース領域３４及びソース領域２８を選択的に加熱させることによって行われる。
更なる実施例においては、ビーム９６に対して透明な（即ち、ビーム９６が該領域を透過する）領域及びビーム９６に対して不透明な（即ち、ビーム９６が該領域を透過しないか又はウエハ２００のマスクした部分を著しく加熱することがないような減衰された態様で該領域を透過する）領域を具備するマスク（図中には不図示）をウエハ２００上に配置させることが可能である。該マスクの該透明な領域は、インターフェース領域３４及びソース領域２８と整合されて、夫々のオーミックコンタクトの形成を可能とすると共に該レーザー９５を介してのオーミックコンタクトの形成を意図しないウエハ２００の部分を保護することを可能とする。
本発明者等が知得したことによれば、ソース領域２８（Ｎ＋ドーピングを有している）におけるオーミックコンタクト９２の形成は、インターフェース領域３４（Ｐ＋ドーピングを有している）におけるオーミックコンタクト９１の形成に必要とされるエネルギとは異なるビーム９６のエネルギを必要とする。
ソース領域２８（Ｎ＋ドーピングを有している）におけるコンタクト９２のオーミック特性の最適化は、インターフェース領域３４（Ｐ＋ドーピングを有している）におけるコンタクト９１のオーミック特性の最適化に必要とされるエネルギとは異なるビーム９６のエネルギを必要とする。その目的のために、各ビームが最適なオーミック特性を有する夫々の層を発生するように設定されてインターフェース領域３４において及びソース領域２８において夫々のビーム９６を発生すべくレーザー９５の動作パラメータを制御することが可能である。
いずれしてにも、本発明者等が知得したところでは、同じエネルギのビームが与えられたとしても、ソース領域２８（Ｎ＋ドーパントを有している）においてのオーミックコンタクト９２及びインターフェース領域３４（Ｐ＋ドーピングを有している）においてのオーミックコンタクト９１を形成させることは可能である。
要するに、ソース領域２８及びインターフェス領域３４において、本発明の目的を達成するために最適化されたレーザ９５の形態及び動作パラメータは以下の通りである。
波長：２９０ｎｍ乃至３７０ｎｍの間で、特に３１０ｎｍ；
パルス期間：１００ｎｓ乃至３００ｎｓの間で、特に１６０ｎｓ；
パルス数：１個乃至１０個の間で、特に２個；
エネルギ密度：（２）１．６及び４Ｊ／ｃｍ２の間で、特に（３）２．６Ｊ／ｃｍ２（表面２２ａのレベルにおいて考察）；
温度：１４００℃乃至２６００℃の間で、特に１８００℃（表面２２ａのレベルにおいて考察）。
表面２２ａのレベルにおけるビーム８２のスポットの面積は、例えば、０．７乃至１．５ｃｍ２の間である。
ウエハ２００全体又は加熱すべきウエハ２００のサブ領域をカバーするために、平面ＸＹにおいて一つ又はそれ以上のレーザー９５のスキャンを実施する（例えば、互いに及び軸Ｘに対して及び／又は軸Ｙに対して平行な複数のスキャン）。
代替的に、図１１を参照すると、ウエハ２００上にマスク９７を配置させることが可能であり、該マスクはインターフェース領域３４及びソース領域２８において夫々のウィンドウ９７ａ、９７ｂを具備している（インターフェース領域及びソース領域２８と夫々垂直方向に整合している）。マスク９７の残部９７ｃはビーム９６に対して完全に不透明であり、即ち、ビーム９６がそこを透過することが無いか又は透過したとしても下側に存在するウエハ２００の構造上で損傷又は何らかのその他のタイプの不所望な現象を発生させるような加熱を発生させることが無いような態様で透過する。
インターフェース領域３４におけるウィンドウ９７ａはビーム９６の特性を修正すべく設定されたフィルター９８が設けられており、例えば、それは、インターフェース領域３４に入射するビームの幾らかの特性を修正することが所望される場合等である。その代わりに、フィルター９８が設けられない場合もある。ソース領域２８におけるウィンドウ９７ｂは、何らのフィルターを有するものではなく、即ち、それはビーム９６に対して透明であり、該ビーム９６はその特性に関する限り実質的に不変の形態で該ウィンドウ９７ｂを透過する。
本発明の以下の実施例においては、ウィンドウ９７ａ及び９７ｂの両方がフィルター無しであり、且つマスク９７はビーム９６で加熱されるべきではない領域を保護する（不透明部分９７ｃを介して）機能を有するものである。
特に、この実施例においては、ビーム９６は以下の如き態様でレーザー９５を制御することによって発生される。
波長：２９０ｎｍ乃至３７０ｎｍの間で、特に１６０ｎｍ；
パルス期間：１００ｎｓ乃至３００ｎｓの間で、特に１６０ｎｓ；
パルス数：１個乃至１０個の間で、特に２個；
エネルギ密度：（２）１．６乃至４Ｊ／ｃｍ２の間で、特に（３）２．６Ｊ／ｃｍ２（表面２２ａのレベルにおいて考察）；
温度：１４００℃乃至２６００℃の間で、特に１８００℃（表面２２ａのレベルにおいて考察）。
表面２２ａのレベルにおいてのビーム８２のスポットの面積は、例えば、０．７乃至１．５ｃｍ２の間である。
ウエハ２００全体又は加熱すべきウエハ２００のサブ領域をカバーするために、平面ＸＹにおいてレーザー９５の一つ又はそれ以上のスキャンを実施する（例えば、互いに及び軸Ｘに対して及び／又は軸Ｙに対して平行な複数のスキャン）。
そのようにして発生されたビーム９６は、ウィンドウ９７ｂを介してソース領域２８（Ｎ＋）へ向けて指向され且つウィンドウ９７ａを介してインターフェース領域３４（Ｐ＋）へ向けて指向される。
更なる実施例によれば、ウィンドウ９７ｂにもフィルターを設けて適宜の態様で（即ち、フィルターされたビームがソース領域２８においてオーミックコンタクトを発生させるように設定されて）ビーム９６を発生させることが可能であることは明らかである。
オーミックコンタクトは専らＰ及びＮ注入領域において形成されるので、インターフェース領域３４／ソース領域２８と夫々のオーミックコンタクト９１／９２との間には自己整合が存在している。
ＳｉＣのカーボンリッチ層及び／又はグラファイト及び／又はグラフェン層への変換は、ＭＰＳ装置の製造に関して既に前述した技術的考察に基づいて発生する。
レーザー９５は、例えば、ＵＶエキシマレーザーである。その他のタイプのレーザーを使用することも可能であり、それらの中で可視光領域に波長を有するレーザーがある。
本開示に基づいて提供される本発明の特性を検討すれば、本発明の利点は明らかである。特に、本発明によれば、単一のプロセスで、又金属層の付着無しで、Ｐ＋又はＮ＋領域上にオーミックコンタクトを設けることが可能であり、従って、前述した従来技術に関する欠点を解消していることが明らかである。
以上本発明の具体的実施の態様について詳細に説明したが、本発明はこれらの具体的実施例のみに制限されるものでは無く、本発明の技術的範囲を逸脱すること無しに種々の変形、修正、代替を行うことが可能であることは勿論である。特に、前述した如く、本発明はＭＯＳ装置又はＭＯＳＦＥＴのオーミックコンタクトの形成に制限されるべきものではなく、ショットキーダイオード、ＪＢＳ装置、ＭＯＳＦＥＴ、ＩＧＢＴ、ＪＦＥＴ、ＤＭＯＳ等の一般的な垂直導通型電子装置におけるオーミックコンタクトの形成に適用可能なものである。

Claims (24)

  1. ＳｉＣを基礎とした電子装置（５０；９０）を製造する方法において、
    Ｎ型導電型を有するＳｉＣの固体本体（５２，２２）の表面（５２ａ：２２ａ）上にＰ型のドーパント種を注入して前記表面（５２ａ；２２ａ）から開始して該固体本体内に延在し且つ前記表面（５２ａ；２２ａ）と同一面状の上部表面を有する注入領域（５９’；３４）を形成し；
    前記注入領域（５９’；３４）において第１カーボンリッチ電気的コンタクト領域（５９”；９１）を形成するために１５００℃乃至２６００℃の間の温度への該注入領域（５９’；３４）の加熱を発生させるために前記注入領域（５９’；３４）へ指向される第１レーザービーム（８２；９６）を発生させる、
    ことを包含している方法。
  2. 該第１カーボンリッチ電気的コンタクト領域（５９”；９１）を形成することが、該注入領域（５９’；３４）内に一つ又はそれ以上のグラフェン及び／又はグラファイト層を形成することを包含している請求項１に記載の方法。
  3. 前記第１レーザービーム（８２；９６）が以下のパラメータ、即ち、
    波長：２９０ｎｍ乃至３７０ｎｍの間で、特に３１０ｎｍ；
    パルス期間：１００ｎｓ乃至３００ｎｓの間で、特に１６０ｎｓ；
    パルス数：１個乃至１０個の間で、特に２個；
    エネルギ密度：１．６乃至４Ｊ／ｃｍ２の間で、特に２．６Ｊ／ｃｍ２；
    に基づいて発生される請求項１又は２に記載の方法。
  4. 前記第１カーボンリッチ電気的コンタクト領域（５９”；９１）が該注入領域（５９’；３４）の上部表面と一致する上部表面を有している第１オーミックコンタクトを形成する請求項１乃至３の内のいずれか１項に記載の方法。
  5. 前記第１カーボンリッチ電気的コンタクト領域（５９”；９１）が１ｎｍ乃至２０ｎｍの間の厚さを有している請求項１乃至４の内のいずれか１項に記載の方法。
  6. 該固体本体の物質は、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ、１５Ｒ－ＳｉＣの内のいずれか一つである請求項１乃至５の内のいずれか１項に記載の方法。
  7. 前記電子装置（５０；９０）が合体型ＰｉＮショットキーダイオード、ショットキーダイオード、ＪＢＳダイオード、ＭＯＳＦＥＴ、ＩＧＢＴ、ＪＦＥＴ、及びＤＭＯＳの内のいずれか一つである請求項１乃至６の内のいずれか１項に記載の方法。
  8. 前記電子装置（５０）が合体型ＰｉＮショットキーダイオード（ＭＰＳ）であり、本方法が、
    互いに反対側の表側と裏側とを有しているＮ型のＳｉＣ基板を用意し且つ該基板の該表側上にＮ型のＳｉＣからなるドリフト層（５２）をエピタキシャル成長させることを含む前記固体本体を形成するステップと、
    前記注入領域（５９’）と接合障壁（ＪＢ）ダイオードを且つ該ドリフト層（５２）とショットキーダイオードを形成するために該第１カーボンリッチ電気的コンタクト領域（５９”）を介して該注入領域（５９’）と電気的コンタクトをしており且つ該注入領域（５９’）の横方向で該ドリフト層（５２）と直接的に電気的コンタクトしている第１電気的端子（５８）を形成するステップと、
    該基板の該裏側上に第２電気的端子（５７）を形成するステップと、
    を包含している請求項１乃至７の内のいずれか１項に記載の方法。
  9. 前記電子装置（９０）がＭＯＳＦＥＴであり、本方法が、
    該固体本体（２２）の前記表側（２２ａ）上にＰ型の第１本体領域（２５）を形成するステップと、
    該第１本体領域（２５）内に前記注入領域（３４）を形成するステップと、
    該固体本体（２２）の前記表側（２２ａ）上に該第１本体領域（２５）に対して横方向に延在するＰ型の第２本体領域（２５）を形成するステップと、
    該第２本体領域（２５）内にＮ型のソース領域（２８）を形成するステップと、
    前記ソース領域（２８）において第２カーボンリッチ電気的コンタクト領域（９２）を形成するために１５００℃乃至２６００℃の間の温度へ該ソース領域（２８）の加熱を発生させるために前記ソース領域（２８）へ向けて指向された第２レーザービーム（９６）を発生させるステップと、
    を包含している請求項１乃至８の内のいずれか１項に記載の方法。
  10. 前記第２レーザービーム（９６）が以下のパラメータ、即ち、
    波長：２９０ｎｍ乃至３７０ｎｍの間で、特に３１０ｎｍ；
    パルス期間：１００ｎｓ乃至３００ｎｓの間で、特に１６０ｎｓ；
    パルス数：１個乃至１０個の間で、特に２個；
    エネルギ密度：１．６乃至４Ｊ／ｃｍ２の間で、特に２．６Ｊ／ｃｍ２；
    に基づいて発生される請求項９に記載の方法。
  11. 該第２カーボンリッチ電気的コンタクト領域（９２）を形成することが、該ソース領域（２８）内に一つ又はそれ以上のグラフェン及び／又はグラファイト層を形成することを包含している請求項９又は１０に記載の方法。
  12. 前記第１カーボンリッチ電気的コンタクト領域（５９”；９１）が該注入領域（５９’；３４）の上部表面と一致する上部表面を具備している第１オーミックコンタクトを形成する請求項１乃至１１の内のいずれか１項に記載の方法。
  13. 前記第２カーボンリッチ電気的コンタクト領域（９２）が１ｎｍ乃至２０ｎｍの間の厚さを有している請求項９に記載の方法。
  14. ＳｉＣを基礎とした電子装置（５０；９０）において、
    Ｎ型の導電度を有するＳｉＣからなる固体本体（５２：２２）；
    該固体本体（５２；２２）の表側（５２ａ；２２ａ）上に延在しており且つＰ型のドーパント種を包含しており該固体本体の前記表側（５２ａ；２２ａ）と同一面状の上部表面を有している注入領域（５９’；３４）；及び
    前記注入領域（５９’；３４）において延在し、前記注入領域の前記上部表面と同一面状の上部表面を有している第１カーボンリッチ電気的コンタクト領域（５９”；９１）；
    を有している装置。
  15. 該第１カーボンリッチ電気的コンタクト領域（５９”；９１）が該注入領域（５９’；３４）内に一つ又はそれ以上のグラフェン及び／又はグラファイト層を有している請求項１４に記載の装置。
  16. 前記第１カーボンリッチ電気的コンタクト領域（５９”；９１）が該注入領域（５９’；３４）の上部表面と一致する上部表面を有するオーミックコンタクトを形成している請求項１５に記載の装置。
  17. 前記第１カーボンリッチ電気的コンタクト領域（５９”）が１ｎｍ乃至２０ｎｍの間の厚さを有している請求項１４乃至１６の内のいずれか１項に記載の装置。
  18. 該固体本体の物質が４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ、１５Ｒ－ＳｉＣの内のいずれか一つである請求項１４乃至１７の内のいずれか１項に記載の装置。
  19. 前記装置が合体型ＰｉＮショットキーダイオード、ショットキーダイオード、ＪＢＳダイオード、ＭＯＳＦＥＴ、ＩＧＢＴ、ＪＦＥＴ、ＤＭＯＳの内から選択されたものである請求項１４乃至１８の内のいずれか１項に記載の装置。
  20. 前記装置が合体型ＰｉＮショットキー（ＭＰＳ）ダイオードタイプのものであって、該固体本体が互いに反対側にある表側と裏側とを有しているＮ型のＳｉＣ基板、及び該基板の該表側上にＮ型のＳｉＣからなるドリフト層（５２）を有しており、更に、
    前記注入領域（５９’）と接合障壁（ＪＢ）を及び該ドリフト層（５２）とショットキーダイオードを形成するように該オーミックコンタクト（５９”）の第１領域を介して該注入領域（５９’）と電気的コンタクトをしており且つ該注入領域（５９’）の横方向で該ドリフト層（５２）と直接的に電気的コンタクトをしている第１電気的端子（５８）；及び
    該基板の該裏側上の第２電気的端子（５７）；
    を有している請求項１６に記載の装置。
  21. 前記電子装置（９０）が、
    前記注入領域（３４）を収容しており該固体本体（２２）の前記表側（２２ａ）上のＰ型の第１本体領域（２５）と；
    該第１本体領域（２５）に対して横方向で該固体本体（２２）の前記表側（２２ａ）上に延在しているＰ型の第２本体領域（２５）と；
    該第２本体領域（２５）内のＮ型のソース領域（２８）と；
    前記ソース領域（２８）内の第２カーボンリッチ電気的コンタクト領域（９２）と；
    を有しているＭＯＳＦＥＴである請求項１４乃至１９の内のいずれか１項に記載の装置。
  22. 該第２カーボンリッチ電気的コンタクト領域（９２）が該ソース領域（２８）内の一つ又はそれ以上のグラフェン及び／又はグラファイト層を有している請求項２１に記載の装置。
  23. 前記第２カーボンリッチ電気的コンタクト領域（９２）が該表面領域（２８）の上部表面と一致する上部表面を有しているオーミックコンタクトを形成している請求項２１又は２２に記載の装置。
  24. 前記電気的コンタクト領域（９２）が１ｎｍ乃至２０ｎｍの間の厚さを有している請求項２１乃至２３の内のいずれか１項に記載の装置。
JP2021044497A 2020-04-17 2021-03-18 ＳｉＣを基礎とした電子装置におけるオーミックコンタクト形成及び電子装置 Active JP7721291B2 (ja)

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT202000004696A1 (it) 2020-03-05 2021-09-05 St Microelectronics Srl METODO DI FABBRICAZIONE DI UN DISPOSITIVO ELETTRONICO IN SiC CON FASI DI MANIPOLAZIONE RIDOTTE, E DISPOSITIVO ELETTRONICO IN SiC
IT202000008179A1 (it) * 2020-04-17 2021-10-17 St Microelectronics Srl Formazione di contatti ohmici in un dispositivo elettronico basato su sic, e dispositivo elettronico
IT202000008167A1 (it) 2020-04-17 2021-10-17 St Microelectronics Srl Attivazione droganti e formazione di contatto ohmico in un dispositivo elettronico in sic, e dispositivo elettronico in sic
IT202000015100A1 (it) 2020-06-23 2021-12-23 St Microelectronics Srl Metodo di fabbricazione di un dispositivo rivelatore di una radiazione uv basato su sic e dispositivo rivelatore di una radiazione uv basato su sic
DE102022114411A1 (de) * 2021-07-21 2023-01-26 Infineon Technologies Ag Verfahren zur herstellung von ohmschen kontakten auf einem siliciumcarbid(sic)-substrat, verfahren zur herstellung einer halbleitervorrichtung, und halbleitervorrichtung
TWI810132B (zh) * 2023-01-04 2023-07-21 鴻揚半導體股份有限公司 晶圓背面研磨方法
WO2025133458A1 (en) * 2023-12-18 2025-06-26 Aalto University Foundation Sr Electronic device with ohmic contacts
CN119361420B (zh) * 2024-12-26 2025-06-27 山东大学 一种激光退火碳化硅欧姆接触、器件及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013045829A (ja) 2011-08-23 2013-03-04 Seiko Epson Corp 半導体装置、電気光学装置、電力変換装置及び電子機器
JP2014127660A (ja) 2012-12-27 2014-07-07 Sumitomo Electric Ind Ltd 炭化珪素ダイオード、炭化珪素トランジスタおよび炭化珪素半導体装置の製造方法
WO2015178024A1 (ja) 2014-05-23 2015-11-26 パナソニックＩｐマネジメント株式会社 炭化珪素半導体装置

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050104072A1 (en) 2003-08-14 2005-05-19 Slater David B.Jr. Localized annealing of metal-silicon carbide ohmic contacts and devices so formed
US7498633B2 (en) 2005-01-21 2009-03-03 Purdue Research Foundation High-voltage power semiconductor device
EP1935007B1 (en) 2005-09-16 2023-02-22 Wolfspeed, Inc. Methods of processing semiconductor wafers having silicon carbide power devices thereon
DE102006050360B4 (de) * 2006-10-25 2014-05-15 Infineon Technologies Austria Ag Verfahren zum Erzeugen eines elektrischen Kontakts auf SiC
US8232558B2 (en) 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
JP5449786B2 (ja) 2009-01-15 2014-03-19 昭和電工株式会社 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
JP2011071281A (ja) 2009-09-25 2011-04-07 Toyota Central R&D Labs Inc 半導体装置とその製造方法
JP5175872B2 (ja) 2010-01-21 2013-04-03 株式会社東芝 半導体整流装置
US8642996B2 (en) * 2011-04-18 2014-02-04 International Business Machines Corporation Graphene nanoribbons and carbon nanotubes fabricated from SiC fins or nanowire templates
CN103608498B (zh) 2011-07-20 2018-04-10 住友电气工业株式会社 碳化硅衬底、半导体装置及它们的制造方法
US8664665B2 (en) 2011-09-11 2014-03-04 Cree, Inc. Schottky diode employing recesses for elements of junction barrier array
JP2014063948A (ja) 2012-09-24 2014-04-10 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
US9425153B2 (en) 2013-04-04 2016-08-23 Monolith Semiconductor Inc. Semiconductor devices comprising getter layers and methods of making and using the same
JP5846178B2 (ja) 2013-09-30 2016-01-20 サンケン電気株式会社 半導体装置及びその製造方法
JP6135537B2 (ja) 2014-02-10 2017-05-31 トヨタ自動車株式会社 ＳｉＣ基板を利用する半導体装置とその製造方法
US8962468B1 (en) * 2014-04-23 2015-02-24 United Silicon Carbide, Inc. Formation of ohmic contacts on wide band gap semiconductors
CN204966510U (zh) 2014-06-20 2016-01-13 意法半导体股份有限公司 宽带隙高密度半导体开关器件
JP2016046449A (ja) 2014-08-26 2016-04-04 住友重機械工業株式会社 半導体素子の製造方法
US10014383B2 (en) 2014-12-17 2018-07-03 Infineon Technologies Ag Method for manufacturing a semiconductor device comprising a metal nitride layer and semiconductor device
WO2016170706A1 (ja) * 2015-04-22 2016-10-27 三菱電機株式会社 半導体装置および半導体装置の製造方法
US9825025B2 (en) * 2016-03-16 2017-11-21 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
DE102016105610B4 (de) * 2016-03-24 2020-10-08 Infineon Technologies Ag Halbleiterbauelement mit einer Graphenschicht und ein Verfahren zu dessen Herstellung
US9917170B2 (en) 2016-04-22 2018-03-13 Infineon Technologies Ag Carbon based contact structure for silicon carbide device technical field
US20180019309A1 (en) * 2016-07-15 2018-01-18 Global Power Technologies Group, Inc. Semiconductor device based on wideband gap semiconductor materials
CN108231560B (zh) * 2016-12-09 2022-02-15 全球能源互联网研究院 一种控制电极制备方法及mosfet功率器件
DE102016124973A1 (de) 2016-12-20 2018-06-21 Infineon Technologies Ag Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen
DE102017100109A1 (de) 2017-01-04 2018-07-05 Infineon Technologies Ag Halbleitervorrichtung und verfahren zum herstellen derselben
JP6926869B2 (ja) * 2017-09-13 2021-08-25 富士電機株式会社 半導体装置
DE102017127169B4 (de) * 2017-11-17 2022-01-27 Infineon Technologies Ag Verfahren zur herstellung eines halbleiterbauelements
US10629686B2 (en) 2018-08-02 2020-04-21 Semiconductor Components Industries, Llc Carbon-controlled ohmic contact layer for backside ohmic contact on a silicon carbide power semiconductor device
CN109326657A (zh) 2018-08-29 2019-02-12 北京时代民芯科技有限公司 一种碳化硅基紫外探测器及其制备方法
US10707340B2 (en) 2018-09-07 2020-07-07 Semiconductor Components Industries, Llc Low turn-on voltage silicon carbide rectifiers
CN109037041A (zh) * 2018-09-21 2018-12-18 黄兴 一种碳化硅的欧姆接触的制备方法及器件
JP7225873B2 (ja) 2019-02-07 2023-02-21 富士電機株式会社 半導体装置及び半導体装置の製造方法
EP3712962B1 (en) 2019-03-22 2023-06-07 STMicroelectronics S.r.l. Semiconductor mps diode with reduced current-crowding effect and manufacturing method thereof
IT202000004696A1 (it) 2020-03-05 2021-09-05 St Microelectronics Srl METODO DI FABBRICAZIONE DI UN DISPOSITIVO ELETTRONICO IN SiC CON FASI DI MANIPOLAZIONE RIDOTTE, E DISPOSITIVO ELETTRONICO IN SiC
IT202000008167A1 (it) 2020-04-17 2021-10-17 St Microelectronics Srl Attivazione droganti e formazione di contatto ohmico in un dispositivo elettronico in sic, e dispositivo elettronico in sic
IT202000008179A1 (it) * 2020-04-17 2021-10-17 St Microelectronics Srl Formazione di contatti ohmici in un dispositivo elettronico basato su sic, e dispositivo elettronico
IT202000015100A1 (it) 2020-06-23 2021-12-23 St Microelectronics Srl Metodo di fabbricazione di un dispositivo rivelatore di una radiazione uv basato su sic e dispositivo rivelatore di una radiazione uv basato su sic

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013045829A (ja) 2011-08-23 2013-03-04 Seiko Epson Corp 半導体装置、電気光学装置、電力変換装置及び電子機器
JP2014127660A (ja) 2012-12-27 2014-07-07 Sumitomo Electric Ind Ltd 炭化珪素ダイオード、炭化珪素トランジスタおよび炭化珪素半導体装置の製造方法
WO2015178024A1 (ja) 2014-05-23 2015-11-26 パナソニックＩｐマネジメント株式会社 炭化珪素半導体装置

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