JP7793921B2 - イメージセンサー - Google Patents

Description

本発明はイメージセンサーに関り、さらに詳細にはイメージセンサーの導電構造体に係る。

イメージセンサーは光学映像（Ｏｐｔｉｃａｌ ｉｍａｇｅ）を電気的信号に変換する素子である。イメージセンサーはＣＣＤ（Ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）型及びＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型に分類されることができる。ＣＭＯＳ型イメージセンサーはＣＩＳ（ＣＭＯＳ ｉｍａｇｅ ｓｅｎｓｏｒ）と略称される。前記ＣＩＳは２次元的に配列された複数の単位画素領域を具備する。単位画素領域の各々はフォトダイオード（ｐｈｏｔｏｄｉｏｄｅ）を含む。フォトダイオードは入射される光を電気信号に変換する役割をする。

米国特許第１０，０７４，６７８ Ｂ２号公報

本発明が解決しようとする課題は電界集中現象が緩和されることができるイメージセンサーを提供することにある。

本発明が解決しようとする課題は伝送ゲートを形成するためのパターニングマージンを確保することができるイメージセンサーを提供することにある。

本発明が解決しようとする課題は以上で言及した課題に制限されることなく、言及されないその他の課題は下の記載から当業者に明確に理解されるべきである。

本発明の概念に従うイメージセンサーは、互いに対向する第１面及び第２面を有する基板と、前記基板内に提供され、単位画素領域を定義する画素分離パターンと、を含み、前記単位画素領域は第１方向に隣接し、各々第１伝送ゲート及び第２伝送ゲートを含む第１単位画素領域及び第２単位画素領域を含み、前記画素分離パターンは前記第１単位画素領域と前記第２単位画素領域との間の第１画素分離部分及び前記第２伝送ゲートを介して前記第１画素分離部分と前記第１方向に離隔される第２画素分離部分を含み、前記第１画素分離部分の上面は前記第２画素分離部分の上面より低くすることができる。

本発明の概念に従うイメージセンサーは、素子分離膜によって定義される活性領域を含み、互いに対向する第１面及び第２面を有する基板と、前記基板内に提供され、単位画素領域を定義する画素分離パターンを含み、前記単位画素領域は第１方向に離隔される第１単位画素領域及び第２単位画素領域を含み、前記第１単位画素領域は第１フローティング拡散領域及び第１伝送ゲートを含み、前記第２単位画素領域は第２フローティング拡散領域及び第２伝送ゲートを含み、前記第１伝送ゲートと前記第２伝送ゲートとの間の前記素子分離膜の第１上面は前記第１フローティング拡散領域と前記第２フローティング拡散領域との間の前記素子分離膜の第２上面より低くすることができる。

本発明の概念に従うイメージセンサーは、互いに対向する第１面及び第２面を有する基板と、前記基板内に提供され単位画素領域を定義する画素分離パターンと、前記基板の前記第２面上に提供される反射防止膜と、前記反射防止膜上に提供されるカラーフィルター及びマイクロレンズと、前記基板の前記第１面上の配線層と、を含み、前記単位画素領域は第１方向に隣接し、各々第１伝送ゲート及び第２伝送ゲートを含む第１単位画素領域及び第２単位画素領域を含み、前記画素分離パターンは前記第１単位画素領域と前記第２単位画素領域との間の第１画素分離部分及び前記第２伝送ゲートを介して、前記第１画素分離部分と前記第１方向に離隔される第２画素分離部分を含み、前記第１画素分離部分の上面は前記第２画素分離部分の上面より低くすることができる。

本発明に係るイメージセンサーは、互いに隣接する伝送ゲートを形成するための第１リセス（recess）部分を互いに連結されたレイアウトを基準に形成して伝送ゲートを形成するためのパターニングマージンを確保することができ、伝送ゲートとフローティング拡散領域との間の電界集中現象を緩和することができる。

本発明の実施形態に係るイメージセンサーを概略的に示すブロック図である。 本発明の実施形態に係るイメージセンサーのアクティブピクセルセンサーアレイの回路図である。 実施形態に係るイメージセンサーを示した平面図である。 図３のＡ－Ａ’線に沿って切断した断面図である。 図３のＱ領域を拡大示した平面図である。 図５のＩ－Ｉ’線に沿って切断した断面図である。 図５のＩＩ－ＩＩ’線に沿って切断した断面図である。 図５のＩＩＩ－ＩＩＩ’線に沿って切断した断面図である。 図５のＲ領域を拡大示した平面図である。 図６のＳ１領域の拡大図である。 図７のＳ２領域の拡大図である。 本発明の実施形態に係るイメージセンサーを示した断面図であって、図５のＩ－Ｉ’線に沿って切断した断面図である。 本発明の実施形態に係るイメージセンサーを示した断面図であって、図５のＩＩ－ＩＩ’線に沿って切断した断面図である。 本発明の実施形態に係るイメージセンサーの製造方法を説明する図面であって、図５のＩ－Ｉ’線に沿って切断した断面図である。 本発明の実施形態に係るイメージセンサーの製造方法を説明する図面であって、図５のＩＩ－ＩＩ’線に沿って切断した断面図である。 本発明の実施形態に係るイメージセンサーの製造方法を説明する図面であって、図５のＩ－Ｉ’線に沿って切断した断面図である。 本発明の実施形態に係るイメージセンサーの製造方法を説明する図面であって、図５のＩＩ－ＩＩ’線に沿って切断した断面図である。 本発明の実施形態に係るイメージセンサーの製造方法を説明する図面であって、図５のＩ－Ｉ’線に沿って切断した断面図である。 本発明の実施形態に係るイメージセンサーの製造方法を説明する図面であって、図５のＩＩ－ＩＩ’線に沿って切断した断面図である。 本発明の実施形態に係るイメージセンサーの製造方法を説明する図面であって、図５のＩ－Ｉ’線に沿って切断した断面図である。 本発明の実施形態に係るイメージセンサーの製造方法を説明する図面であって、図５のＩＩ－ＩＩ’線に沿って切断した断面図である。 本発明の実施形態に係るイメージセンサーの製造方法を説明する図面であって、図５のＩ－Ｉ’線に沿って切断した断面図である。 本発明の実施形態に係るイメージセンサーの製造方法を説明する図面であって、図５のＩＩ－ＩＩ’線に沿って切断した断面図である。 図３のＱ領域を拡大示した平面図である。

図１は本発明の実施形態に係るイメージセンサーを概略的に示すブロック図である。

図１を参照すれば、イメージセンサーはアクティブピクセルセンサーアレイ１（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ ａｒｒａｙ）、行デコーダー２（ｒｏｗ ｄｅｃｏｄｅｒ）、行ドライバー３（ｒｏｗ ｄｒｉｖｅｒ）、列デコーダー４（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）、タイミング発生器５（ｔｉｍｉｎｇ ｇｅｎｅｒａｔｏｒ）、相関二重サンプラー６（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｅｒ）、アナログデジタルコンバータ７（ＡＤＣ：Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）、及び入出力バッファ８（Ｉ／Ｏ ｂｕｆｆｅｒ）を含むことができる。

前記アクティブピクセルセンサーアレイ１は２次元的に配列された複数のピクセルを含むことができ、光信号を電気的信号に変換することができる。前記アクティブピクセルセンサーアレイ１は行ドライバー３から提供される、ピクセル選択信号、リセット信号、及び電荷伝送信号のような複数の駆動信号によって駆動されることができる。また、前記アクティブピクセルセンサーアレイ１によって変換された電気的信号は相関二重サンプラー６に提供されることができる。

前記行ドライバー３は、前記行デコーダー２でデコーディングされた結果に応じて、前記複数のピクセルを駆動するための多数の駆動信号を前記アクティブピクセルセンサーアレイ１に提供することができる。前記複数のピクセルが行列形態に配列された場合には各行別に駆動信号が提供されることができる。前記タイミング発生器５は前記行デコーダー２及び前記列デコーダー４にタイミング（ｔｉｍｉｎｇ）信号及び制御信号を提供することができる。前記相関二重サンプラー６（ＣＤＳ）は前記アクティブピクセルセンサーアレイ１で生成された電気信号を受信して維持（ｈｏｌｄ）及びサンプリングすることができる。前記相関二重サンプラー６は特定の雑音レベル（ｎｏｉｓｅ ｌｅｖｅｌ）と電気的信号による信号レベルを二重にサンプリングして、雑音レベルと信号レベルの差に相当する差レベルを出力することができる。

前記アナログデジタルコンバータ７（ＡＤＣ）は前記相関二重サンプラー６で出力された差レベルに相当するアナログ信号をデジタル信号に変換して出力することができる。前記入出力バッファ８はデジタル信号をラッチ（ｌａｔｃｈ）し、ラッチされた信号を列デコーダー４でのデコーディング結果に応じて順次的に映像信号処理部（図示せず）に出力することができる。

図２は本発明の実施形態に係るイメージセンサーのアクティブピクセルセンサーアレイの回路図である。

図１及び図２を参照すれば、前記アクティブピクセルセンサーアレイ１は複数のピクセルＰＸを含むことができ、前記ピクセルＰＸはマトリックス形状に配列されることができる。前記ピクセルＰＸの各々は伝送トランジスタＴＸとロジックトランジスタＲＸ、ＳＸ、ＡＸを含むことができる。前記ロジックトランジスタはリセットトランジスタＲＸ、選択トランジスタＡＸ、及びソースフォロワートランジスタＳＸを含むことができる。前記伝送トランジスタＴＸ、前記リセットトランジスタＲＸ、及び前記選択トランジスタＡＸは各々伝送ゲートＴＧ、リセットゲートＲＧ、及び選択ゲートＳＥＬを含むことができる。前記ピクセルＰＸの各々は光電変換素子ＰＤ及びフローティング拡散領域ＦＤをさらに含むことができる。

前記光電変換素子ＰＤは外部から入射された光の量に比例して光電荷を生成及び蓄積することができる。前記光電変換素子ＰＤはＰ型不純物領域とＮ型不純物領域を含むフォトダイオードであり得る。前記伝送トランジスタＴＸは光電変換素子ＰＤで生成された電荷を前記フローティング拡散領域ＦＤに伝送することができる。前記フローティング拡散領域ＦＤは光電変換素子ＰＤで生成された電荷が伝送されてそれを累積的に格納することができる。前記フローティング拡散領域ＦＤに蓄積された光電荷の量に応じて前記ソースフォロワートランジスタＳＸが制御されることができる。

前記リセットトランジスタＲＸは前記フローティング拡散領域ＦＤに蓄積された電荷を周期的にリセットさせることができる。前記リセットトランジスタＲＸのドレイン電極は前記フローティング拡散領域ＦＤと連結され、前記リセットトランジスタＲＸのソース電極は電源電圧ＶＤＤに連結されることができる。前記リセットトランジスタＲＸがターンオン（ｔｕｒｎ－ｏｎ）されれば、前記リセットトランジスタＲＸのソース電極に連結された電源電圧ＶＤＤが前記フローティング拡散領域ＦＤに印加されることができる。したがって、前記リセットトランジスタＲＸがターンオンされれば、前記フローティング拡散領域ＦＤに蓄積された電荷が排出されて前記フローティング拡散領域ＦＤがリセットされることができる。

前記ソースフォロワートランジスタＳＸはソースフォロワーバッファ増幅器（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）の役割をすることができる。前記ソースフォロワートランジスタＳＸは前記フローティング拡散領域ＦＤでの電位変化を増幅し、これを出力ライン（Ｖｏｕｔ）に出力することができる。前記選択トランジスタＡＸは行単位に読み出すピクセルＰＸを選択することができる。前記選択トランジスタＡＸがターンオンされる時、電源電圧ＶＤＤが前記ソースフォロワートランジスタＳＸのドレイン電極に印加されることができる。

図２で１つの光電変換素子ＰＤと４つのトランジスタＴＸ、ＲＸ、ＡＸ、ＳＸを具備する単位ピクセルＰＸを例示しているが、本発明に係るイメージセンサーはこれに限定されない。一例として、前記リセットトランジスタＲＸ、前記ソースフォロワートランジスタＳＸ、又は前記選択トランジスタＡＸは隣接するピクセルＰＸによって互いに共有されることができる。また、単位ピクセルＰＸは複数の光電変換素子ＰＤを含むことができる。隣接する複数のピクセルＰＸは１つのフローティング拡散領域ＦＤを共有することができる。

図３は実施形態に係るイメージセンサーを示した平面図である。図４は図３のＡ－Ａ’線に沿って切断した断面図である。

図３及び図４を参照すれば、イメージセンサーはセンサーチップ１０００及びロジックチップ２０００を含むことができる。センサーチップ１０００は光電変換層１０、第１配線層２１、及び光透過層３０を含むことができる。光電変換層１０は第１基板１００、画素分離パターン１５０、素子分離パターン１０３、及び第１基板１００内に提供された光電変換領域１１０を含むことができる。外部から入射された光は光電変換領域１１０で電気的信号に変換されることができる。

第１基板１００は、平面視において画素アレイ領域ＡＲ、光学ブラック領域ＯＢ、及びパッド領域ＰＡＤを含むことができる。画素アレイ領域ＡＲは、平面視において第１基板１００のセンター（center）部分に配置されることができる。画素アレイ領域ＡＲは複数の単位画素領域ＰＸを含むことができる。単位画素領域ＰＸは入射光（ｉｎｃｉｄｅｎｔ ｌｉｇｈｔ）から光電信号を出力することができる。単位画素領域ＰＸは列及び行をなし、２次元的に配列されることができる。列は第１方向Ｄ１と平行であることができる。行は第２方向Ｄ２と平行であることができる。本明細書で、第１方向Ｄ１は第１基板１００の第１面１００ａと平行であることができる。第２方向Ｄ２は第１基板１００の第１面１００ａと平行であり、第１方向Ｄ１と異なることができる。例えば、第２方向Ｄ２は第１方向Ｄ１と実質的に垂直であることができる。第３方向Ｄ３は第１基板１００の第１面１００ａと実質的に垂直であることができる。

パッド領域ＰＡＤは第１基板１００のエッジ部分に提供され、平面視において画素アレイ領域ＡＲを囲むことができる。第２パッド端子８３がパッド領域ＰＡＤ上に提供されることができる。第２パッド端子８３は単位画素領域ＰＸで発生した電気的信号を外部に出力することができる。又は外部の電気的信号又は電圧は第２パッド端子８３を通じて単位画素領域ＰＸに伝達されることができる。

光学ブラック領域ＯＢは第１基板１００の画素アレイ領域ＡＲ及びパッド領域ＰＡＤの間に配置されることができる。光学ブラック領域ＯＢは画素アレイ領域ＡＲを、平面視において囲むことができる。光学ブラック領域ＯＢは光電変換領域１１０を含まない複数のダミー領域１１１を含むことができる。光学ブラック領域ＯＢの光電変換領域１１０’は画素アレイ領域ＡＲの光電変換領域１１０と類似の構造を有するが、光を受けて電気的信号を発生させる動作を遂行しないことがあり得る。光学ブラック領域ＯＢの光電変換領域１１０’及びダミー領域１１１で発生された信号は以後の工程ノイズを除去する情報として使用されることができる。

回路チップ２０００はセンサーチップ１０００上に積層されることができる。回路チップ２０００は第２基板４０及び第２配線層２３を含むことができる。第２配線層２３は第１配線層２１及び第２基板４０の間に介在されることができる。第２配線層２３と第１配線層２１は配線構造体２０をなすことができる。第２基板４０は図１のアクティブピクセルセンサーアレイ１の外の構成のための複数のトランジスタを含むことができる。

光学ブラック領域ＯＢで第１基板１００上に第１連結構造体５０、第１パッド端子８１、及びバルクカラーフィルター９０が提供されることができる。第１連結構造体５０は第１遮光パターン５１、第１絶縁パターン５３、及び第１キャッピングパターン５５を含むことができる。第１遮光パターン５１が第１基板１００の第２面１００ｂ上に提供されることができる。第１遮光パターン５１は第２面１００ｂを覆い、第３トレンチＴＲ３及び第４トレンチＴＲ４の内壁をコンフォーマルに覆うことができる。第１遮光パターン５１は光電変換層１０及び第１配線層２１を貫通して光電変換層１０及び第１配線層２１を電気的に連結することができる。より具体的には、第１遮光パターン５１は第１配線層２１内の配線及び光電変換層１０内の画素分離パターン１５０と接触することができる。したがって、第１連結構造体５０は第１配線層２１内の配線と電気的に連結されることができる。第１遮光パターン５１は光学ブラック領域ＯＢ内に入射される光を遮断することができる。

第１パッド端子８１が第３トレンチＴＲ３の内部に提供されて第３トレンチＴＲ３の残りの部分を満たすことができる。第１パッド端子８１は金属物質、例えばアルミニウムを含むことができる。第１パッド端子８１は画素分離パターン１５０と連結されることができる。したがって、第１パッド端子８１を通じて画素分離パターン１５０に陰（負）の電圧を印加することができる。

第１絶縁パターン５３が第１遮光パターン５１上に提供されて、第４トレンチＴＲ４の残りの部分を満たすことができる。第１絶縁パターン５３は光電変換層１０及び第１配線層２１を貫通することができる。第１絶縁パターン５３上に第１キャッピングパターン５５が提供されることができる。第１キャッピングパターン５５が第１絶縁パターン５３上に提供されることができる。

バルクカラーフィルター９０が第１パッド端子８１、第１遮光パターン５１、及び第１キャッピングパターン５５上に提供されることができる。バルクカラーフィルター９０は第１パッド端子８１、第１遮光パターン５１、及び第１キャッピングパターン５５を覆うことができる。第１保護膜７１がバルクカラーフィルター９０上に提供されてバルクカラーフィルター９０を覆うことができる。

パッド領域ＰＡＤで、第１基板１００上に第２連結構造体６０、第２パッド端子８３、及び第２保護膜７３が提供されることができる。第２連結構造体６０は第２遮光パターン６１、第２絶縁パターン６３、及び第２キャッピングパターン６５を含むことができる。

第２遮光パターン６１が第１基板１００の第２面１００ｂ上に提供されることができる。より具体的には、第２遮光パターン６１は第２面１００ｂを覆い、第５トレンチＴＲ５及び第６トレンチＴＲ６の内壁をコンフォーマル（conformally）に覆うことができる。第２遮光パターン６１は光電変換層１０及び第１配線層２１の一部を貫通することができる。より具体的には、第２遮光パターン６１は第２配線層２３内の配線２３１、２３２と接触することができる。第２遮光パターン６１は金属物質、タングステン（Ｗ）を含むことができる。

第２パッド端子８３が第５トレンチＴＲ５の内部に提供されることができる。第２パッド端子８３は第２遮光パターン６１上に提供されて第５トレンチＴＲ５の残りの部分を満たすことができる。第２パッド端子８３は金属物質、例えばアルミニウムを含むことができる。第２パッド端子８３はイメージセンサー素子と外部との間の電気的連結通路役割をすることができる。第２絶縁パターン６３が第６トレンチＴＲ６の残りの部分を満たすことができる。第２絶縁パターン６３は光電変換層１０及び第１配線層２１を全部又は一部を貫通することができる。第２キャッピングパターン６５が第２絶縁パターン６３上に提供されることができる。第２保護膜７３が第２遮光パターン６１の一部及び第２キャッピングパターン６５を覆うことができる。

第２パッド端子８３を通じて印加された電流は第２遮光パターン６１、第２配線層２３内の配線２３１、２３２、及び第１遮光パターン５１を通じて画素分離パターン１５０に流れることができる。光電変換領域１１０、１１０’及びダミー領域１１１から発生した電気的信号は第１配線層２１の配線、第２配線層２３内の配線２３１、２３２、第２遮光パターン６１、及び第２パッド端子８３を通じて回路チップ２０００の第２基板４０内のロジックトランジスタに伝送されることができる。

以下、図５乃至図１１を参照して、イメージセンサーの画素アレイ領域ＡＲについてより詳細に説明する。

図５は図３のＱ領域を拡大示した平面図である。図６は図５のＩ－Ｉ’線に沿って切断した断面図である。図７は図５のＩＩ－ＩＩ’線に沿って切断した断面図である。図８は図５のＩＩＩ－ＩＩＩ’線に沿って切断した断面図である。図９は図５のＲ領域を拡大示した平面図である。図１０は図６のＳ１領域の拡大図である。図１１は図７のＳ２領域の拡大図である。以下、説明の簡易化のためにイメージセンサーのセンサーチップ１０００を中心に説明する。

図５乃至図１１を参照すれば、本発明の実施形態に係るイメージセンサーは光電変換層１０、ゲート電極ＴＧ、ＲＧ、ＳＥＬ、ＳＦ、第１配線層２１、及び光透過層３０を含むことができる。光電変換層１０は第１基板１００、画素分離パターン１５０、及び素子分離パターン１０３を含むことができる。

第１基板１００は互いに対向する第１面１００ａ（又は前面）及び第２面１００ｂ（又は後面）を有することができる。光は第１基板１００の第２面１００ｂへ入射されることができる。第１配線層２１は第１基板１００の第１面１００ａ上に配置されることができ、光透過層３０は第１基板１００の第２面１００ｂ上に配置されることができる。第１基板１００は半導体基板又はＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板であり得る。半導体基板は、例えばシリコン基板、ゲルマニウム基板、又はシリコン－ゲルマニウム基板を含むことができる。第１基板１００は第１導電型の不純物を含むことができる。例えば、第１導電型の不純物はアルミニウム（Ａｌ）、ホウ素（Ｂ）、インジウム（Ｉｎ）、及び／又はガリウム（Ｇａ）のようなＰ型不純物を含むことができる。

第１基板１００は画素分離パターン１５０によって定義された複数の単位画素領域ＰＸを含むことができる。複数の単位画素領域ＰＸは、互いに交差する第１方向Ｄ１及び第２方向Ｄ２に沿ってマトリックス形状に配列されることができる。第１基板１００は光電変換領域１１０を含むことができる。光電変換領域１１０は第１基板１００内で前記単位画素領域ＰＸに各々提供されることができる。光電変換領域１１０は第１基板１００内に第２導電型の不純物でドーピングされた領域である。第２導電型の不純物は第１導電型の不純物と反対である導電型を有することができる。第２導電型の不純物はリン、ヒ素、ビスマス、及び／又はアンチモンのようなｎ型不純物を含むことができる。光電変換領域１１０は第２面１００ｂより第１面１００ａにさらに近く配置されることができる。一例として、各々の光電変換領域１１０は、第１面１００ａに隣接する第１領域と第２面１００ｂに隣接する第２領域を含むことができる。光電変換領域１１０の前記第１領域と前記第２領域との間に不純物濃度の差を有することができる。したがって、光電変換領域１１０は第１基板１００の第１面１００ａと第２面１００ｂとの間でポテンシャル勾配を有することができる。他の例として、光電変換領域１１０は第１基板１００の第１面１００ａと第２面１００ｂとの間でポテンシャル勾配を有さないこともあり得る。

第１基板１００と光電変換領域１１０はフォトダイオードを構成することができる。即ち、第１導電型の第１基板１００と第２導電型の光電変換領域１１０のｐ－ｎ接合（ｐ－ｎ ｊｕｎｃｔｉｏｎ）によってフォトダイオードが構成されることができる。フォトダイオードを構成する光電変換領域１１０は、入射光の強さに比例して光電荷を生成及び蓄積することができる。

画素分離パターン１５０は第１基板１００の単位画素領域ＰＸの間に延長されることができる。画素分離パターン１５０は格子構造を有することができる。平面視において、画素分離パターン１５０は単位画素領域ＰＸの各々を完全に囲むことができる。画素分離パターン１５０は第１トレンチＴＲ１内に提供されることができ、第１トレンチＴＲ１は第１基板１００の第１面１００ａからリセスされた領域であり得る。画素分離パターン１５０は第１基板１００の第１面１００ａから第２面１００ｂに向かって延長されることができる。画素分離パターン１５０は深い素子分離（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）膜である。画素分離パターン１５０は第１基板１００を貫通することができる。画素分離パターン１５０の垂直高さは第１基板１００の垂直厚さと実質的に同一であることができる。一例として、画素分離パターン１５０の幅は第１基板１００の第１面１００ａから第２面１００ｂへ行くほど、だんだん減少することができる。

画素分離パターン１５０は第１分離パターン１５１、第２分離パターン１５３、及びキャッピングパターン１５５を含むことができる。第１分離パターン１５１は第１トレンチＴＲ１の側壁に沿って提供されることができる。第１分離パターン１５１は、一例としてシリコン系絶縁物質（例えば、シリコン窒化物、シリコン酸化物、及び／又はシリコン酸化窒化物）及び／又は高誘電物質（例えば、ハフニウム酸化物及び／又はアルミニウム酸化物）を含むことができる。他の例として、第１分離パターン１５１は複数の層を含み、前記層は互いに異なる物質を含むことができる。第１分離パターン１５１は第１基板１００より低い屈折率を有することができる。したがって、第１基板１００の単位画素領域ＰＸの間でのクロストーク現象が防止又は減少されることができる。

第２分離パターン１５３は第１分離パターン１５１内に提供されることができる。例えば、第２分離パターン１５３の側壁は第１分離パターン１５１によって囲まれることがきる。第１分離パターン１５１は第２分離パターン１５３及び第１基板１００の間に介在されることができる。第２分離パターン１５３は第１分離パターン１５１によって第１基板１００と離隔されることができる。したがって、イメージセンサー動作の時、第２分離パターン１５３が第１基板１００と電気的に分離されることができる。第２分離パターン１５３は結晶質半導体物質、例えば多結晶シリコンを含むことができる。一例として、第２分離パターン１５３はドーパントをさらに含むことができ、前記ドーパントは第１導電型の不純物又は第２導電型の不純物を含むことができる。例えば、第２分離パターン１５３はドーピングされた多結晶シリコンを含むことができる。他の例として、第２分離パターン１５３はドーピングされない（ｕｎ－ｄｏｐｅｄ）結晶質半導体物質を含むことができる。例えば、第２分離パターン１５３はドーピングされない多結晶シリコンを含むことができる。“ドーピングされない”の用語は意図的なドーピング工程を遂行しない状態を意味することができる。前記ドーパントはＮ型ドーパント及びＰ型ドーパントを含むことができる。

キャッピングパターン１５５が第２分離パターン１５３の上面上に提供されることができる。キャッピングパターン１５５は第１基板１００の第１面１００ａに隣接するように配置されることができる。キャッピングパターン１５５の上面は第１基板１００の第１面１００ａと共面（ｃｏｐｌａｎａｒ）をなすことができる。キャッピングパターン１５５は非導電性物質を含むことができる。一例として、キャッピングパターン１５５はシリコン系絶縁物質（例えば、シリコン窒化物、シリコン酸化物、及び／又はシリコン酸化窒化物）及び／又は高誘電物質（例えば、ハフニウム酸化物及び／又はアルミニウム酸化物）を含むことができる。したがって、画素分離パターン１５０は単位画素領域ＰＸの各々に入射される入射光によって生成された光電荷がランダムドリフト（ｒａｎｄｏｍ ｄｒｉｆｔ）によって隣接する単位画素領域ＰＸに入射されることを防止することができる。即ち、画素分離パターン１５０は単位画素領域ＰＸの間のクロストーク（ｃｒｏｓｓｔａｌｋ）現象を防止することができる。

素子分離パターン１０３が第１基板１００内に提供されることができる。例えば、素子分離パターン１０３は第２トレンチＴＲ２内に提供されることができ、第２トレンチＴＲ２は第１基板１００の第１面１００ａからリセスされることができる。素子分離パターン１０３は浅い素子分離ＳＴＩ膜である。素子分離パターン１０３は第１活性パターンＡＣＴ１及び第２活性パターンＡＣＴ２を定義することができる。素子分離パターン１０３の下面は第１基板１００内に提供されることができる。素子分離パターン１０３の幅は第１基板１００の第１面１００ａから第２面１００ｂへ行くほど、だんだん減少することができる。素子分離パターン１０３の下面は光電変換領域１１０と垂直に離隔されることができる。画素分離パターン１５０は素子分離パターン１０３と連結されることができる。素子分離パターン１０３の少なくとも一部は画素分離パターン１５０の上部側壁上に配置され、画素分離パターン１５０の上部側壁と連結されることができる。素子分離パターン１０３の側壁と下面及び画素分離パターン１５０の側壁は階段型構造を有することができる。素子分離パターン１０３の深さは画素分離パターン１５０の深さより小さくすることができる。素子絶縁パターン１０３は、例えばシリコン酸化物、シリコン窒化物、及び／又はシリコン酸窒化物を含むことができる。

各々の単位画素領域ＰＸは、素子分離パターン１０３によって定義される第１活性パターンＡＣＴ１及び第２活性パターンＡＣＴ２を含むことができる。第１及び第２活性パターンＡＣＴ１、ＡＣＴ２の平面形状は図５に示した形状に限定されることではなく、多様に変更されることができる。

図２を参照して説明した伝送トランジスタＴＸ、ソースフォロワートランジスタＳＸ、リセットトランジスタＲＸ、及び選択トランジスタＡＸが第１基板１００の第１面１００ａ上に提供されることができる。各トランジスタのゲート電極ＴＧ、ＳＥＬ、ＳＦ、ＲＧが第１基板１００の第１面１００ａ上に提供されることができる。ゲート電極ＴＧ、ＳＥＬ、ＳＦ、ＲＧは伝送ゲートＴＧ、選択ゲートＳＥＬ、ソースフォロワーゲートＳＦ、及びリセットゲートＲＧを含むことができる。

伝送トランジスタＴＸが単位画素領域ＰＸの各々の第１活性パターンＡＣＴ１上に提供されることができる。伝送トランジスタＴＸは光電変換領域１１０と電気的に連結されることができる。伝送トランジスタＴＸは、第１活性パターンＡＣＴ１上の伝送ゲートＴＧ及びフローティング拡散領域ＦＤを含むことができる。伝送ゲートＴＧは第１基板１００内に挿入された埋め込み部ＶＰ及び第１基板１００の第１面１００ａ上に突出される突出部ＰＰを含むことができる。突出部ＰＰの側壁上にはゲートスペーサーＧＳが提供されることができる。伝送ゲートＴＧと第１基板１００との間にゲート誘電膜ＧＩが介在されることができる。フローティング拡散領域ＦＤは伝送ゲートＴＧの一側の第１活性パターンＡＣＴ１内に位置することができる。フローティング拡散領域ＦＤは第１基板１００と反対である第２導電型（例えば、ｎ型）を有することができる。ゲートスペーサーＧＳはシリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中で少なくとも１つを含むことができる。ゲート誘電膜ＧＩはシリコン酸化膜又はシリコン酸化膜より誘電常数が大きい高誘電膜を含むことができる。

ソースフォロワートランジスタＳＸ及び選択トランジスタＡＸが単位画素領域ＰＸの第１活性パターンＡＣＴ１上に提供されることができる。単位画素領域ＰＸの第２活性パターンＡＣＴ２上にリセットトランジスタＲＸが提供されることができる。伝送ゲートＴＧ、選択ゲートＳＥＬ、ソースフォロワーゲートＳＦ、及びリセットゲートＲＧの各々と第１基板１００との間にゲート誘電膜が介在されることができる。

第１配線層２１は絶縁層２２１、２２２、２２３、導電構造体２００、配線２１２、２１３、及びビア２１５を含むことができる。絶縁層２２１、２２２は第１絶縁層２２１、及び第２絶縁層２２２、２２３を含むことができる。第１絶縁層２２１は第１基板１００の第１面１００ａを覆うことができる。第１絶縁層２２１は配線２１２、２１３及び第１基板１００の第１面１００ａの間に提供されて、ゲート電極ＴＧ、ＳＥＬ、ＳＦ、ＲＧを覆うことができる。第２絶縁層２２２、２２３は第１絶縁層２２１上に積層されることができる。第１及び第２絶縁層２１２、２２２、２２３は非導電性物質を含むことができる。例えば、第１及び第２絶縁層２１２、２２２、２２３はシリコン酸化物、シリコン窒化物、及び／又はシリコン酸化窒化物のようなシリコン系絶縁材料を含むことができる。

第１絶縁層２２１と第１基板１００の第１面１００ａとの間に蝕刻停止膜２０４が提供されることができる。蝕刻停止膜２０４はゲート電極ＴＧ、ＳＥＬ、ＳＦ、ＲＧを覆うことができる。蝕刻停止膜２０４はシリコン窒化物、シリコン酸化窒化物、又はシリコン炭化窒化物の中で少なくとも１つを含むことができる。一例として、蝕刻停止膜２０４は互いに密度が異なる２つの層のシリコン窒化膜を含むことができる。

配線２１２、２１３が第１絶縁層２２１上に提供されることができる。より具体的には、配線２１２、２１３は第１基板１００の第１面１００ａ上に積層された第２絶縁層２２２、２２３内に配置されることができる。配線２１２、２１３はビア２１５を通じて伝送トランジスタＴＸ、ソースフォロワートランジスタＳＸ、リセットトランジスタＲＸ、及び選択トランジスタＡＸと垂直に連結されることができる。光電変換領域１１０で変換された電気的信号は第１配線層２１を通じて回路チップに伝達されることができる。ビア２１５は伝送ゲートＴＧ又はフローティング拡散領域ＦＤと連結される下部ビア２０５を含むことができる。第１乃至第２配線２１２、２１３及びビア２１５は金属物質、銅（Ｃｕ）を含むことができる。第１乃至第２配線２１２、２１３及びビア２１５は導電構造体２００と異なる物質を含むことができる。第１乃至第２配線２１２、２１３及びビア２１５は導電構造体と電気的に連結されることができる。

光透過層３０はカラーフィルター３０３及びマイクロレンズ３０７を含むことができる。光透過層３０は外部から入射される光を集光及びフィルタリングして、光を光電変換層１０に提供することができる。具体的には、第１基板１００の第２面１００ｂ上にカラーフィルター３０３及びマイクロレンズ３０７が提供されることができる。カラーフィルター３０３が単位画素領域ＰＸ上に各々配置されることができる。マイクロレンズ３０７がカラーフィルター３０３上に各々配置されることができる。第１基板１００の第２面１００ｂとカラーフィルター３０３との間に反射防止膜１３２及び第１及び第２下部絶縁膜１３４、１３６が配置されることができる。反射防止膜１３２は第１基板１００の第２面１００ｂに入射される光が光電変換領域１１０に円滑に到達できるように光の反射を防止することができる。カラーフィルター３０３とマイクロレンズ３０７との間に第３下部絶縁膜３０５が配置されることができる。第１及び第２下部絶縁膜１３４、１３６の各々は固定電荷層、接着層、及び保護層の中で少なくとも１つを含むことができる。

カラーフィルター３０３は原色カラーフィルター（Ｐｒｉｍａｒｙ Ｃｏｌｏｒ Ｆｉｌｔｅｒ）を含むことができる。カラーフィルター３０３は互いに異なる色を有する第１乃至第３カラーフィルターを含むことができる。一例として、第１乃至第３カラーフィルターは各々緑色、赤色及び青色のカラーフィルターを含むことができる。第１乃至第３カラーフィルターはベイヤーパターン（ｂａｙｅｒ ｐａｔｔｅｒｎ）方式に配列されることができる。他の例として、第１乃至第３カラーフィルターはシアン（ｃｙａｎ）、マゼンタ（ｍａｇｅｎｔａ）又は黄色（ｙｅｌｌｏｗ）等のような他のカラーを含んでもよい。

マイクロレンズ３０７は単位画素領域ＰＸに入射される光を集光させるように膨らんでいる形状を有することができる。平面視において、マイクロレンズ３０７は光電変換領域１１０と各々重畳されることができるが、これに限定されない。

図５を参照すれば、第１基板１００は複数の単位画素領域ＰＸを含む画素グループＰＧを含むことができる。画素グループＰＧは、平面視において行及び列に沿って２次元的に配列されることができる。１つの画素グループＰＧは第１単位画素領域ＰＸ１、第２単位画素領域ＰＸ２、第３単位画素領域ＰＸ３、及び第４単位画素領域ＰＸ４を含むことができる。第１乃至第４単位画素領域ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４は画素分離パターン１５０によって区分されることができる。第１乃至第４単位画素領域ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４は２つの行及び２つの列をなし、２次元的に配列されることができる。実施形態によれば、第１単位画素領域ＰＸ１は第２単位画素領域ＰＸ２から第１方向Ｄ１に離隔されることができ、第３単位画素領域ＰＸ３は第１単位画素領域ＰＸ１から第２方向Ｄ２に離隔されることができる。第４単位画素領域ＰＸ４は第２単位画素領域ＰＸ２から第２方向Ｄ２に離隔されることができる。画素分離パターン１５０は第１単位画素領域ＰＸ１と第２単位画素領域ＰＸ２との間の第１画素分離部分１５０Ｐ１を含むことができる。第１画素分離部分１５０Ｐ１は第３単位画素領域ＰＸ３と第４単位画素領域ＰＸ４との間に延長されることができる。素子分離パターン１０３は第１画素分離部分１５０Ｐ１と隣接する第１部分１０３Ｐ１を含むことができる。

画素分離パターン１５０は第１単位画素領域ＰＸ１と第４単位画素領域ＰＸ４との間の第３画素分離部分１５０Ｐ３を含むことができる。第３画素分離部分１５０Ｐ３は第２単位画素領域ＰＸ２と第３単位画素領域ＰＸ３との間に延長されることができる。第１方向Ｄ１に延長される第３画素分離部分１５０Ｐ３は第２方向Ｄ２に延長される第１画素分離部分１５０Ｐ１と交差することができる。

画素分離パターン１５０は第１単位画素領域ＰＸ１又は第２単位画素領域ＰＸ２を介して第１画素分離部分１５０Ｐ１と第１方向Ｄ１（又は第１方向Ｄ１の反対方向）に離隔される第２画素分離部分１５０Ｐ２を含むことができる。同様に、第２画素分離部分１５０Ｐ２は第３単位画素領域ＰＸ３又は第４単位画素領域ＰＸ４を介して第１画素分離部分１５０Ｐ１と第１方向Ｄ１（又は第１方向Ｄ１の反対方向）に離隔される部分を含むことができる。一例として、第２画素分離部分１５０Ｐ２は画素グループＰＧを囲むことができる。

素子分離パターン１０３は第２画素分離部分１５０Ｐ２及び第３画素分離部分１５０Ｐ３と各々隣接する第２部分１０３Ｐ２及び第３部分１０３Ｐ３を含むことができる。

第１単位画素領域ＰＸ１は第１画素分離部分１５０Ｐ１を介して第２単位画素領域ＰＸ２と鏡面対称構造を有することができる。第３単位画素領域ＰＸ３は第３画素分離部分１５０Ｐ３を介して第１単位画素領域ＰＸ１と鏡面対称構造を有することができる。一例として、第１単位画素領域ＰＸ１の第１伝送ゲートＴＧ１は図５に図示されたように第２単位画素領域ＰＸ２の第２伝送ゲートＴＧ２と鏡面対称形状を有することができる。

第１方向Ｄ１に沿って配置される伝送ゲートＴＧは互いに隣接する２つの伝送ゲートＴＧが対をなす形状に配置されることができる。一例として、第１伝送ゲートＴＧ１と第２伝送ゲートＴＧ２は最も近い対（ｎｅａｒｅｓｔ ｐａｉｒ）である。即ち、第１伝送ゲートＴＧ１と第２伝送ゲートＴＧ２との間の距離は図５に例示的に図示された第５単位画素領域ＰＸ５の第５伝送ゲートＴＧ５と第２伝送ゲートＴＧ２との間の距離より近くなることができる。

第１伝送ゲートＴＧ１と第２伝送ゲートＴＧ２との間に、第１基板１００の第１面１００ａから第３方向Ｄ３に陥没されたリセス領域ＲＲが提供されることができる。一例として、第１基板１００の第１面１００ａは第２高さＨ２を有し、リセス領域ＲＲの底面は第２高さＨ２よりさらに低いレベルの第１高さＨ１を有することができる。以下、リセス領域ＲＲの高さは底面の高さとして説明されることができる。本実施形態において、リセス領域ＲＲの底面は第１画素分離部分１５０Ｐ１の上面と素子分離パターン１０３の第１部分１０３Ｐ１の上面に定義されることができる。即ち、第１画素分離部分１５０Ｐ１の上面と素子分離パターン１０３の第１部分１０３Ｐ１の上面は各々第１高さＨ１を有する部分を含むことができる。蝕刻停止膜２０４はリセス領域ＲＲの側壁及び底面を実質的にコンフォーマルに覆うことができる。

図５に図示されたように、リセス領域ＲＲは第１方向Ｄ１に互いに隣接する２つの伝送ゲートＴＧの間に限定されて提供されることができる。一例として、リセス領域ＲＲは第１伝送ゲートＴＧ１と第２伝送ゲートＴＧ２との間に限定されて提供されることができる。同様に、リセス領域ＲＲは第３単位画素領域ＰＸ３の第３伝送ゲートＴＧ３と第４単位画素領域ＰＸ４の第４伝送ゲートＴＧ４との間にも提供されることができる。リセス領域ＲＲは上述したように、第１方向Ｄ１に沿って配置される伝送ゲートＴＧの中で互いに隣接する２つの伝送ゲートＴＧの間には提供されるが、互いに隣接しない２つの伝送ゲートＴＧの間には提供されなくともよい。一例として、リセス領域ＲＲは第２単位画素領域ＰＸ２の第２伝送ゲートＴＧ２と第５単位画素領域ＰＸ５の第５伝送ゲートＴＧ５との間には提供されなくともよい。また、リセス領域ＲＲは第２方向Ｄ２に隣接する伝送ゲートＴＧの間には提供されなくともよい。

リセス領域ＲＲは第２画素分離部分１５０Ｐ２及び第３画素分離部分１５０Ｐ３上には提供されなくともよい。即ち、第２画素分離部分１５０Ｐ２の上面は第１高さＨ１よりさらに高くて第１基板１００の第１面１００ａの高さと実質的に同一な第２高さＨ２に配置されることができる。また、素子分離パターン１０３の第２部分１０３Ｐ２の上面は第２高さＨ２に配置されることができる。

同様に、第３画素分離部分１５０Ｐ３の上面は第１高さＨ１よりさらに高く、第１基板１００の第１面１００ａの高さと実質的に同一な第３高さＨ３に配置されることができる。第３高さＨ３は第２高さＨ２と実質的に同一であることができる。また、素子分離パターン１０３の第３部分１０３Ｐ３の上面は第３高さＨ３に配置されることができる。

第１方向Ｄ１に互いに隣接する単位画素領域ＰＸの間で、リセス領域ＲＲは第１方向Ｄ１に互いに隣接する２つの伝送ゲートＴＧの間に限定されて提供され、その以外の領域には提供されなくともよい。一例として、リセス領域ＲＲは第１単位画素領域ＰＸ１の第１フローティング拡散領域ＦＤ１と第２単位画素領域ＰＸ２の第２フローティング拡散領域ＦＤ２との間の領域（以下、非リセス領域（ｎｏｎ－ｒｅｃｅｓｓｅｄ ｒｅｇｉｏｎ）ＮＲ）には提供されなくともよい。同様に、リセス領域ＲＲは第３単位画素領域ＰＸ３のフローティング拡散領域ＦＤと第４単位画素領域ＰＸ４のフローティング拡散領域ＦＤとの間には提供されなくともよい。したがって、第１フローティング拡散領域ＦＤ１と第２フローティング拡散領域ＦＤ２との間の非リセス領域ＮＲ内の第１画素分離部分１５０Ｐ１の上面及び素子分離パターン１０３の第１部分１０３Ｐ１上面は第１高さＨ１よりさらに高くて第１基板１００の第１面１００ａの高さと実質的に同一な第２高さＨ２に配置されることができる。

図１０に図示されたように、伝送ゲートＴＧの埋め込み部ＶＰの厚さｔ１は突出部ＰＰの厚さｔ２より大きくすることができる。一例として、埋め込み部ＶＰの厚さｔ１は約３５００Å（オングストローム）乃至約５０００Åであり、突出部ＰＰの厚さｔ２は約１０００Å乃至約１４００Åであり得る。第１基板１００の第１面１００ａの第２高さＨ２を基準に、リセス領域ＲＲの深さ、即ち、リセス領域ＲＲの底面を定義する第１画素分離部分１５０Ｐ１の上面と素子分離パターン１０３の第３部分１０３Ｐ３の上面の第１高さＨ１までの距離Ｄ１は埋め込み部ＶＰの厚さｔ１の約１５％乃至約３５％である。一例として、リセス領域ＲＲの深さは約６００Å乃至約１２００Åであり得る。

図９に図示されたように、フローティング拡散領域ＦＤは伝送ゲートＴＧから第２方向Ｄ２に隣接することができる。伝送ゲートＴＧの埋め込み部ＶＰはフローティング拡散領域ＦＤと隣接する第１側壁ＴＳ１を含み、前記第１側壁ＴＳ１はフローティング拡散領域ＦＤの第２側壁ＴＳ２と９０°以上の間角αを有し、交差することができる。フローティング拡散領域ＦＤの第２側壁ＴＳ２はこれを定義する素子分離パターン１０３の側壁と同一であることができる。伝送ゲートＴＧの埋め込み部ＶＰの側壁はフローティング拡散領域ＦＤと接する領域で突出部ＰＰの側壁と一定の離隔距離ＤＳを有することができる。上のような伝送ゲートＴＧの形状によって、伝送ゲートＴＧとフローティング拡散領域ＦＤが出会う地点で電気場が集中される現象が緩和されることができる。

図１２及び図１３は本発明の実施形態に係るイメージセンサーを示した断面図であって、各々図５のＩ－Ｉ’線及びＩＩ－ＩＩ’線に沿って切断した断面図である。以下、先に説明したことと重複される内容は省略する。

図１２及び図１３を参照すれば、画素分離パターン１５０が第１トレンチＴＲ１内に提供されることができる。第１トレンチＴＲ１は第１基板１００の第２面１００ｂからリセスされた領域であり得る。画素分離パターン１５０の下面での幅Ｗ２は画素分離パターン１５０の上面での幅Ｗ１より大きくすることができる。画素分離パターン１５０の下面は第２面１００ｂと実質的に共面をなすことができる。画素分離パターン１５０は第１基板１００の第２面１００ｂを貫通することができる。画素分離パターン１５０の上面は第１基板１００内に配置されることができる。したがって、画素分離パターン１５０は第１基板１００の第１面１００ａと垂直に離隔されることができる。これとは異なりに、画素分離パターン１５０と連結されることができる。画素分離パターン１５０は図６乃至図８を参照して説明したことと異なりに、第２分離パターン１５３を含まないことがあり得る。画素分離パターン１５０は結晶質半導体物質、例えば、ポリシリコンを含まないことがあり得る。

図１４乃至図２３は本発明の実施形態に係るイメージセンサーの製造方法を説明する図面であって、図１４、図１６、図１８、図２０、及び図２２は図５のＩ－Ｉ’線に沿って切断した断面図であり、図１５、図１７、図１９、図２１及び図２３は図５のＩＩ－ＩＩ’線に沿って切断した断面図である。

図５、図１４、及び図１５を参照すれば、互いに対向する第１面１００ａ及び第２面１００ｂを有する第１基板１００が準備されることができる。第１基板１００は第１導電型（例えば、ｐ型）の不純物を含むことができる。一例として、第１基板１００は第１導電型バルク（ｂｕｌｋ）シリコン基板上に第１導電型エピタキシャル層が形成された基板である。他の例として、第１基板１００は第１導電型のウェルを含むバルク基板である。

第１基板１００の第１面１００ａに画素分離パターン１５０及び素子分離パターン１０３が形成されることができる。素子分離パターン１０３は第２トレンチＴＲ２内に形成されることができる。画素分離パターン１５０が第１トレンチＴＲ１内に形成されることができる。第１トレンチＴＲ１は素子分離パターン１０３を形成するための絶縁膜が第２トレンチＴＲ２を覆うように形成された後、形成されることができる。その結果、画素分離パターン１５０は素子分離パターン１０３を貫通する形状に形成されることができる。素子分離パターン１０３はシリコン酸化物又はシリコン酸窒化物を含むことができる。第１トレンチＴＲ１の下面ＴＲ１ｂは第１基板１００の第２面１００ｂと離隔されることができる。

画素分離パターン１５０は第１分離パターン１５１、第２分離パターン１５３、及びキャッピングパターン１５５を形成するための層を順に蒸着した後、平坦化工程を遂行して形成されることができる。一例として、第１分離パターン１５１は、シリコン酸化物、シリコン窒化物、及び／又はシリコン酸窒化物を含むことができる。第２分離パターン１５３は、例えばポリシリコンを含むことができる。第２分離パターン１５３を形成する工程はビームラインイオン注入（Ｂｅａｍ ｌｉｎｅ Ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）工程又はプラズマドーピング工程（ＰＬＡＤ）のようなドーピング工程を遂行することを含むことができる。キャッピングパターン１５５はシリコン酸化物、シリコン窒化物、及び／又はシリコン酸窒化物を含むことができる。

図５、図１６、及び図１７を参照すれば、単位画素領域ＰＸ内に不純物をドーピングして、光電変換領域１１０が各々形成されることができる。光電変換領域１１０は、前記第１導電型（例えば、Ｐ型）と異なる第２導電型（例えば、Ｎ型）を有することができる。第１基板１００の一部を除去する薄膜化工程を遂行して、第１基板１００の垂直厚さを減少させることができる。薄膜化工程は第１基板１００の第２面１００ｂをグラインディング（ｇｒｉｎｄｉｎｇ）又は研磨（ｐｏｌｉｓｈｉｎｇ）すること及び異方性又は等方性蝕刻することを含むことができる。以後、異方性又は等方性蝕刻工程を遂行して残留する第１基板１００の表面欠陥が除去されることができる。

第１基板１００の第２面１００ｂに対する薄膜化工程を遂行することによって、第１分離パターン１５１及び第２分離パターン１５３の下面が露出されることができる。第１分離パターン１５１及び第２分離パターン１５３の下面は第１基板１００の第２面１００ｂと実質的に同一なレベルに位置することができる。

単位画素領域ＰＸの各々にトランジスタが形成されることができる。トランジスタの形成工程は伝送ゲートＴＧ等のゲート電極の形成工程を含むことができる。伝送ゲートＴＧを形成するために、第１基板１００の第１面１００ａにリセス部分ＲＳが形成されることができる。リセス部分ＲＳの形成工程は第１基板１００の第１面１００ａ上にハードマスクパターンＨＭを形成することを含むことができる。ハードマスクパターンＨＭは伝送ゲートＴＧが形成される領域及び隣接する一対の伝送ゲートＴＧの間の領域を露出することができる。一例として、ハードマスクパターンＨＭはシリコン窒化膜又はシリコン酸化窒化膜を含むことができる。ハードマスクパターンＨＭの形成は第１基板１００の第１面１００ａを覆うハードマスク層を形成した後、フォトレジストパターンにこれをパターニングすることを含むことができる。したがって、形成されたリセス部分ＲＳは伝送ゲートＴＧが形成される領域である第１リセス部分ＲＰ１及び第１リセス部分ＲＰ１の間の第２リセス部分ＲＰ２を含むことができる。第１リセス部分ＲＰ１は伝送ゲートＴＧが形成される領域として第２リセス部分ＲＰ２より相対的に深くすることができる。第２リセス部分ＲＰ２は素子分離パターン１０３の上部及び第１画素分離部分１５０Ｐ１の上部が蝕刻された領域に第１リセス部分ＲＰ１よりも深くしないことができる。第１リセス部分ＲＰ１と第２リセス部分ＲＰ２は同一な蝕刻工程で共に形成されることができる。このような第１リセス部分ＲＰ１と第２リセス部分ＲＰ２の深さの差は蝕刻される物質の蝕刻率の差に因ることができる。即ち、第１リセス部分ＲＰ１は第１基板１００を構成するシリコン層が蝕刻されて形成され、第２リセス部分ＲＰ２はシリコン系絶縁物質で形成された第１分離パターン１５１、キャッピングパターン１５５、及び素子分離パターン１０３が蝕刻されて形成され、本蝕刻工程は相対的にシリコン層に蝕刻率が高いレシピで遂行されることができる。リセス部分ＲＳを形成するための蝕刻工程は複数の蝕刻工程を含むことができる。一例として、ハードマスクパターンＨＭを形成した後、乾式蝕刻工程及び湿式蝕刻工程が順に遂行されることができる。第２リセス部分ＲＰ２の底面を構成する素子分離パターン１０３の第１部分１０３Ｐ１の上面、第１分離パターン１５１の上面及びキャッピングパターン１５５の上面は実質的に共面をなすことができる。

図５、図１８、及び図１９を参照すれば、ハードマスクパターンＨＭを除去した後、リセス部分ＲＳを順に満たす予備ゲート誘電膜１７１及び予備ゲート層１７２が形成されることができる。予備ゲート誘電膜１７１はハードマスクパターンＨＭの除去によって露出された第１基板１００の第１面１００ａ及びリセス部分ＲＳの側壁及び底面に沿って実質的にコンフォーマルに形成されることができる。予備ゲート誘電膜１７１はシリコン酸化膜又はシリコン酸化膜より誘電常数が大きい高誘電膜であり得る。予備ゲート層１７２は予備ゲート誘電膜１７１上でリセス部分ＲＳを完全に満たすように形成されることができる。一例として、予備ゲート層１７２は多結晶シリコンのような半導体物質で形成されることができる。予備ゲート層１７２の形成工程は複数の蒸着及びドーピング工程を含むことができる。一例として、第１多結晶シリコン層が形成された後、第１不純物注入工程が遂行され、その後、第２多結晶シリコン層が形成された後、第２不純物注入工程が遂行されることができる。この場合、第１多結晶シリコン層と第２多結晶シリコン層との間には自然酸化膜が形成されることができるが、これに限定されない。

図５、図２０、及び図２１を参照すれば、予備ゲート層１７２のパターニング工程が遂行されて伝送ゲートＴＧを含むゲート電極が形成されることができる。予備ゲート層１７２は第２リセス部分ＲＰ２で除去され、予備ゲート誘電膜１７１を露出するリセス領域ＲＲが形成されることができる。伝送ゲートＴＧは第１リセス部分ＲＰ１を満たす埋め込み部ＶＰ及び第１基板１００の第１面１００ａ上に突出された突出部ＰＰを含むように形成されることができる。埋め込み部ＶＰはその上部にパターニング工程によって形成された段差構造ＳＴを含むことができる。

図５、図２２、及び図２３を参照すれば、伝送ゲートＴＧの突出部ＰＰの側壁上にゲートスペーサーＧＳが形成されることができる。ゲートスペーサーＧＳはスペーサー絶縁膜の蒸着及び異方性蝕刻工程を通じて形成されることができる。前記異方性蝕刻工程の間に、予備ゲート誘電膜１７１が共にパターニングされてゲート誘電膜ＧＩが形成されることができる。ゲートスペーサーＧＳはシリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中で少なくとも１つを含むことができる。

ゲート電極が形成された結果物上に、不純物注入工程が遂行されてフローティング拡散領域ＦＤを含む第１活性パターンＡＣＴ１及び第２活性パターンＡＣＴ２が形成されることができる。したがって、伝送トランジスタＴＸ及びロジックトランジスタの形成が完了されることができる。

第１基板１００の第１面１００ａ及びリセス領域ＲＲを覆う蝕刻停止膜２０４が形成されることができる。蝕刻停止膜２０４は、シリコン窒化物、シリコン酸化窒化物、又はシリコン炭化窒化物の中で少なくとも１つで形成されることができる。蝕刻停止膜２０４はリセス領域ＲＲ内で第１画素分離部分１５０Ｐ１の上面及び素子分離パターン１０３の上面と接することができるが、これとは異なりに、ゲート誘電膜ＧＩが蝕刻停止膜２０４と第１画素分離部分１５０Ｐ１との間、及び蝕刻停止膜２０４と素子分離パターン１０３との間に残留することができる。その後、蝕刻停止膜２０４を覆う第１絶縁層２２１が形成されることができる。

図５、図６乃至図８を再び参照すれば、第１絶縁層２２１を貫通して伝送ゲートＴＧ又はフローティング拡散領域ＦＤと連結される下部ビア２０５が形成されることができる。その後、第１絶縁層２２１上に第２絶縁層２２２、２２３が順次的に形成されることができる。第２絶縁層２２２、２２３内に配線２１２、２１３及びビア２１５が形成されて、第１配線層２１の形成が完了されることができる。

第１基板１００の第２面１００ｂ上に反射防止膜１３２、第１下部絶縁膜１３４、及び第２下部絶縁膜１３６が順次的に形成されることができる。単位画素領域ＰＸ上にカラーフィルター３０３が各々形成されることができる。カラーフィルター３０３上にマイクロレンズ３０７が各々形成されて光透過層３０の形成が完了されることができる。

イメージセンサーの集積度が増加することに応じて、隣接する伝送ゲートＴＧを形成するための第１リセス部分ＲＰ１を互いに分離されたレイアウトを基準に形成する場合、隣接する複数の伝送ゲートＴＧが互いに分離されないか、或いはフローティング拡散領域ＦＤと接する伝送ゲートＴＧの側壁形状が過度にラウンドになって電界集中をもたらすことができる。本発明の実施形態によれば、互いに隣接する伝送ゲートＴＧを形成するための第１リセス部分ＲＰ１を互いに連結されたレイアウトを基準に形成することができる。その結果、隣接する複数の伝送ゲートＴＧが提供される第１リセス部分ＲＰ１が第２リセス部分ＲＰ２によって連結された形状に形成されることができる。したがって、伝送ゲートＴＧの形成のためのパターニングマージンが確保されることができ、伝送ゲートＴＧとフローティング拡散領域ＦＤが連結される部分で電界集中現象が緩和されることができる。

図２４は図３のＱ領域を拡大示した平面図である。説明の簡易化のために重複される構成に対する説明は省略される。

図２４を参照すれば、本発明の実施形態に係るイメージセンサーでは第１基板１００は複数の単位画素領域ＰＸを含む画素グループＰＧを含むことができる。１つの画素グループＰＧは第１単位画素領域ＰＸ１、第２単位画素領域ＰＸ２、第３単位画素領域ＰＸ３、及び第４単位画素領域ＰＸ４を含むことができる。第１乃至第４単位画素領域ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４は画素分離パターン１５０によって区分されることができる。画素分離パターン１５０は第１基板１００の単位画素領域ＰＸの間に延長されることができる。画素分離パターン１５０は格子構造を有することができる。平面視において、画素分離パターン１５０は単位画素領域ＰＸの各々を完全に囲むことができる。第１活性パターンＡＣＴ１及び第２活性パターンＡＣＴ２を定義する素子分離パターン１０３が第１基板１００内に提供されることができる。

画素分離パターン１５０は第１画素分離部分１５０Ｐ１、第２画素分離部分１５０Ｐ２、及び第３画素分離部分１５０Ｐ３を含むことができる。第１画素分離部分１５０Ｐ１は第１単位画素領域ＰＸ１と第２単位画素領域ＰＸ２との間及び第３単位画素領域ＰＸ３と第４単位画素領域ＰＸ４との間に配置され、第２方向Ｄ２に延長されることができる。第３画素分離部分１５０Ｐ３は第１単位画素領域ＰＸ１と第４単位画素領域ＰＸ４との間及び第２単位画素領域ＰＸ２と第３単位画素領域ＰＸ３との間に配置され、第１方向Ｄ１に延長されることができる。第２画素分離部分１５０Ｐ２は画素グループＰＧを囲むことができる。

第１単位画素領域ＰＸ１、第２単位画素領域ＰＸ２、第３単位画素領域ＰＸ３、及び第４単位画素領域ＰＸ４は各々第１伝送ゲートＴＧ１、第２伝送ゲートＴＧ２、第３伝送ゲートＴＧ３、及び第４伝送ゲートＴＧ４を含むことができる。本実施形態において、第１伝送ゲートＴＧ１と第３伝送ゲートＴＧ３との間の距離は第１伝送ゲートＴＧ１と第２伝送ゲートＴＧ２との間の距離と実質的に同一であることができる。一例として、第１乃至第４伝送ゲートＴＧ１－ＴＧ４は図１６及び図１７を参照して説明されたリセス部分ＲＳを形成する時、第２リセス部分ＲＰ２によって連結された第１リセス部分ＲＰ１内に形成されることができる。即ち、第１乃至第４伝送ゲートＴＧ１－ＴＧ４は伝送ゲートを形成するための第１リセス部分ＲＰ１が互いに連結されたレイアウトを基準に形成することができる。

本実施形態において、リセス領域ＲＲは第１画素分離部分１５０Ｐ１及び第３画素分離部分１５０Ｐ３に提供されることができる。第２画素分離部分１５０Ｐ２は非リセス領域ＮＲであり得る。一例として、図２４に図示されたように、リセス領域ＲＲは第１乃至第４伝送ゲートＴＧ１－ＴＧ４の間の領域で十字形状を有することができる。第１画素分離部分１５０Ｐ１の中で、第１単位画素領域ＰＸ１の第１フローティング拡散領域ＦＤ１と第２単位画素領域ＰＸ２の第２フローティング拡散領域ＦＤ２との間の領域は非リセス領域ＮＲであり得る。同様に、第１画素分離部分１５０Ｐ１の中で、第３単位画素領域ＰＸ３の第３フローティング拡散領域ＦＤ３と第４単位画素領域ＰＸ４の第４フローティング拡散領域ＦＤ４との間の領域は非リセス領域ＮＲであり得る。

以上、添付された図面を参照して本発明の実施形態態を説明したが、本発明はその技術的思想や必須の特徴を変形しなくとも他の具体的な形態に実施されることもできる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的ではないことと理解しなければならない。

１００ 基板
１１０ 光電変換領域
２００ 導電構造体
２０４ 蝕刻停止膜
２０５ 下部ビア
２１５ ビア
２１２、２１３ 配線
２２１、２２２、２２３ 絶縁層
１０００ センサーチップ
２０００ ロジックチップ
ＧＩ ゲート誘電膜
ＧＳ ゲートスペーサー
ＰＰ 突出部
ＲＲ リセス領域
ＴＧ 伝送ゲート
ＶＰ 埋め込み部

Claims (19)

1. 互いに対向する第１面及び第２面を有する基板と、
   前記基板内に提供され、単位画素領域を定義する画素分離パターンと、を含み、
   前記単位画素領域は、第１方向に隣接し、各々第１伝送ゲート及び第２伝送ゲートを含む第１単位画素領域及び第２単位画素領域を含み、
   前記画素分離パターンは、前記第１単位画素領域と前記第２単位画素領域との間の第１画素分離部分、及び前記第２伝送ゲートを介して前記第１画素分離部分と前記第１方向に離隔される第２画素分離部分を含み、前記第１画素分離部分は、互いに隣接する前記第１伝送ゲートと前記第２伝送ゲートとの間に介在しており、
   前記第１伝送ゲートと前記第２伝送ゲートとの間の前記第１画素分離部分の上面は、前記第２画素分離部分の上面より低く、
   前記第１単位画素領域と前記第２単位画素領域は、各々前記第１面に隣接して配置される第１フローティング拡散領域及び第２フローティング拡散領域を含み、
   前記第１画素分離部分は、前記第１伝送ゲートと前記第２伝送ゲートとの間の第１上面及び前記第１フローティング拡散領域と前記第２フローティング拡散領域との間の第２上面を含み、
   前記第１上面は、前記第２上面より低い、イメージセンサー。
2. 前記単位画素領域は、前記第１単位画素領域と前記第１方向と垂直になる第２方向に隣接する第３単位画素領域を含み、
   前記画素分離パターンは、前記第１単位画素領域と前記第３単位画素領域との間の第３画素分離部分をさらに含み、
   前記第１画素分離部分の上面は、前記第３画素分離部分の上面より低い、請求項１に記載のイメージセンサー。
3. 前記単位画素領域は、前記第２単位画素領域を介して前記第１単位画素領域と離隔される第４単位画素領域を含み、前記第４単位画素領域は、第４伝送ゲートを含み、
   前記第２画素分離部分は、前記第２伝送ゲートと前記第４伝送ゲートとの間に配置し、
   前記第１伝送ゲートと前記第２伝送ゲートとの間の距離は、前記第２伝送ゲートと前記第４伝送ゲートとの間の距離より近い、請求項１又は２に記載のイメージセンサー。
4. 前記第１伝送ゲートは、前記基板の前記第１面内に挿入された埋め込み部及び前記第１面上に突出された突出部を含み、
   前記第１面から前記第１画素分離部分の上面までの距離は、前記埋め込み部の厚さの１５％乃至３５％である、請求項１乃至３のいずれか一項に記載のイメージセンサー。
5. 前記第２画素分離部分の上面から前記第１画素分離部分の上面までの距離は、６００Å（オングストローム）乃至１２００Åであり、
   前記埋め込み部の厚さは、３５００Å乃至５０００Åであり、
   前記突出部の厚さは、１０００Å乃至１４００Åである、請求項４に記載のイメージセンサー。
6. 前記第１単位画素領域は、前記第１面に隣接して配置される第１フローティング拡散領域を含み、
   前記第１フローティング拡散領域は、前記第１伝送ゲートと前記第１方向と垂直になる第２方向に隣接し、
   前記第１伝送ゲートの前記第１フローティング拡散領域と隣接する第１側壁は、前記第１フローティング拡散領域の第２側壁と９０°以上の間角を有し、交差する、請求項１乃至５のいずれか一項に記載のイメージセンサー。
7. 前記基板は、活性領域を定義する素子分離膜をさらに含み、
   前記第１伝送ゲートと前記第２伝送ゲートとの間の前記素子分離膜の第１上面は、前記基板の前記第１面より低いレベルに配置される、請求項１乃至６のいずれか一項に記載のイメージセンサー。
8. 前記第１単位画素領域と前記第２単位画素領域は、各々前記第１面に隣接して配置される第１フローティング拡散領域及び第２フローティング拡散領域を含み、
   前記素子分離膜の前記第１上面は、前記第１フローティング拡散領域と前記第２フローティング拡散領域との間の前記素子分離膜の第２上面より低いレベルに配置される、請求項７に記載のイメージセンサー。
9. 前記素子分離膜の前記第１上面は、前記第１画素分離部分の上面と実質的に同一なレベルである、請求項８に記載のイメージセンサー。
10. 素子分離膜によって定義される活性領域を含み、互いに対向する第１面及び第２面を有する基板と、
    前記基板内に提供され、単位画素領域を定義する画素分離パターンと、を含み、前記単位画素領域は、第１方向に離隔される第１単位画素領域及び第２単位画素領域を含み、
    前記第１単位画素領域は、第１フローティング拡散領域及び第１伝送ゲートを含み、前記第２単位画素領域は、第２フローティング拡散領域及び第２伝送ゲートを含み、
    前記第１伝送ゲートと前記第２伝送ゲートとの間の前記素子分離膜の第１上面は、前記第１フローティング拡散領域と前記第２フローティング拡散領域との間の前記素子分離膜の第２上面より低い、イメージセンサー。
11. 前記単位画素領域は、前記第１単位画素領域と前記第１方向と垂直になる第２方向に隣接し、第３伝送ゲートを含む第３単位画素領域を含み、
    前記第３伝送ゲートと前記第１伝送ゲートとの間の前記素子分離膜の第３上面は、前記第１上面より高く、前記第２上面と実質的に同一なレベルである、請求項１０に記載のイメージセンサー。
12. 前記単位画素領域は、前記第２単位画素領域を介して前記第１単位画素領域と離隔される第４単位画素領域を含み、前記第４単位画素領域は、第４伝送ゲートを含み、
    前記第４伝送ゲートと前記第１伝送ゲートとの間の前記素子分離膜の第４上面は、前記第１上面より高く、前記第２上面と実質的に同一なレベルである請求項１０又は１１に記載のイメージセンサー。
13. 前記第１伝送ゲートと前記第２伝送ゲートとの間の距離は、前記第２伝送ゲートと前記第４伝送ゲートとの間の距離より近い、請求項１２に記載のイメージセンサー。
14. 前記第１伝送ゲートは、前記基板の前記第１面内に挿入された埋め込み部及び前記第１面上に突出された突出部を含み、
    前記第１面から前記素子分離膜の第１上面までの距離は、前記埋め込み部の厚さの１５％乃至３５％である、請求項１２に記載のイメージセンサー。
15. 前記第１面から前記素子分離膜の第１上面までの距離は、６００Å乃至１２００Åであり、
    前記埋め込み部の厚さは、３５００Å乃至５０００Åであり、
    前記突出部の厚さは、１０００Å乃至１４００Åである、請求項１４に記載のイメージセンサー。
16. 前記画素分離パターンは、前記第１単位画素領域と前記第２単位画素領域との間の第１画素分離パターンをさらに含み、
    前記第１伝送ゲートと前記第２伝送ゲートは、前記第１画素分離パターンを基準に鏡面対称である請求項１０乃至１５のいずれか一項に記載のイメージセンサー。
17. 互いに対向する第１面及び第２面を有する基板と、
    前記基板内に提供され、単位画素領域を定義する画素分離パターンと、
    前記基板の前記第２面上に提供される反射防止膜と、
    前記反射防止膜上に提供されるカラーフィルター及びマイクロレンズと、
    前記基板の前記第１面上の配線層と、を含み、
    前記単位画素領域は、第１方向に隣接し、各々第１伝送ゲート及び第２伝送ゲートを含む第１単位画素領域及び第２単位画素領域を含み、
    前記画素分離パターンは、前記第１単位画素領域と前記第２単位画素領域との間の第１画素分離部分、及び前記第２伝送ゲートを介して前記第１画素分離部分と前記第１方向に離隔される第２画素分離部分を含み、前記第１画素分離部分は、互いに隣接する前記第１伝送ゲートと前記第２伝送ゲートとの間に介在しており、
    前記第１伝送ゲートと前記第２伝送ゲートとの間の前記第１画素分離部分の上面は、前記第２画素分離部分の上面より低く、
    前記第１単位画素領域と前記第２単位画素領域は、各々前記第１面に隣接して配置される第１フローティング拡散領域及び第２フローティング拡散領域を含み、
    前記第１画素分離部分は、前記第１伝送ゲートと前記第２伝送ゲートとの間の第１上面及び前記第１フローティング拡散領域と前記第２フローティング拡散領域との間の第２上面を含み、
    前記第１上面は、前記第２上面より低い、イメージセンサー。
18. 前記単位画素領域は、前記第１単位画素領域と前記第１方向と垂直になる第２方向に隣接する第３単位画素領域を含み、
    前記画素分離パターンは、前記第１単位画素領域と前記第３単位画素領域との間の第３画素分離部分をさらに含み、
    前記第１画素分離部分の上面は、前記第３画素分離部分の上面より低い、請求項１７に記載のイメージセンサー。
19. 前記単位画素領域は、前記第２単位画素領域を介して前記第１単位画素領域と離隔される第４単位画素領域を含み、前記第４単位画素領域は、第４伝送ゲートを含み、
    前記第２画素分離部分は、前記第２伝送ゲートと前記第４伝送ゲートとの間に配置し、
    前記第１伝送ゲートと前記第２伝送ゲートとの間の距離は、前記第２伝送ゲートと前記第４伝送ゲートとの間の距離より近い、請求項１７又は１８に記載のイメージセンサー。