JP7615411B1 - ディスプレイ - Google Patents

Abstract

【課題】指と電磁誘導ペンの両方の位置検出に対応しながらも、狭ベゼル化を阻害せず、かつ、センサコントローラの回路規模の増大を回避できるディスプレイを提供する。
【解決手段】本発明によるディスプレイは、表示領域Ａ１内に配置される発光素子３０、及び、発光素子３０の明滅を制御する画素駆動回路３５を含む表示層１０と、表示層１０をエンキャプスレーションするエンキャップ層１３と、エンキャップ層１３の上側に設けられた線状電極５２，５３と、一端が線状電極５２に接続されたルーティング線路６０と、を含む。表示領域Ａ１内の表示層１０に、ルーティング線路６０の他端に接続され、線状電極５２，５３を誘導電流検出のために用いる第１のモードと、線状電極５２，５３を静電容量検出のために用いる第２のモードと、を切り替えるための切替回路７０が配置される。
【選択図】図２

Description

本発明はディスプレイに関し、特に、オンセル化技術を適用したディスプレイに関する。

近年、パネル面上における指の位置を検出するために用いる線状電極群をディスプレイの上面に配置する技術（以下「オンセル化技術」という）が注目されている。例えば有機ＥＬ（Electro Luminescence）ディスプレイのオンセル化技術においては、表示層（発光素子及び画素駆動回路が配置される層）をエンキャプスレーションするエンキャップ層の上面に線状電極群が形成される。特許文献１，２には、このようなオンセル化技術の例が開示されている。

米国特許第１０７３９８８９号明細書 米国特許第１１４６２５９７号明細書

ところで、本願の発明者は、上述した線状電極群を用い、静電容量方式による指の位置検出に加えて、電磁誘導方式による電磁誘導ペンの位置検出も行うことを検討している。この場合、線状電極群に対し、静電容量を検出するための電圧の印加と、誘導電流を検出するための電流の印加とを時分割で切り替えつつ行うための切替回路が必要になる。この切替回路の配置場所としては、従来、ベゼル領域Ａ２（表示領域の外側の領域）、或いは、タッチ電極群に対して電圧や電流の印加を行う集積回路であるセンサコントローラの内部が考えられるが、前者を採用すると切替回路が狭ベゼル化の阻害要因になり、後者を採用するとセンサコントローラの回路規模が増大してしまう。

したがって、本発明の目的の一つは、指と電磁誘導ペンの両方の位置検出に対応しながらも、狭ベゼル化を阻害せず、かつ、センサコントローラの回路規模の増大を回避できるディスプレイを提供することにある。

また、線状電極群に対して電圧や電流を印加するための回路（線状電極群の駆動回路）においては、通常、出力段にＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）を用いる必要がある。しかしながら、ディスプレイの画素駆動回路を構成するＭＯＳＦＥＴは一般にＰチャンネル型又はＮチャンネル型の一方のみであるため、線状電極群の駆動回路を表示層内に設けようとすると、そのためだけにイオン注入などのプロセスが必要になり、ディスプレイの製造コストを押し上げる要因になってしまう。

したがって、本発明の目的の一つは、線状電極群の駆動回路を表示層に配置しつつも、ディスプレイの製造コストの上昇を回避できるディスプレイを提供することにある。

本発明の一側面によるディスプレイは、表示領域内に配置される発光素子群、及び、前記発光素子群の明滅を制御する画素駆動回路を含む表示層と、前記表示層をエンキャプスレーションするエンキャップ層と、前記エンキャップ層の上側に設けられた線状電極群と、一端が前記線状電極群に接続されたルーティング線路と、を含み、前記表示領域内の前記表示層に、前記ルーティング線路の他端に接続され、前記線状電極群を誘導電流検出のために用いる第１のモードと、前記線状電極群を静電容量検出のために用いる第２のモードと、を切り替えるための切替回路が配置される、ディスプレイである。

本発明の他の一側面によるディスプレイは、表示領域内に配置される発光素子群、及び、前記発光素子群の明滅を制御する画素駆動回路を含む表示層と、前記表示層と重なるように配置された線状電極群と、前記表示層内に配置された前記線状電極群の駆動回路と、を含み、前記駆動回路を構成する１以上のＭＯＳＦＥＴのチャンネル型はすべて同一である、ディスプレイである。

本発明の一側面によれば、表示領域内の表示層に切替回路を配置したので、指と電磁誘導ペンの両方の位置検出に対応しながらも、狭ベゼル化を阻害せず、かつ、センサコントローラの回路規模の増大を回避することが可能になる。

本発明の他の一側面によれば、表示層内に配置された線状電極群の駆動回路をすべて同一のチャンネル型のＭＯＳＦＥＴにより構成するので、線状電極群の駆動回路を表示層に配置しつつも、ディスプレイの製造コストの上昇を回避することが可能になる。

本発明の第１の実施の形態によるコンピュータ１の構成を示す図である。 図３に示したＡ－Ａ線に対応する有機ＥＬディスプレイ２の模式的な断面図である。 本発明の第１の実施の形態によるセンサ層１４の上面図である。 本発明の第１の実施の形態による有機ＥＬディスプレイ２の斜視図である。 本発明の第１の実施の形態による切替回路７０，７１の内部構成を示す図である。 本発明の第１の実施の形態によるコンピュータ１において、センサコントローラ４が行う制御の内容を説明する図である。 図３に示したＢ－Ｂ線に対応する有機ＥＬディスプレイ２の模式的な断面図である。 図３に示したＣ－Ｃ線に対応する有機ＥＬディスプレイ２の模式的な断面図である。 送信信号Ｔｘ＜０＞～Ｔｘ＜６＞の生成を行う駆動回路の構成及び動作を示す図である。 送信信号Ｔｘ＜０＞～Ｔｘ＜６＞の生成を行う駆動回路の構成及び動作を示す図である。 送信信号Ｔｘ＜０＞～Ｔｘ＜６＞の生成を行う駆動回路の構成及び動作を示す図である。 送信信号Ｔｘ＜０＞～Ｔｘ＜６＞の生成を行う駆動回路の構成及び動作を示す図である。 図９～図１２に示したシフトレジスタＳＲ＜ｋ＞及び選択回路ＳＥ＜ｋ＞のより具体的な構成を示す図である。 シフトレジスタＳＲ＜ｋ＞に含まれるシフトレジスタＳ＜０＞の内部構成を示す図である。 レジスタ回路８０及びバッファ回路８１の動作をシミュレーションした結果を示す図である。 レジスタ回路８０、バッファ回路８１、シフト回路８２の動作をシミュレーションした結果を示す図である。 図１６と同じシミュレーションに関して、シフトレジスタＳＲ＜ｋ＞の各段にかかる各種の信号をシミュレーションした結果を示す図である。 図１６と同じシミュレーションに関して、シフトレジスタＳＲ＜ｋ＞の各段にかかる各種の信号をシミュレーションした結果を示す図である。 図１６と同じシミュレーションに関して、シフトレジスタＳＲ＜ｋ＞の各段にかかる各種の信号をシミュレーションした結果を示す図である。 図１６～図１９と同じシミュレーションに関して、選択回路ＳＥ＜０＞にかかる各種の信号をシミュレーションした結果を示す図である。 図１６～図２０と同じシミュレーションに関して、選択回路ＳＥ＜０＞～ＳＥ＜３＞から出力される送信信号Ｔｘ＜０＞～Ｔｘ＜３＞をシミュレーションした結果を示す図である。 本発明の第１の実施の形態の変形例によるコンピュータ１において、センサコントローラ４が行う制御の内容を説明する図である。 本発明の第２の実施の形態によるセンサ層１４の上面図である。 本発明の第２の実施の形態による有機ＥＬディスプレイ２の斜視図である。 本発明の第２の実施の形態によるコンピュータ１において、センサコントローラ４が行う制御の内容を説明する図である。 本発明の第３の実施の形態によるセンサ層１４の上面図である。 本発明の第３の実施の形態による有機ＥＬディスプレイ２の斜視図である。 本発明の第３の実施の形態による切替回路７２，７４，７５の内部構成を示す図である。 本発明の第３の実施の形態によるコンピュータ１において、第２のモードにエントリしているセンサコントローラ４が行う制御の内容を説明する図である。 本発明の第３の実施の形態によるコンピュータ１において、第１のモードにエントリしているセンサコントローラ４が行う制御の内容を説明する図である。 本発明の第４の実施の形態による有機ＥＬディスプレイ２の構成と、切替回路７３～７５の内部構成とを示す図である。 本実施の形態によるコンピュータ１において、第２のモードにエントリしているセンサコントローラ４が行う制御の内容を説明する図である。 本実施の形態によるコンピュータ１において、第１のモードにエントリしているセンサコントローラ４が行う制御の内容を説明する図である。 本実施の形態によるコンピュータ１において、第１のモードにエントリしているセンサコントローラ４が行う制御の内容を説明する図である。 本発明の第４の実施の形態の変形例によるコンピュータ１において、第１のモードにエントリしているセンサコントローラ４が行う制御の内容を説明する図である。 本発明の第４の実施の形態の変形例によるコンピュータ１において、第１のモードにエントリしているセンサコントローラ４が行う制御の内容を説明する図である。 本発明の第５の実施の形態によるセンサ層１４の上面図である。 本発明の第５の実施の形態による有機ＥＬディスプレイ２の斜視図である。 本発明の第５の実施の形態による有機ＥＬディスプレイ２の平坦化絶縁膜２４の上面の様子を示す図である。

以下、添付図面を参照しながら、本発明の実施の形態について詳細に説明する。

図１は、本発明の第１の実施の形態によるコンピュータ１の構成を示す図である。同図に示すように、本実施の形態によるコンピュータ１は、有機ＥＬディスプレイ２と、ホストプロセッサ３と、センサコントローラ４とを有して構成される。なお、本実施の形態では有機ＥＬディスプレイ２を有するコンピュータ１に本発明を適用する例を説明するが、本発明は、液晶ディスプレイなどの他の種類のディスプレイにも好適に適用可能である。

図１に示す有機ＥＬディスプレイ２の立体図においては、上側がパネル面となっている。同図に示すように、有機ＥＬディスプレイ２は、パネル面から遠い側から順に回路層１１、有機ＥＬ層１２、エンキャップ層１３、及びセンサ層１４を含む層構造を有して構成される。このうち回路層１１及び有機ＥＬ層１２は、有機ＥＬディスプレイ２の表示機能を実現するための構成（後述する発光素子３０、画素駆動回路３５など）が配置される表示層１０を構成する。センサ層１４には、電磁誘導ペンＰ及び指Ｅのパネル面内における位置を検出するための構成（後述する線状電極５２，５３など）が配置される。

図１に矩形で示した領域Ａ１は、有機ＥＬディスプレイ２の表示領域を表している。表示領域Ａ１の外側はベゼル領域Ａ２である。図１に示すように、ベゼル領域Ａ２内には、複数の配線ＳＬと、複数の端子を含む端子領域１６とが配置される。このうち複数の配線ＳＬは、回路層１１、有機ＥＬ層１２、及びセンサ層１４内に配置される回路、配線、電極などを端子領域１６内の端子に接続するために設けられるものである。なお、図面が煩雑になることを避けるため、図１には、有機ＥＬディスプレイ２に実際に設けられる複数の配線ＳＬのうちの一部のみを模式的に図示している。端子領域１６内の各端子は、有機ＥＬディスプレイ２外に設けられる配線を介して、ホストプロセッサ３又はセンサコントローラ４に接続される。

図２は、有機ＥＬディスプレイ２の模式的な断面図である。同図は、後掲する図３に示したＡ－Ａ線に対応する有機ＥＬディスプレイ２の断面を示している。構造を理解するための模式的な断面図であるので、図２に示す構成と、図３に示す構成とは必ずしも一致していない。この点は、後述する図７及び図８についても同様である。図２に示すように、回路層１１、有機ＥＬ層１２、エンキャップ層１３、及びセンサ層１４は、基板２０の表面にこの順で積層される。以下、この図２を参照しながら、有機ＥＬディスプレイ２の構成の概要を説明する。

回路層１１は、マトリクス状に配置された複数の画素駆動回路３５を含む層であり、基板２０側から順に、バッファ層２１、ゲート絶縁膜２２、層間絶縁膜２３、平坦化絶縁膜２４を含んで構成される。画素駆動回路３５は画素ごとに設けられる能動素子であり、具体的には、Ｐチャンネル型ＭＯＳＦＥＴによって構成される。Ｐチャンネル型ＭＯＳＦＥＴである画素駆動回路３５は、図２に示すように、チャネル領域を構成する半導体層３６と、ゲート絶縁膜２２を挟んで半導体層３６の上側に配置されるゲート電極３７と、ドレイン電極３８及びソース電極３９とを含んで構成される。ドレイン電極３８及びソース電極３９はそれぞれ、ゲート絶縁膜２２及び層間絶縁膜２３を貫き、下端で半導体層３６に接触するビア導体と、層間絶縁膜２３の上面に形成される導電体とにより構成される。

図示していないが、回路層１１は、それぞれ画素マトリクスの行方向に沿って延設される複数のゲート線と、それぞれ画素マトリクスの列方向に沿って延設される複数のデータ線とをさらに有して構成される。各ゲート線は、対応する行に沿って配置される複数の画素駆動回路３５それぞれのゲート電極３７に共通に接続される。各データ線は、対応する列に沿って配置される複数の画素駆動回路３５それぞれのソース電極３９に共通に接続される。また、各ゲート線及び各データ線は、図１に示した配線ＳＬを介して、ホストプロセッサ３に接続される。

有機ＥＬ層１２は、マトリクス状に配置された複数の発光素子３０（発光素子群）を含む層であり、基板２０側から順に、アノード電極３１、バンク層２５、発光層３２、カソード電極３３を含んで構成される。アノード電極３１は、平坦化絶縁膜２４の上面に形成される導電膜であり、画素ごとに分離して設けられる。平坦化絶縁膜２４は、各画素駆動回路３５のドレイン電極３８を露出させる位置にビアホールを有しており、アノード電極３１はこのビアホール内に形成された部分を通じて、対応する画素駆動回路３５のドレイン電極３８と接触している。

バンク層２５は、隣接する画素を分離するとともに、発光層３２からの光取り出し効率を高めるために設けられる絶縁膜である。発光層３２は、電流を流すと発光する性質を有する有機物の薄膜である。発光層３２を構成する有機物の具体的な組成としては、画素ごとに、各画素の設定色で発光するために必要なものが選択される。バンク層２５は、各アノード電極３１を露出させる位置にビアホールを有しており、発光層３２はこのビアホール内に形成された部分を通じて、対応するアノード電極３１と接触している。

カソード電極３３は発光層３２の上面に形成される導電膜であり、各画素に共通に設けられる。図示していないが、有機ＥＬ層１２は、ホストプロセッサ３から図１に示した配線ＳＬを介して接地電位が供給されるグランド配線を有しており、カソード電極３３は、このグランド配線に接続される。各画素の位置には、アノード電極３１とカソード電極３３によって発光層３２を挟む構造が形成されており、これにより発光素子３０が形成されている。

ここで、発光素子３０及び画素駆動回路３５の動作について簡単に説明する。ホストプロセッサ３は、図示しないメモリに記憶されるプログラムを実行することによって映像信号を生成し、生成した映像信号に基づいてゲート線及びデータ線を駆動する。具体的には、生成した映像信号に基づいて画素ごとの輝度を決定し、１本のゲート線を活性化するとともに、このゲート線に沿って配置された各画素について決定した輝度に対応する駆動電流を各データ線に供給する処理を行う。ホストプロセッサ３は、活性化するゲート線を切り替えながら、この処理を繰り返し実行する。

あるゲート線がホストプロセッサ３によって活性化されると、対応する行に沿って配置される複数の画素駆動回路３５が一斉にオンとなり、対応する各発光素子３０のアノード電極３１がデータ線に接続される。この状態で、各画素の輝度に応じた電圧がホストプロセッサ３から各データ線に供給されるので、対応する行に沿って複数の発光素子３０が一斉に発光することになる。これにより、映像信号に応じた表示が実現される。

図２の説明に戻る。エンキャップ層１３は、発光層３２を外部の水分や酸素から保護するための層であり、表示領域Ａ１の全面を覆うように形成される。エンキャップ層１３は、基板２０側から順に、例えばガラス又は金属である無機層４１、例えばポリマーである有機層４２、例えばガラス又は金属である無機層４３が積層された構造を有している。表示領域Ａ１の縁部には、エンキャップ層１３の崩壊を防ぐための絶縁膜であるダム４４が形成される。ダム４４は、表示領域Ａ１の周縁を取り囲むように延設される。

センサ層１４は、図１に示した電磁誘導ペンＰ及び指Ｅのパネル面内における位置を検出するためのタッチセンサが設けられる層であり、基板２０側から順に、絶縁膜５０、絶縁膜５１、ブリッジ導体５５、線状電極５２，５３、保護フィルム５６を有して構成される。線状電極５２，５３は絶縁膜５１の上面に形成される導電膜であり、それぞれｙ方向及びｘ方向に沿って延設される。線状電極５２，５３の構成の詳細については、後ほど図３～図６を参照して別途詳しく説明する。

ブリッジ導体５５は絶縁膜５０の上面に形成される導体であり、線状電極５２と線状電極５３の交差を実現するために設けられる。詳しく説明すると、図１に例示するように、ｙ方向に延在する線状電極５２は、線状電極５３と交差する箇所において途切れており、この途切れによって生ずる線状電極５２の２つの端部は、それぞれ、絶縁膜５１を貫通するビア導体によってブリッジ導体５５と接続されている。これにより、電気的には線状電極５２を途切れさせることなく、線状電極５２と線状電極５３の交差が実現される。

図３は、センサ層１４の上面図である。また、図４は、有機ＥＬディスプレイ２の斜視図である。図３には、回路層１１に含まれる構成の一部及び配線ＳＬについても破線により図示している。図４では、有機ＥＬ層１２及びエンキャップ層１３については位置のみを破線により図示し、回路層１１については一部の構成のみを図示している。以下、図３及び図４を参照しながら、電磁誘導ペンＰ及び指Ｅのパネル面内における位置を検出するための構成について、詳しく説明する。

図３及び図４に示すように、センサ層１４は、各複数の線状電極５２，５３からなる線状電極群を有して構成される。各線状電極５２，５３は、長方形状の導電膜であるベタ導体によって構成される。なお、図３及び図４には５本の線状電極５２及び１０本の線状電極５３のみを示しているが、実際には、より多くの線状電極５２，５３が設けられる。また、回路層１１は、切替回路７０～７２と、駆動ライン９０～９３とを有して構成される。切替回路７０～７２及び駆動ライン９０～９３はいずれも、表示領域Ａ１内に配置される構成である。

線状電極５２は、ｙ方向に延在する２本の線状導体がｙ方向の他端（端子領域１６から遠い方の端部）で相互に接続されてなる形状の導体である。センサ層１４には、それぞれこの形状を有する複数の線状電極５２がｘ方向に等間隔で並べて配置される。各線状電極５２の両端部は、センサ層１４から回路層１１にかけて延設されるルーティング線路６０によって、回路層１１内の切替回路７０に接続される。切替回路７０から見ると、各線状電極５２はループコイルを構成している。

線状電極５３は、ｘ方向に延在する線状の導体である。センサ層１４には、それぞれこの形状を有する複数の線状電極５３がｙ方向に等間隔で並べて配置される。各線状電極５３のｘ方向の一端は、センサ層１４から回路層１１にかけて延設されるルーティング線路６１によって回路層１１内の切替回路７１に接続され、他端は、センサ層１４から回路層１１にかけて延設されるルーティング線路６２によって回路層１１内の切替回路７２に接続される。

切替回路７０～７２は、センサコントローラ４が、線状電極５２，５３を誘導電流検出のために用いる第１のモードと、線状電極５２，５３を静電容量検出のために用いる第２のモードと、を切り替えるための回路である。第１のモードは、線状電極５３から送出された交番磁界に応じて電磁誘導ペンＰが送出した交番磁界によって線状電極５２に生ずる誘導電流を検出するモードであり、第１のモードにエントリしているセンサコントローラ４は、誘導電流の検出結果に基づいて電磁誘導ペンＰの位置検出を行う。一方、第２のモードは、線状電極５３に供給された電圧信号によって線状電極５２に生ずる電圧信号を検出することにより、線状電極５３と線状電極５２の交点ごとの静電容量を検出するモードであり、第２のモードにエントリしているセンサコントローラ４は、静電容量の検出結果に基づいて指Ｆの位置検出を行う。

より具体的に説明すると、切替回路７０は、第１及び第２のモードのそれぞれにおいて、各線状電極５２から誘導電流又は電圧信号を取り出し、受信信号Ｒｘとしてセンサコントローラ４に出力する回路である。一方、切替回路７１，７２は、第１のモードでは、交番磁界を生成するための交流電流を各線状電極５３に対して印加し、第２のモードでは、電圧信号を各線状電極５３に対して印加する回路である。

図５は、切替回路７０，７１の内部構成を示す図である。同図には切替回路７２を示していないが、本実施の形態による切替回路７２の構成は、切替回路７１と同様である。

図５に示すように、切替回路７０は、第１のモードにおいて各線状電極５２から受信信号Ｒｘを取り出すための１以上の受信回路１００と、第２のモードにおいて各線状電極５２から受信信号Ｒｘを取り出すための１以上の受信回路１０１と、各線状電極５２をいずれかの受信回路１００，１０１又は他の線状電極５２に対して選択的に接続する選択回路１０２とを有しており、センサコントローラ４からの制御に応じて、使用する受信回路と、各線状電極５２の接続先とを時分割で切り替えながら、各線状電極５２からの受信信号Ｒｘの取り出しを行う。

また、切替回路７１は、センサコントローラ４から駆動ライン９０，９１に供給される駆動信号（後述）を用いて交流電流ｉ_Ａ，ｉ_Ｂ（後述）を生成し、線状電極５３に印加する１以上の駆動回路１１０と、センサコントローラ４から駆動ライン９０，９１に供給される駆動信号（後述）を用いて電圧信号である送信信号Ｔｘ＜０＞～Ｔｘ＜６＞（後述）を生成し、線状電極５３に印加する１以上の駆動回路１１１と、各線状電極５３をいずれかの駆動回路１１０，１１１に対して選択的に接続する選択回路１１２とを有しており、センサコントローラ４からの制御に応じて、使用する駆動回路と、各線状電極５３の接続先とを時分割で切り替えながら、各線状電極５３への電流又は電圧の印加を行う。

図６は、本実施の形態によるコンピュータ１において、センサコントローラ４が行う制御の内容を説明する図である。図６（ａ）は、電磁誘導ペンＰの位置検出を行う場合にセンサコントローラ４が行う制御の内容を示し、図６（ｂ）は、指Ｆの位置検出を行う場合にセンサコントローラ４が行う制御の内容を示している。以下、これらの図を参照しながら、切替回路７０～７２の動作を説明する。

初めに図６（ａ）を参照すると、第１のモードにエントリしているセンサコントローラ４は、ｙ方向の両端に位置する２本ずつを除く複数の線状電極５３を１本ずつ順に選択し、その都度、選択した線状電極５３の両側に隣接する２本ずつの線状電極５３に対し、複数回にわたって断続的に交流電流ｉ_Ａ又は交流電流ｉ_Ｂの供給を行うよう、切替回路７１，７２を制御する。また、センサコントローラ４は、切替回路７１，７２に１本の線状電極５３を選択させる都度、ｘ方向の両端に位置する１本ずつを除く複数の線状電極５２を１本ずつ順に選択し、その都度、選択した１本の線状電極５２と、その両側に隣接する１本ずつの線状電極５２とから受信信号Ｒｘを取り出すよう、切替回路７０を制御する。センサコントローラ４は、受信信号Ｒｘの取り出しが交流電流ｉ_Ａ，ｉ_Ｂの供給停止直後に行われることとなるようタイミングを調整しつつ、切替回路７０～７２の制御を行う。

交流電流ｉ_Ａは一定の周波数及び位相で振動する電流であり、交流電流ｉ_Ｂは、交流電流ｉ_Ａの位相を反転させてなる電流である。典型的な交流電流ｉ_Ａ，ｉ_Ｂは、図示するような正弦波信号であるが、矩形波信号であってもよい。センサコントローラ４は、切替回路７１には、選択した線状電極５３のｙ方向一方側に隣接する２本の線状電極５３に対して交流電流ｉ_Ａを供給させ、ｙ方向他方側に隣接する２本の線状電極５３に対して交流電流ｉ_Ｂを供給させる。一方、切替回路７２には、切替回路７１と同期して、選択した線状電極５３のｙ方向一方側に隣接する２本の線状電極５３に対して交流電流ｉ_Ｂを供給させ、ｙ方向他方側に隣接する２本の線状電極５３に対して交流電流ｉ_Ａを供給させる。これにより、選択した線状電極５３の上方に交番磁界が発生し、電磁誘導ペンＰ内の共振回路を構成するコイルがその中に入ると、反射信号としての交番磁界が電磁誘導ペンＰから送出されることになる。

図６（ａ）に示す差動アンプ７０ａは、図５に示した受信回路１００の具体的な例である。切替回路７０は、選択した１本の線状電極５２を含む３本の線状電極５２を、図５に示した選択回路１０２を用いて直列に接続し、その両端を差動アンプ７０ａに接続する。そして、切替回路７１，７２による交流電流ｉ_Ａ，ｉ_Ｂの供給が終了した直後に差動アンプ７０ａから出力される信号を、受信信号Ｒｘとしてセンサコントローラ４に供給するよう構成される。

センサコントローラ４は、こうして切替回路７０から供給される受信信号Ｒｘの信号強度を切替回路７０～７２に選択させた線状電極５２，５３の組み合わせごとに取得し、その分布（パネル面内における分布）に基づいて電磁誘導ペンＰの位置（２次元位置）を導出する。具体的には、分布の頂点に相当する位置を電磁誘導ペンＰの位置として導出すればよい。また、電磁誘導ペンＰが送出する交番磁界の周波数をデータ（電磁誘導ペンＰのペン先に加わる圧力を示す筆圧値、電磁誘導ペンＰに設けられるスイッチのオンオフを示す値、電磁誘導ペンＰに予め割り当てられるペンＩＤなど）によって変調する機能を有する場合には、センサコントローラ４は、切替回路７０から供給された受信信号Ｒｘを復調することによって、電磁誘導ペンＰが送信したデータを取得する処理も行う。センサコントローラ４は、導出した位置及び所得したデータを、その都度、ホストプロセッサ３に供給するよう構成される。

次に図６（ｂ）を参照すると、第２のモードにエントリしているセンサコントローラ４は、複数の線状電極５３を７本ずつ順に選択し、選択した７本の線状電極５３に対して送信信号Ｔｘ＜０＞～Ｔｘ＜６＞を供給するよう切替回路７１，７２を制御する。また、センサコントローラ４は、切替回路７１，７２に７本の線状電極５３を選択させる都度、複数の線状電極５２を１本ずつ順に選択し、その都度、選択した１本の線状電極５２から受信信号Ｒｘを取り出すよう、切替回路７０を制御する。

送信信号Ｔｘ＜０＞～Ｔｘ＜６＞は、以下の式（１）示す７×７の行列Ａの各列によって表される位相を有する交流信号である。行列Ａにおいては、「＋１」が位相０°、「＋１」が位相１８０°に対応している。典型的な送信信号Ｔｘ＜０＞～Ｔｘ＜６＞は、図示するような矩形波信号であるが、正弦波信号であってもよい。切替回路７１，７２は、行列Ａの各列に対応する送信信号Ｔｘ＜０＞～Ｔｘ＜６＞を順次生成し、対応する線状電極５３に供給するよう構成される。

ここで、行列Ａは、Ｍ系列符号を表している。このように、行列ＡをＭ系列符号によって構成することで、各列の要素を１つシフトさせることによって次の列を構成することが可能になるので、送信信号Ｔｘ＜０＞～Ｔｘ＜６＞を生成するための回路の構成を簡素化できる。この回路の具体的な構成については、後ほど図９～図２１を参照して詳細に説明する。ただし、行列ＡはＭ系列符号でなければならないわけではなく、ウォルシュ符号、ＯＶＳＦ（Orthogonal Variable Spreading Factor）符号、ベイカー符号など任意の符号によって行列Ａを構成することが可能である。また、７×７でない正方行列によって行列Ａを構成することも可能である。この場合のセンサコントローラ４は、切替回路７１，７２に対し、行列Ａの行数に等しい本数の線状電極５３を選択させることになる。

図６（ａ）に示すオペアンプ７０ｂは、図５に示した受信回路１０１の具体的な例である。オペアンプ７０ｂの反転入力端子は接地される。また、オペアンプ７０ｂには、高周波ノイズを除去するための並列コンデンサが設けられる。切替回路７０は、選択した線状電極５２の両端を、図５に示した選択回路１０２を用いてオペアンプ７０ｂの非反転入力端子に接続し、切替回路７１，７２が行列Ａの各列に対応する送信信号Ｔｘ＜０＞～Ｔｘ＜６＞を順次供給している間にオペアンプ７０ｂから出力される一連の信号を、受信信号Ｒｘとしてセンサコントローラ４に供給するよう構成される。

ここで、行列Ａのｘ番目の列の要素をＡ_ｘ１，Ａ_ｘ２，・・・のように表し、切替回路７０によって選択されている線状電極５２と、切替回路７１，７２によって選択されている７本の線状電極５３との間に形成される静電容量をＣ_１，Ｃ_２，・・・のように表すことにすると、オペアンプ７０ｂからセンサコントローラ４に供給される受信信号Ｒｘ＿ＴＰは、次の式（２）に示す値となる。

したがって、行列Ａの各列に対応する送信信号Ｔｘ＜０＞～Ｔｘ＜６＞を切替回路７１，７２が各線状電極５３に対して供給した結果として得られる受信信号Ｒｘは、全体として、次の式（３）に示すベクトルｂで表されることになる。なお、式（３）のＡ^Ｔは、行列Ａの転置行列である。

センサコントローラ４は、このベクトルｂに対して次の式（４）の左辺に示す演算を行うことにより、線状電極５３ごとの静電容量を分離取得する。ただし、式（４）の中に示す行列（Ａ^Ｔ）^－１は、行列Ａ^Ｔの逆行列である。式（４）にも示すように行列Ａ^Ｔに行列（Ａ^Ｔ）^－１を乗算すると単位行列Ｉになることから、センサコントローラ４は、この演算を行うことによって、式（４）の右辺に示すように、切替回路７０によって選択中の線状電極５２について、切替回路７１，７２によって選択中の７本の線状電極５３それぞれとの交点の静電容量を分離取得することができることになる。

センサコントローラ４は、式（４）と同様の演算を切替回路７０～７２による選択を切り替えるごとに実行することにより、線状電極５２と線状電極５３の各交点について、静電容量を導出する。そしてセンサコントローラ４は、導出した各静電容量のパネル面内における分布に基づき、指Ｆの位置（２次元位置）を導出する。具体的には、分布の頂点に相当する位置を指Ｆの位置として導出すればよい。センサコントローラ４は、導出した位置を、導出の都度、ホストプロセッサ３に供給するよう構成される。

図３及び図４に戻る。駆動ライン９０～９３は、センサコントローラ４から切替回路７１，７２に対し、上述した交流電流ｉ_Ａ，ｉ_Ｂ及び送信信号Ｔｘ＜０＞～Ｔｘ＜６＞を生成するために必要となる駆動信号を供給するための配線である。後ほど具体的な例を挙げて説明するが、駆動ライン９０，９２に供給される駆動信号Ｔｘ＿ｃｌｋ（第１の駆動信号）と、駆動ライン９１，９３に供給される駆動信号ｘＴｘ＿ｃｌｋ（第２の駆動信号）とは、互いに逆相の交流信号となる。駆動信号Ｔｘ＿ｃｌｋ，ｘＴｘ＿ｃｌｋは、正弦波信号などの交流信号であることとしてもよいし、スイッチのオンオフによって生成される信号（矩形波信号）であることとしてもよい。切替回路７１は、駆動ライン９０，９１を通じてセンサコントローラ４から供給される駆動信号Ｔｘ＿ｃｌｋ，ｘＴｘ＿ｃｌｋに基づいて交流電流ｉ_Ａ，ｉ_Ｂ及び送信信号Ｔｘ＜０＞～Ｔｘ＜６＞を生成し、切替回路７２は、駆動ライン９２，９３を通じてセンサコントローラ４から供給される駆動信号Ｔｘ＿ｃｌｋ，ｘＴｘ＿ｃｌｋに基づいて交流電流ｉ_Ａ，ｉ_Ｂ及び送信信号Ｔｘ＜０＞～Ｔｘ＜６＞を生成するよう構成される。

ここで、上述した図２を含む有機ＥＬディスプレイ２の断面図を参照し、ルーティング線路６０，６１及び配線ＳＬの構成について、具体的に説明する。なお、ルーティング線路６２の構成については、ルーティング線路６１の構成と同様である。

初めに図２を再び参照すると、同図には、ルーティング線路６０の構成が示されている。同図に示すように、ルーティング線路６０は、ゲート絶縁膜２２の上面に形成された配線６０ａと、層間絶縁膜２３の上面に形成されたパッド電極６０ｂと、これらを接続するビア導体６０ｃと、線状電極５２を構成する導電膜の延長部分６０ｄとによって構成される。これらのうちパッド電極６０ｂ及びビア導体６０ｃは、ベゼル領域Ａ２内に設けられる。配線６０ａはダム４４の下方を潜るように形成されており、表示領域Ａ１内の切替回路７０と、ベゼル領域Ａ２内のビア導体６０ｃとを接続する役割を果たす。延長部分６０ｄはダム４４の上側を越えるように形成されており、ベゼル領域Ａ２内に設けられたビアホールＶＨ１内に形成された部分を通じて、パッド電極６０ｂの上面に接続される。

以上の構成から理解されるように、ルーティング線路６０は、エンキャップ層１３の上側から下側にかけ、エンキャップ層１３の縁部を構成するダム４４を巻き込むように延設されている。このようなルーティング線路６０の構成を採用したことにより、本実施の形態による有機ＥＬディスプレイ２では、切替回路７０を表示領域Ａ１内に配置することが可能になっている。なお、画素駆動回路３５は有機ＥＬ層１２に比べて面積が小さいため、表示領域Ａ１内の回路層１１には切替回路７０を配置するために必要なスペースが十分に存在しており、本実施の形態では、そのようなスペースを利用して切替回路７０を配置している。

図７は、図３に示したＢ－Ｂ線に対応する断面を示す有機ＥＬディスプレイ２の模式的な断面図である。同図には、ルーティング線路６１の構成が示されている。同図に示すように、ルーティング線路６１は、ルーティング線路６０と同様に、ゲート絶縁膜２２の上面に形成された配線６１ａと、層間絶縁膜２３の上面に形成されたパッド電極６１ｂと、これらを接続するビア導体６１ｃと、線状電極５３を構成する導電膜の延長部分６１ｄとによって構成される。これらのうちパッド電極６１ｂ及びビア導体６１ｃは、ベゼル領域Ａ２内に設けられる。配線６１ａはダム４４の下方を潜るように形成されており、表示領域Ａ１内の切替回路７１と、ベゼル領域Ａ２内のビア導体６１ｃとを接続する役割を果たす。延長部分６１ｄはダム４４を越えるように形成されており、ベゼル領域Ａ２内に設けられたビアホールＶＨ２内に形成された部分を通じて、パッド電極６１ｂの上面に接続される。

以上の構成から理解されるように、ルーティング線路６１も、エンキャップ層１３の上側から下側にかけ、エンキャップ層１３の縁部を構成するダム４４を巻き込むように延設されている。このようなルーティング線路６１の構成を採用したことにより、本実施の形態による有機ＥＬディスプレイ２では、切替回路７１も表示領域Ａ１内に配置することが可能になっている。

ここで、図７には駆動ライン９０，９１も図示している。同図に示すように、駆動ライン９０，９１は、上述したデータ線と同様、層間絶縁膜２３の上面に延設される。

図８は、図３に示したＣ－Ｃ線に対応する断面を示す有機ＥＬディスプレイ２の模式的な断面図である。同図には、切替回路７０を端子領域１６に引き出すための配線ＳＬの構成が示されている。同図に示すように、配線ＳＬは、ゲート絶縁膜２２の上面に形成された配線ＳＬａと、層間絶縁膜２３の上面に形成されたパッド電極ＳＬｂと、これらを接続するビア導体ＳＬｃとによって構成される。配線ＳＬａはダム４４の下方を潜るように形成されており、表示領域Ａ１内の切替回路７０と、ベゼル領域Ａ２内のビア導体ＳＬｃとを接続する役割を果たす。パッド電極ＳＬｂの上面は、保護フィルム５６などを貫通して設けられるビアホールＶＨ３の底面に露出しており、ビアホールＶＨ３の内面に設けられるパッド電極１６ａと接続されている。パッド電極１６ａは端子領域１６内の端子として機能する電極であり、図示しない配線を通じて、図１に示したセンサコントローラ４に接続される。

次に、表示領域Ａ１内に配置される切替回路７１の構成について、送信信号Ｔｘ＜０＞～Ｔｘ＜６＞の生成・供給を行う駆動回路１１１を例に取り、具体的に説明する。以下では、切替回路７１の構成を例に取って説明するが、切替回路７２の構成も同様である。また、送信信号Ｔｘ＜０＞～Ｔｘ＜６＞の生成・供給を行う駆動回路１１１を例に取って説明するが、交流電流ｉ_Ａ，ｉ_Ｂの生成・供給を行う駆動回路１１０の構成も同様である。

図９～図１２は、切替回路７１に設けられる駆動回路１１１の構成及び動作を示す図である。図９に示すように、切替回路７１は、それぞれ送信信号Ｔｘ＜０＞～Ｔｘ＜６＞の生成を行う７つの駆動回路１１１を有して構成される。各駆動回路１１１は、シフトレジスタＳＲ＜ｋ＞（ｋは０～６の整数）及び選択回路ＳＥ＜ｋ＞を含んで構成される。

シフトレジスタＳＲ＜０＞には、センサコントローラ４から、位相の設定値（「＋１」又は「＋１」）を示すデータ信号Ｃｏｄｅ，ｘＣｏｄｅが１ビットずつ順に供給される。データ信号Ｃｏｄｅ（第１のデータ信号）は、設定値が「＋１」である場合にローに活性化するローアクティブの２値信号であり、データ信号ｘＣｏｄｅ（第２のデータ信号）は、設定値が「－１」である場合にローに活性化するローアクティブの２値信号である。なお、こうして設定値「＋１」を表すデータ信号Ｃｏｄｅと設定値「－１」を表すデータ信号ｘＣｏｄｅとを分けて設けているのは、同一のチャンネル型のＭＯＳＦＥＴのみを用いて駆動回路１１１を構成できるようにするためである。すなわち、例えばＰチャンネル型のＭＯＳＦＥＴのみを用いて構成された駆動回路１１１はロー入力に対して信号を出力することしかできず、したがって、例えば「＋１」をハイで「－１」をローで表す２値信号を入力しても「－１」しか出力することができないが、本実施の形態では「＋１」と「－１」の両方をローで入力することになるので、Ｐチャンネル型のＭＯＳＦＥＴのみを用いて構成された駆動回路１１１により、「＋１」と「－１」の両方を出力することが可能になる。

また、各シフトレジスタＳＲ＜ｋ＞には、センサコントローラ４から、少なくとも２種類のクロック信号ＣＫ２，ＣＫ３が供給される。クロック信号ＣＫ２，ＣＫ３はいずれも、接地電位ＶＧＬ（具体的には、－７Ｖ）と電源電位ＶＧＨ（ＶＧＨ＞ＶＧＬ。具体的には、７Ｖ）の間を振動するクロック信号である。クロック信号ＣＫ２は、データ信号Ｃｏｄｅ，ｘＣｏｄｅの読み取りと、次段への出力のタイミングを示す役割を有し、クロック信号ＣＫ３は、対応する選択回路ＳＥ＜ｋ＞への出力タイミングを示す役割を有している。

シフトレジスタＳＲ＜ｋ＞は、データ信号Ｃｏｄｅ，ｘＣｏｄｅにより供給されている値をクロック信号ＣＫ２の活性化タイミングで取り込んで自身にセットし、次のクロック信号ＣＫ２の活性化タイミングで次段に出力するとともに、自身にセットしている値をクロック信号ＣＫ３の活性化タイミングで選択回路ＳＥ＜ｋ＞に出力する回路である。シフトレジスタＳＲ＜ｋ＞から選択回路ＳＥ＜ｋ＞への出力は、２つのデータ信号ｉＣｏｄｅ＜ｋ＞，ｘｉＣｏｄｅ＜ｋ＞を用いて実現される。データ信号ｉＣｏｄｅ＜ｋ＞は、位相の設定値が「＋１」である場合にローとなるローアクティブの２値信号であり、データ信号ｘｉＣｏｄｅ＜ｋ＞は、位相の設定値が「－１」である場合にローとなるローアクティブの２値信号である。

選択回路ＳＥ＜ｋ＞には、駆動ライン９０，９１を介して、センサコントローラ４から上述した駆動信号Ｔｘ＿ｃｌｋ，ｘＴｘ＿ｃｌｋが供給される。選択回路ＳＥ＜ｋ＞は、データ信号ｉＣｏｄｅ＜ｋ＞の活性化に応じて駆動信号Ｔｘ＿ｃｌｋを出力し、データ信号ｘｉＣｏｄｅ＜ｋ＞の活性化に応じて駆動信号ｘＴｘ＿ｃｌｋを出力する回路である。選択回路ＳＥ＜ｋ＞の出力は、送信信号Ｔｘ＜ｋ＞として線状電極５３に供給される。

図９～図１２を参照して具体的に説明すると、まず初めに、図９に示すように、センサコントローラ４からシフトレジスタＳＲ＜０＞に対し、行列Ａの左から１列目に相当する７ビット分のデータ信号Ｃｏｄｅ，ｘＣｏｄｅが行列Ａの下側の要素から順に、クロック信号ＣＫ２の１クロックごとに１ビットずつ供給される。この段階ではクロック信号ＣＫ３は供給されておらず、したがって、データ信号Ｃｏｄｅ，ｘＣｏｄｅの各ビットは選択回路ＳＥ＜ｋ＞に出力されることなく、クロック信号ＣＫ２に同期して次段にセットされていく。その結果として、図９に示すように、７ビット分のデータ信号Ｃｏｄｅ，ｘＣｏｄｅの最後の１ビットがシフトレジスタＳＲ＜０＞にセットされた時点で、行列Ａの１列目に対応する値がシフトレジスタＳＲ＜０＞～ＳＲ＜６＞にセットされることになる。

続いて、図１０に示すように、センサコントローラ４がクロック信号ＣＫ３を活性化する。すると、シフトレジスタＳＲ＜ｋ＞にセットされている値がデータ信号ｉＣｏｄｅ＜ｋ＞，ｘｉＣｏｄｅ＜ｋ＞として選択回路ＳＥ＜ｋ＞に出力される。これを受けた選択回路ＳＥ＜ｋ＞は、上述したように、データ信号ｉＣｏｄｅ＜ｋ＞が活性化されていれば駆動信号Ｔｘ＿ｃｌｋを出力し、データ信号ｘｉＣｏｄｅ＜ｋ＞が活性化されていれば駆動信号ｘＴｘ＿ｃｌｋを出力する。結果として、７本の線状電極５３に対し、行列Ａの１列目に対応する位相を有する送信信号Ｔｘ＜０＞～Ｔｘ＜６＞が一斉に供給されることになる。

次に、図１１に示すように、センサコントローラ４からシフトレジスタＳＲ＜０＞に対し、クロック信号ＣＫ２の１クロックとともに、次の１ビット分（行列Ａの左から２列目の一番上の値）を示すデータ信号Ｃｏｄｅ，ｘＣｏｄｅが供給される。これにより、各シフトレジスタＳＲ＜ｋ＞にセットされている値が一段ずつシフトし、行列Ａの２列目に対応する値がシフトレジスタＳＲ＜０＞～ＳＲ＜６＞にセットされることになる。

続いて、図１２に示すように、センサコントローラ４がクロック信号ＣＫ３を再び活性化する。すると、シフトレジスタＳＲ＜ｋ＞にセットされている値がデータ信号ｉＣｏｄｅ＜ｋ＞，ｘｉＣｏｄｅ＜ｋ＞として選択回路ＳＥ＜ｋ＞に出力され、その結果として、各選択回路ＳＥ＜ｋ＞から７本の線状電極５３に対し、行列Ａの２列目に対応する位相を有する送信信号Ｔｘ＜０＞～Ｔｘ＜６＞が一斉に供給されることになる。

行列Ａの３列目～７列目についても、同様の処理の繰り返しにより、７本の線状電極５３に対し、対応する位相を有する送信信号Ｔｘ＜０＞～Ｔｘ＜６＞が供給されることになる。こうして、切替回路７１から７本の線状電極５３に対し、行列Ａの各列に対応する送信信号Ｔｘ＜０＞～Ｔｘ＜６＞を順次供給することが実現される。

図１３は、図９～図１２に示したシフトレジスタＳＲ＜ｋ＞及び選択回路ＳＥ＜ｋ＞のより具体的な構成を示す図である。また、図１４は、シフトレジスタＳＲ＜ｋ＞に含まれるシフトレジスタＳ＜０＞（後述）の内部構成を示す図である。図１３には、一部のシフトレジスタＳＲ＜ｋ＞及び一部の選択回路ＳＥ＜ｋ＞のみを示しているが、他のシフトレジスタＳＲ＜ｋ＞及び選択回路ＳＥ＜ｋ＞の構成も同様である。また、図１４には、シフトレジスタＳＲ＜０＞に含まれるシフトレジスタＳ＜０＞のみを示しているが、他のシフトレジスタＳ＜ｋ＞及びシフトレジスタｘＳ＜ｋ＞（後述）の構成も同様である。

初めに図１３を参照すると、シフトレジスタＳＲ＜ｋ＞は、シフトレジスタＳ＜ｋ＞及びシフトレジスタｘＳ＜ｋ＞を含んで構成される。シフトレジスタＳ＜ｋ＞及びシフトレジスタｘＳ＜ｋ＞はそれぞれ、入力端子ｓｔと、選択回路ＳＥ＜ｋ＞への出力端子ｇ＿ｏｕｔと、次段のシフトレジスタＳ＜ｋ＋１＞への出力端子ｃ＿ｏｕｔと、クロック端子ｃｋ１，ｃｋ２と、出力イネーブル端子ｏ＿ｅｎとを有して構成される。

シフトレジスタＳ＜０＞の入力端子ｓｔには、センサコントローラ４からデータ信号Ｃｏｄｅが供給される。また、シフトレジスタｘＳ＜０＞の入力端子ｓｔには、センサコントローラ４からデータ信号ｘＣｏｄｅが供給される。シフトレジスタＳ＜ｋ＋１＞の入力端子ｓｔには、前段のシフトレジスタＳ＜ｋ＞が出力端子ｃ＿ｏｕｔから出力した信号ＳＲ＿ｏ＜ｋ＞が供給される。同様に、シフトレジスタｘＳ＜ｋ＋１＞の入力端子ｓｔには、前段のシフトレジスタｘＳ＜ｋ＞が出力端子ｃ＿ｏｕｔから出力した信号ｘＳＲ＿ｏ＜ｋ＞が供給される。

クロック端子ｃｋ１，ｃｋ２には、それぞれセンサコントローラ４からクロック信号ＣＫ１，ＣＫ２が供給される。また、出力イネーブル端子ｏ＿ｅｎには、センサコントローラ４からクロック信号ＣＫ３が供給される。クロック信号ＣＫ２，ＣＫ３は、図９～図１２を参照して説明したクロック信号ＣＫ２，ＣＫ３と同じものである。クロック信号ＣＫ１も、クロック信号ＣＫ２，ＣＫ３と同様、接地電位ＶＧＬと電源電位ＶＧＨの間を振動するクロック信号である。

シフトレジスタＳ＜ｋ＞の出力端子ｇ＿ｏｕｔからは、データ信号ｉＣｏｄｅ＜ｋ＞が出力される。シフトレジスタｘＳ＜ｋ＞の出力端子ｇ＿ｏｕｔからは、データ信号ｘｉＣｏｄｅ＜ｋ＞が出力される。

次に図１４を参照すると、シフトレジスタＳ＜０＞は、レジスタ回路８０と、バッファ回路８１と、シフト回路８２とを含んで構成される。このうちレジスタ回路８０は、レジスタ回路８０は、トランジスタＴ１０～Ｔ１７と、コンデンサＣ１０とを有して構成される。また、バッファ回路８１は、トランジスタＴ２０～Ｔ２２と、コンデンサＣ２０，Ｃ２１とを有して構成される。図中に示したＡ～Ｄは、シフトレジスタＳ＜０＞内のノードを示している。

ここで、トランジスタＴ１０～Ｔ１７，Ｔ２０～Ｔ２２を含む切替回路７０～７２内のトランジスタは、すべてＰチャンネル型ＭＯＳＦＥＴにより構成される。Ｐチャンネル型ＭＯＳＦＥＴによって構成される画素駆動回路３５に合わせるためで、こうすることにより、画素駆動回路３５と同じプロセスで切替回路７０～７２を形成することが可能になる。ただし、その結果として、回路の出力段にＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）を用いることができないため、切替回路７０～７２は、出力段のローサイド側Ｐチャンネル型ＭＯＳＦＥＴのゲート電位をローよりも下げるブートストラップ動作を実行可能に構成される。この点の詳細については、後述する。

トランジスタＴ１０は入力端子ｓｔとノードＢの間に接続され、トランジスタＴ１０のゲートはクロック端子ｃｋ２に接続される。トランジスタＴ１１はクロック端子ｃｋ２とノードＡの間に接続され、トランジスタＴ１１のゲートはノードＢに接続される。トランジスタＴ１２は接地電位ＶＧＬが供給される接地配線とノードＡの間に接続され、トランジスタＴ１２のゲートはクロック端子ｃｋ２に接続される。トランジスタＴ１３，Ｔ１４は、電源電位ＶＧＨが供給される電源配線とノードＢの間にこの順で直列に接続される。トランジスタＴ１３のゲートはノードＡに接続され、トランジスタＴ１３のゲートはクロック端子ｃｋ１に接続される。トランジスタＴ１５はノードＢとノードＣの間に接続され、トランジスタＴ１５のゲートは接地電位ＶＧＬが供給される接地配線に接続される。トランジスタＴ１６は出力端子ｇ＿ｏｕｔと出力イネーブル端子ｏ＿ｅｎの間に接続され、トランジスタＴ１６のゲートはノードＣに接続される。トランジスタＴ１７は出力端子ｇ＿ｏｕｔと電源電位ＶＧＨが供給される電源配線の間に接続され、トランジスタＴ１７のゲートはノードＡに接続される。コンデンサＣ１０は、ノードＣと出力端子ｇ＿ｏｕｔの間に接続される。

トランジスタＴ２０はノードＢとトランジスタＴ２１のゲートの間に接続され、トランジスタＴ２０のゲートは接地電位ＶＧＬが供給される接地配線に接続される。トランジスタＴ２１は、シフト回路８２の入力を構成するノードＤとクロック端子ｃｋ１の間に接続される。トランジスタＴ２２はノードＤと電源電位ＶＧＨが供給される電源配線の間に接続され、トランジスタＴ２２のゲートはノードＡに接続される。コンデンサＣ２０は、ノードＤとトランジスタＴ２１のゲートの間に接続され、コンデンサＣ２１は、ノードＡとトランジスタＴ２２のソースの間に接続される。

図１５は、レジスタ回路８０及びバッファ回路８１の動作をシミュレーションした結果を示す図である。以下、この図１５を図１４とともに参照しながら、レジスタ回路８０の動作について詳しく説明する。なお、同図の縦軸の単位は「Ｖ」である。この点は、後掲する図１６～図２１でも同様である。また、図１５ではクロック信号ＣＫ１，ＣＫ３が同じものであるように示しているが、このようにクロック信号ＣＫ１，ＣＫ３が同じ信号になるのは、シフトレジスタＳＲ＜ｋ＞から選択回路ＳＥ＜ｋ＞への出力を開始した後である（図１０を参照）。逆に言えば、図１５には、シフトレジスタＳＲ＜ｋ＞から選択回路ＳＥ＜ｋ＞への出力を開始した後におけるレジスタ回路８０の動作を示している。シフトレジスタＳＲ＜ｋ＞から選択回路ＳＥ＜ｋ＞への出力を開始する前（データ信号ＣｏｄｅをシフトレジスタＳＲ＜０＞～ＳＲ＜６＞にセットする段階。図９を参照）においては、センサコントローラ４は、クロック信号ＣＫ１を振動させる一方で、クロック信号ＣＫ３を振動させない（後掲する図１６等を参照）。

時刻ｔ１でクロック信号ＣＫ２がローになると、トランジスタＴ１２がオンとなり、ノードＡの電位がローに低下する。これにより、トランジスタＴ１７がオンとなり、出力端子ｇ－ｏｕｔの電位、すなわち出力信号ｉＣｏｄｅ＜０＞の電位がハイになる。トランジスタＴ１０もオンになるが、この時点ではデータ信号Ｃｏｄｅがハイであることから、ノードＢはハイになり、トランジスタＴ１１はオフを維持する。クロック信号ＣＫ２がハイに戻った後、時刻ｔ２でクロック信号ＣＫ１がローになると、トランジスタＴ１４がオンになる。この時点で、ノードＡの電位がローであることからトランジスタＴ１３もオンになっているので、ノードＢには電源電位ＶＧＨが供給されることになる。その後、時刻ｔ３でクロック信号ＣＫ１がハイになると、トランジスタＴ１４がオフになり、ノードＢへの電源電位ＶＧＨの供給はストップする。

次に、時刻ｔ４でクロック信号ＣＫ２が再びローになると、この時点でデータ信号Ｃｏｄｅがローに変化することから、ノードＢの電位がローに低下し、トランジスタＴ１１がオンになる。また、トランジスタＴ１５は、後述するブートストラップ動作時以外はオンを維持することから、ノードＢの電位がローに下がるとともにノードＣの電位もローに下がる。このとき、出力イネーブル端子ｏ＿ｅｎに供給されているクロック信号ＣＫ３がハイとなっていることから、トランジスタＴ１６もオンになる。したがって、出力端子ｇ－ｏｕｔには、トランジスタＴ１６，Ｔ１７の両方から電源電位ＶＧＨが供給されることになる。また、出力端子ｇ＿ｏｕｔとノードＣの間の電位差により、コンデンサＣ１０が充電される。

時刻ｔ５でクロック信号ＣＫ２がハイになると、トランジスタＴ１０がオフになるが、クロック信号ＣＫ１がハイを維持するためにトランジスタＴ１４はオフを維持するので、ノードＢ，Ｃの電位は引き続きローとなる。その結果としてトランジスタＴ１１はオンの状態を維持するが、クロック信号ＣＫ２がハイになったことから、トランジスタＴ１１を介してクロック端子ｃｋ２に繋がっているノードＡの電位がハイに変化し、トランジスタＴ１３，Ｔ１７がオフとなる。

続いて時刻ｔ６でクロック信号ＣＫ３がローになると、ブートストラップ動作が開始される。具体的に説明すると、ノードＣからコンデンサＣ１０及びトランジスタＴ１６のチャネル領域を介して出力イネーブル端子ｏ＿ｅｎに向かう電流経路が生ずることにより、ノードＣの電位がローからさらに低下する。このときのノードＣの電位低下は、ＶＧＨ－ＶＧＬにほぼ等しい値となる。これにより、時刻ｔ６でクロック信号ＣＫ３がローになっても、トランジスタＴ１６はオンの状態が維持され、出力端子ｇ－ｏｕｔの電位、すなわち出力信号ｉＣｏｄｅ＜０＞の電位がローになる。なお、ノードＣの電位がローからさらに低下している間、トランジスタＴ１５はオフとなり、ノードＢとノードＣは切り離される。

その後、時刻ｔ７でクロック信号ＣＫ３がハイになると、トランジスタＴ１６がオフとなってブートストラップ動作が終了し、ノードＣの電位がローに戻る。また、出力信号ｉＣｏｄｅ＜０＞の電位がハイに戻る。そして、時刻ｔ８でクロック信号ＣＫ２がローになると、トランジスタＴ１２がオンになってノードＡの電位がローに戻り、その結果としてトランジスタＴ１７がオンになるので、トランジスタＴ１７を介して出力端子ｇ－ｏｕｔに電源電位ＶＧＨが供給されるようになる。時刻ｔ８では、トランジスタＴ１０もオンとなり、このときのデータ信号Ｃｏｄｅがハイであることから、ノードＢの電位もハイになる。また、トランジスタＴ１５はオンに戻るので、ノードＣの電位もハイになる。

以上のように、レジスタ回路８０及びバッファ回路８１の構成によれば、回路の出力段にＣＭＯＳを用いずとも、ブートストラップ動作により出力信号ｉＣｏｄｅ＜０＞を生成することが可能になる。バッファ回路８１の出力信号についても同様であり、出力段にＣＭＯＳを用いていないが、ノードＤに対し、シフト回路８２への入力信号を出力することが可能になる。ただし、出力イネーブル端子ｏ＿ｅｎではなくクロック端子ｃｋ１がトランジスタＴ２１のソースに接続されているので、バッファ回路８１の出力信号は、クロック信号ＣＫ１がローに変化するタイミングで、ローに変化することになる。

図１４には、シフト回路８２の内部構成も示している。同図に示すように、シフト回路８２は、トランジスタＴ３０～Ｔ３７と、コンデンサＣ３０，Ｃ３１とを有して構成される。シフト回路８２の基本的な構成はレジスタ回路８０と同じであり、トランジスタＴ１０～Ｔ１７及びコンデンサＣ２０をトランジスタＴ３０～Ｔ３７及びコンデンサＣ３０で置き換えたものとなっている。ただし、異なる点もあるので、以下、レジスタ回路８０と異なる点に着目して説明する。

シフト回路８２の入力端子（トランジスタＴ３０のソース）には、バッファ回路８１の出力信号（ノードＤに現れる信号）が供給される。シフト回路８２とレジスタ回路８０を比較すると、シフト回路８２においては、レジスタ回路８０に比べ、クロック端子ｃｋ１とクロック端子ｃｋ２とが入れ替わっている。また、トランジスタＴ３６のソースには、出力イネーブル端子ｏ＿ｅｎに代え、クロック端子ｃｋ２が接続される。コンデンサＣ３１は、トランジスタＴ２２のゲートとソースの間に接続される。トランジスタＴ３６，Ｔ３７の接続点は、出力端子ｇ＿ｏｕｔではなく出力端子ｃ＿ｏｕｔに接続される。

以上の構成の結果として、シフト回路８２は、クロック信号ＣＫ１のライジングエッジでバッファ回路８１の出力信号を取り込み、クロック信号ＣＫ２のフォールエッジで、出力端子ｃ＿ｏｕｔから次段への出力信号ＳＲ＿ｏ＜０＞を出力することになる。また、シフト回路８２においてもブートストラップ動作が行われ、回路の出力段にＣＭＯＳを用いずとも、出力信号ＳＲ＿ｏ＜０＞を生成することが可能となっている。

図１６は、レジスタ回路８０、バッファ回路８１、シフト回路８２の動作をシミュレーションした結果を示す図である。なお、同図に示す時刻ｔ１０は、データ信号ＣｏｄｅのシフトレジスタＳＲ＜０＞～ＳＲ＜６＞へのセット（図９を参照）が完了したタイミングを示しており、時刻ｔ１０以前の段階では、センサコントローラ４はクロック信号ＣＫ３を振動させていない。これにより、データ信号Ｃｏｄｅのセットの段階で出力信号ｉＣｏｄｅ＜０＞が出力されてしまうことが防止されている。

図１６に示すように、レジスタ回路８０は、クロック信号ＣＫ２がローに変化した時刻ｔ１１でデータ信号Ｃｏｄｅを取り込み、ノードＢの電位、すなわちレジスタ回路８０からバッファ回路８１への出力信号の電位に反映させる。そして、次にクロック信号ＣＫ３がローに変化した時刻ｔ１２で、出力信号ｉＣｏｄｅ＜０＞をローに変化させる。また、それと同時に、バッファ回路８１もノードＤの電位をローに変化させている。ただし、バッファ回路８１がノードＤの電位をローに変化させたのは、クロック信号ＣＫ３ではなくクロック信号ＣＫ１がローに変化したためである。

シフト回路８２は、クロック信号ＣＫ１がローに変化した時刻ｔ１２でバッファ回路８１の出力信号（ノードＤの電位）を取り込み、次にクロック信号ＣＫ２がローに変化した時刻ｔ１３で、出力信号ＳＲ＿ｏ＜０＞をローに変化させる。これにより、次段のシフトレジスタＳ＜１＞のレジスタ回路８０は、シフトレジスタＳ＜０＞のレジスタ回路８０と比べて１クロック遅れて、データ信号Ｃｏｄｅを出力信号ｉＣｏｄｅ＜１＞に反映させることが可能になる。

図１７～図１９は、図１６と同じシミュレーションに関して、シフトレジスタＳＲ＜ｋ＞の各段にかかる各種の信号をシミュレーションした結果を示す図である。具体的には、図１７は、出力信号ｉＣｏｄｅ＜０＞～ｉＣｏｄｅ＜３＞及び出力信号ＳＲ＿ｏ＜０＞～ＳＲ＿ｏ＜２＞のシミュレーション結果を示し、図１８は、出力信号ｘｉＣｏｄｅ＜０＞～ｘｉＣｏｄｅ＜３＞及び出力信号ｘＳＲ＿ｏ＜０＞～ｘＳＲ＿ｏ＜２＞のシミュレーション結果を示し、図１９は、「＋１」側の出力信号ｉＣｏｄｅ＜０＞～ｉＣｏｄｅ＜３＞及び「－１」側の出力信号ｘｉＣｏｄｅ＜０＞～ｘｉＣｏｄｅ＜３＞のシミュレーション結果を示している。なお、図面スペースの関係で、これらの図には切替回路７１内に設けられるシフトレジスタＳＲ＜ｋ＞が４段（ｋ＝０～３）である例を示しているが、７段であっても同様である。

図１７～図１９に示す丸付き数字は、センサコントローラ４から切替回路７１に対して位相の設定値が供給される順序及びタイミングを示している。この例では、「＋１」「＋１」「－１」「－１」「＋１」「＋１」「－１」「－１」の順で、８つの設定値が供給されている。

図１７～図１９の記載から理解されるように、データ信号Ｃｏｄｅに現れた位相の設定値はクロック信号ＣＫ２に同期して次段に転送されていき、図１６にも示した時刻ｔ１０において、１番目の設定値がシフトレジスタＳＲ＜３＞に、２番目の設定値がシフトレジスタＳＲ＜２＞に、３番目の設定値がシフトレジスタＳＲ＜１＞に、４番目の設定値がシフトレジスタＳＲ＜０＞に、それぞれセットされる。そして、クロック信号ＣＫ３がローに変化した時刻ｔ１４にて、シフトレジスタＳＲ＜０＞～ＳＲ＜３＞のそれぞれから４番目～１番目の設定値が一斉に出力される。

その後は、データ信号Ｃｏｄｅに現れた設定値が、クロック信号ＣＫ２に同期して格段にシフトレジスタＳＲ＜ｋ＞に順次転送され、それと同時に、クロック信号ＣＫ３に同期して各段のシフトレジスタＳＲ＜ｋ＞から選択回路ＳＥ＜ｋ＞に出力される。このように、本実施の形態による切替回路７１によれば、データ信号Ｃｏｄｅ，ｘＣｏｄｅにより供給した設定値を、各シフトレジスタＳＲ＜ｋ＞から所定ビット数ずつ一斉に出力することが可能になる。

図１３に戻る。選択回路ＳＥ＜０＞は、駆動ライン９０，９１と、対応するルーティング線路６１との間の接続を切り替える回路であり、トランジスタＴ１～Ｔ５と、コンデンサＣ１，Ｃ２とを有して構成される。トランジスタＴ１は、シフトレジスタＳ＜０＞の出力端子ｇ＿ｏｕｔとトランジスタＴ２のゲートの間に接続され、トランジスタＴ１のゲートは接地電位ＶＧＬが供給される接地配線に接続される。トランジスタＴ２は、駆動ライン９０とトランジスタＴ５のドレインの間に接続される。コンデンサＣ１は、トランジスタＴ５のドレインとトランジスタＴ２のゲートの間に接続される。トランジスタＴ３は、シフトレジスタｘＳ＜０＞の出力端子ｇ＿ｏｕｔとトランジスタＴ４のゲートの間に接続され、トランジスタＴ３のゲートは接地電位ＶＧＬが供給される接地配線に接続される。トランジスタＴ４は、駆動ライン９１とトランジスタＴ５のドレインの間に接続される。コンデンサＣ２は、トランジスタＴ５のドレインとトランジスタＴ４のゲートの間に接続される。トランジスタＴ５のソースは電源電位ＶＧＨが供給される電源配線に接続され、トランジスタＴ５のゲートには、クロック信号ＣＫ３の反転信号であるクロック信号ｘＣＫ３が供給される。トランジスタＴ５のドレインはルーティング線路６１を介して線状電極５３に接続されており、選択回路ＳＥ＜０＞の出力信号である送信信号Ｔｘ＜０＞はトランジスタＴ５のドレインから取り出される。

図２０は、図１６～図１９と同じシミュレーションに関して、選択回路ＳＥ＜０＞にかかる各種の信号をシミュレーションした結果を示す図である。同図にも示すように、選択回路ＳＥ＜０＞は、上記の構成を有することにより、クロック信号ｘＣＫ３がハイであり（すなわち、トランジスタＴ５がオフであり）、かつ、シフトレジスタＳＲ＜０＞の出力信号ｉＣｏｄｅ＜０＞がローである場合に駆動信号Ｔｘ＿ｃｌｋを出力し、クロック信号ｘＣＫ３がハイであり、かつ、シフトレジスタＳＲ＜０＞の出力信号ｘｉＣｏｄｅ＜０＞がローである場合に駆動信号ｘＴｘ＿ｃｌｋを出力することになる。

図２１は、図１６～図２０と同じシミュレーションに関して、選択回路ＳＥ＜０＞～ＳＥ＜３＞から出力される送信信号Ｔｘ＜０＞～Ｔｘ＜３＞をシミュレーションした結果を示す図である。図１９と図２１を比較すると理解されるように、本実施の形態による切替回路７１によれば、出力信号ｉＣｏｄｅ＜ｋ＞が活性化しているときと出力信号ｘｉＣｏｄｅ＜ｋ＞が活性化しているときとで、送信信号Ｔｘ＜ｋ＞の位相が逆になる。したがって、データ信号Ｃｏｄｅ，ｉＣｏｄｅにより、送信信号Ｔｘ＜ｋ＞の位相を制御できると言える。切替回路７１は、この性質を利用して、センサコントローラ４から供給される一連の設定値に応じた送信信号Ｔｘ＜０＞～Ｔｘ＜６＞を生成し、各線状電極５３に供給する。

図１に戻る。ホストプロセッサ３は、上述した映像信号に応じた表示の他、センサコントローラ４から供給された位置及びデータを用いて、表示面に表示しているカーソルの移動、タッチ面内における電磁誘導ペンＰ又は指Ｆの軌跡を示すストロークデータの生成などの処理を行う。このうちストロークデータに関して、ホストプロセッサ３は、生成したストロークデータをレンダリングして表示する処理、生成したストロークデータを含むデジタルインクを生成して記録する処理、ユーザの指示に応じて、生成したデジタルインクを外部装置に送信する処理なども行う。

以上説明したように、本実施の形態によるコンピュータ１によれば、表示領域Ａ１内の表示層１０に切替回路７０～７２を配置したので、指Ｆと電磁誘導ペンＰの両方の位置検出に対応しながらも、狭ベゼル化を阻害せず、かつ、センサコントローラ４の回路規模の増大を回避することが可能になる。

また、本実施の形態によるコンピュータ１によれば、切替回路７０～７２と線状電極５２，５３とを結ぶルーティング線路６０～６２を、エンキャップ層１３の上側から下側にかけ、エンキャップ層１３の縁部を構成するダム４４を巻き込むように延設するようにしたので、表示領域Ａ１内の表示層１０に切替回路７０～７２を配置することが可能となっている。

また、本実施の形態によるコンピュータ１によれば、表示層１０内に配置された各線状電極５３の駆動回路１１０，１１１をすべて同一のチャンネル型のＭＯＳＦＥＴにより構成するので、各線状電極５３の駆動回路１１０，１１１を表示層１０に配置しつつも、有機ＥＬディスプレイ２の製造コストの上昇を回避することが可能になる。

また、本実施の形態によるコンピュータ１によれば、切替回路７１，７２内の駆動回路１１０，１１１に供給する位相の設定値を２つのローアクティブのデータ信号Ｃｏｄｅ，ｘＣｏｄｅによって表現し、しかも、ブートストラップ動作を実行できるように切替回路７１，７２を構成したので、各線状電極５３の駆動回路１１０，１１１を、同一のチャンネル型のＭＯＳＦＥＴのみを用いて構成することが可能になる。

なお、本実施の形態では、図６を参照して説明したように、切替回路７１，７２の両方から交流電流ｉ_Ａ，ｉ_Ｂ又は送信信号Ｔｘを線状電極５３に供給する例を説明したが、切替回路７１，７２の一方のみから、これらを線状電極５３に供給することとしてもよい。

図２２は、本実施の形態の変形例によるコンピュータ１において、センサコントローラ４が行う制御の内容を説明する図である。図２２（ａ）は、第１のモードにエントリしているセンサコントローラ４が行う制御の内容を示し、図２２（ｂ）は、第２のモードにエントリしているセンサコントローラ４が行う制御の内容を示している。

これらの図に示すように、本変形例による切替回路７２は、線状電極５３ごとに、線状電極５３のｘ方向他端と、センサコントローラ４から接地電位などのリファレンス電位が供給されるリファレンス配線との間に設けられた単極単投式のスイッチを有して構成される。

本変形例によるセンサコントローラ４は、図示した制御信号を用い、第１のモードでは、交流電流ｉ_Ａ，ｉ_Ｂの供給対象である線状電極５３をリファレンス配線に接続し、その他の線状電極５３をリファレンス配線から切り離すよう切替回路７２内の各スイッチを制御する一方、第２のモードでは、すべての線状電極５３をリファレンス配線から切り離すよう切替回路７２内の各スイッチを制御する。

本変形例によっても、本実施の形態と同様に、指Ｆと電磁誘導ペンＰの両方の位置検出を好適に行うことができる。したがって、切替回路７２内の各スイッチを表示領域Ａ１内の表示層１０に配置することで、指Ｆと電磁誘導ペンＰの両方の位置検出に対応しながらも、狭ベゼル化を阻害せず、かつ、センサコントローラ４の回路規模の増大を回避することが可能になる。

また、本実施の形態では、駆動ライン９０～９３を表示領域Ａ１内に延設する例を説明したが、駆動ライン９０～９３をベゼル領域Ａ２内に延設することとしてもよい。この場合、表示領域Ａ１内の切替回路７１，７２と駆動ライン９０～９３とは、ダム４４の下方に延在する配線によって相互に接続すればよい。

次に、本発明の第２の実施の形態によるコンピュータ１について、説明する。本実施の形態によるコンピュータ１は、線状電極５２，５３の配置が９０°異なる点、切替回路７０，７１がベゼル領域Ａ２内に設けられる点、切替回路７２の内部構成の点で第１の実施の形態によるコンピュータ１と相違し、その他の点では第１の実施の形態によるコンピュータ１と同様であるので、以下では第１の実施の形態によるコンピュータ１との相違点に着目して説明する。

図２３は、本実施の形態によるセンサ層１４の上面図である。また、図２４は、本実施の形態による有機ＥＬディスプレイ２の斜視図である。図２３には、回路層１１に含まれる構成の一部及び配線ＳＬについても破線により図示している。図２４では、有機ＥＬ層１２及びエンキャップ層１３については位置のみを破線により図示し、回路層１１については一部の構成のみを図示している。なお、図２３及び図２４には６本の線状電極５２及び９本の線状電極５３のみを示しているが、実際には、より多くの線状電極５２，５３が設けられる。

図２３及び図２４と図３及び図４とを比較すると理解されるように、本実施の形態による有機ＥＬディスプレイ２においては、第１の実施の形態による有機ＥＬディスプレイ２に比べて、線状電極５２，５３の配置が９０°異なっている。これに伴い、本実施の形態では、切替回路７２が端子領域１６から見て反対側に位置する表示領域Ａ１の縁部に沿って設けられる。

また、本実施の形態による切替回路７０，７１は、ベゼル領域Ａ２内の回路層１１に配置される。したがって、ルーティング線路６０，６１は、エンキャップ層１３の縁部を構成するダム４４を巻き込むようには形成されない。ただし、第１の実施の形態と同様に、表示領域Ａ１内の回路層１１に配置されることとしてもよく、その場合のルーティング線路６０，６１は、第１の実施の形態と同様に、エンキャップ層１３の上側から下側にかけ、エンキャップ層１３の縁部を構成するダム４４（図２を参照）を巻き込むように延設される。

一方、本実施の形態による切替回路７２は、第１の実施の形態と同様、表示領域Ａ１内の回路層１１に配置される。したがって、ルーティング線路６２は、第１の実施の形態と同様に、エンキャップ層１３の上側から下側にかけ、エンキャップ層１３の縁部を構成するダム４４（図２を参照）を巻き込むように延設される。ただし、本実施の形態による切替回路７２は、交流電流ｉ_Ａ，ｉ_Ｂや送信信号Ｔｘ＜０＞～Ｔｘ＜６＞の生成・供給を行う駆動回路１１０，１１１を有しておらず、単なるスイッチの集合体により構成される。この点については、以下で図２５を参照しながら詳しく説明する。

図２５は、本実施の形態によるコンピュータ１において、センサコントローラ４が行う制御の内容を説明する図である。図２５（ａ）は、第１のモードにエントリしているセンサコントローラ４が行う制御の内容を示し、図２５（ｂ）は、第２のモードにエントリしているセンサコントローラ４が行う制御の内容を示している。なお、図２５においては、線状電極５３及び切替回路７０の描画を省略しているが、これらの構成は、線状電極５３がｘ方向に延在している他は、図６に示したものと同様である。

図２５（ａ）（ｂ）に示すように、本実施の形態による切替回路７２は、隣接する２つの線状電極５３のｙ方向他端の間を接続するように設けられた複数の単極単投式スイッチを有して構成される。そしてセンサコントローラ４は、図示した制御信号を用い、第１のモードでは、隣接する２つの線状電極５３間を相互にすべて接続するよう切替回路７２内の各スイッチを制御する一方、第２のモードでは、隣接する２つの線状電極５３間をすべて切り離すよう切替回路７２内の各スイッチを制御する。第２のモードにおける各線状電極５３の他端の状態は、図２２（ｂ）に示した状態と同じである。一方、第１のモードにおける各線状電極５３の他端の状態は図２２（ａ）に示した状態と異なるが、図２５（ａ）のように各線状電極５３を接続しても、電磁誘導ペンＰの位置検出を好適に行うことができる。

本実施の形態によるコンピュータ１によれば、表示領域Ａ１内の表示層１０に切替回路７２を配置したので、指Ｆと電磁誘導ペンＰの両方の位置検出に対応しながらも、狭ベゼル化を阻害せず、かつ、センサコントローラ４の回路規模の増大を回避することが可能になる。なお、切替回路７０，７１も表示領域Ａ１内の表示層１０に配置してよいのは上述したとおりであり、そうすることによって、上記の効果をより高めることが可能になる。

次に、本発明の第３の実施の形態によるコンピュータ１について、説明する。本実施の形態によるコンピュータ１は、線状電極５２，５３がメッシュ導体により構成される点、切替回路７３～７５をさらに有する点で第２の実施の形態によるコンピュータ１と相違し、その他の点では第２の実施の形態によるコンピュータ１と同様であるので、以下では第２の実施の形態によるコンピュータ１との相違点に着目して説明する。

図２６は、本実施の形態によるセンサ層１４の上面図である。また、図２７は、本実施の形態による有機ＥＬディスプレイ２の斜視図である。図２６には、回路層１１に含まれる構成の一部及び配線ＳＬについても破線により図示している。図２７では、有機ＥＬ層１２及びエンキャップ層１３については位置のみを破線により図示し、回路層１１については一部の構成のみを図示している。なお、図２６及び図２７には１２本の線状電極５２及び８本の線状電極５３のみを示しているが、実際には、より多くの線状電極５２，５３が設けられる。

本実施の形態による複数の線状電極５２，５３は、図２６に示すように、菱形形状に組み合わされた細線を数珠繋ぎしてなるメッシュ導体によって構成される。図示していないが、菱形形状の各部分は、線状電極５２においてはｙ方向に隣接する他の菱形形状の部分と接続され、線状電極５３においてはｘ方向に隣接する他の菱形形状の部分と接続される。なお、本実施の形態による線状電極５２，５３を、第１の実施の形態及び第２の実施の形態と同様のベタ導体によって構成してもよいのは勿論である。逆に、第１の実施の形態及び第２の実施の形態における線状電極５２，５３を、本実施の形態による線状電極５２，５３と同様のメッシュ導体によって構成することも可能である。

切替回路７３～７５は、切替回路７０～７２と同様、センサコントローラ４が、線状電極５２，５３を誘導電流検出のために用いる第１のモードと、線状電極５２，５３を静電容量検出のために用いる第２のモードと、を切り替えるための回路である。本実施の形態においては、切替回路７０，７１，７３は、ベゼル領域Ａ２内の回路層１１に配置される。一方、切替回路７２，７４，７５は、表示領域Ａ１内の回路層１１に配置される。ただし、切替回路７０～７５のすべてを表示領域Ａ１内の回路層１１に配置してもよい。

各線状電極５２のｘ方向一端は、切替回路７０と切替回路７４に交互に接続される。また、各線状電極５２のｘ方向他端は、切替回路７３と切替回路７５に交互に接続される。より具体的に言えば、ｘ方向一端が切替回路７０に接続されている線状電極５２はｘ方向他端で切替回路７５に接続され、ｘ方向一端が切替回路７４に接続されている線状電極５２はｘ方向他端で切替回路７３に接続される。このように交互に接続する構成を採用しているのは、ｘ方向両側のベゼル領域Ａ２の広さを揃えるためである。

各線状電極５２と切替回路７０の間はルーティング線路６０により、各線状電極５２と切替回路７４の間はルーティング線路６４により、それぞれ接続される。また、各線状電極５２と切替回路７３の間はルーティング線路６３により、各線状電極５２と切替回路７５の間はルーティング線路６５により、それぞれ接続される。切替回路７４，７５が表示領域Ａ１内の回路層１１に配置されていることから、ルーティング線路６４，６５は、エンキャップ層１３の上側から下側にかけ、エンキャップ層１３の縁部を構成するダム４４（図２を参照）を巻き込むように延設される。

切替回路７３は切替回路７０の一部を切り出したものであり、切替回路７０と同様の処理を実行可能に構成される。すなわち、切替回路７３は切替回路７０と同様の受信回路及び選択回路を内蔵しており、センサコントローラ４からの制御に応じて、使用する受信回路と、各線状電極５２の接続先とを時分割で切り替えながら、各線状電極５２からの受信信号Ｒｘの取り出しを行う。

図２８は、切替回路７２，７４，７５の内部構成を示す図である。同図と図２５を比較すると理解されるように、切替回路７２は、第２の実施の形態における切替回路７２と同じ構成を有している。

切替回路７４は、接続されている複数の線状電極５２の中で隣接する２つの線状電極５２のｘ方向一端の間を接続するように設けられた複数の単極単投式スイッチを有して構成される。同様に、切替回路７５は、接続されている複数の線状電極５２の中で隣接する２つの線状電極５２のｘ方向他端の間を接続するように設けられた複数の単極単投式スイッチを有して構成される。切替回路７４，７５ともに、１つおきに異なる制御信号によって各スイッチのオンオフ状態を制御可能に構成される。

図２９及び図３０は、本実施の形態によるコンピュータ１において、センサコントローラ４が行う制御の内容を説明する図である。図２９は、第２のモードにエントリしているセンサコントローラ４が行う制御の内容を示し、図３０（ａ）（ｂ）は、第１のモードにエントリしているセンサコントローラ４が行う制御の内容を示している。なお、図２９及び図３０では、理解しやすいよう線状電極５２，５３を単純な長方形により描いているが、実際の線状電極５２，５３は、上述したようにメッシュ導体である。

初めに図２９を参照すると、第２のモードにエントリしているセンサコントローラ４は、初めに切替回路７２，７４，７５を制御することにより、図２８に示したすべてのスイッチをオフにする。これにより、切替回路７１に接続されていない側の線状電極５３の端部、切替回路７０，７３に接続されていない側の線状電極５２の端部がすべて開放端になる。

続いてセンサコントローラ４は、隣接する７本の線状電極５３を選択するよう切替回路７１を制御するとともに、各線状電極５２の端部をオペアンプ７０ｂ（図６を参照）に接続するよう切替回路７０，７３を制御する。この制御を受けた切替回路７１は、指示された７本の線状電極５３を選択し、送信信号Ｔｘ＜０＞～Ｔｘ＜６＞を供給する。センサコントローラ４は、切替回路７１が各線状電極５３に送信信号Ｔｘ＜０＞～Ｔｘ＜６＞を供給している間に切替回路７０，７３から線状電極５２ごとに出力される信号を各線状電極５２での受信信号Ｒｘとして取得し、それぞれに対して上述した式（４）を適用することににより、各線状電極５２と選択中の７本の線状電極５３それぞれとの交点ごとの静電容量を導出する。

センサコントローラ４は、以上の処理を、切替回路７１に選択させる線状電極５３を変更しつつ、すべての線状電極５３の選択が完了するまで繰り返し実行する。この繰り返し処理が終了すると、センサコントローラ４は、線状電極５２と線状電極５３の交点ごとの静電容量を取得することになる。センサコントローラ４は、こうして取得した静電容量のパネル面内における分布を導出し、その結果に基づいて指Ｆの位置を導出する。

次に図３０を参照すると、第１のモードにエントリしているセンサコントローラ４は、初めに切替回路７２，７４，７５を制御することにより、図３０（ａ）の状態を作る。具体的には、隣接する２つの線状電極５２間をすべて接続するよう切替回路７２を制御し、線状電極５２を２つずつ互いに接続するよう切替回路７４，７５を制御する。切替回路７４，７５の制御の後、互いに接続された２本の線状電極５２はループコイルを形成した状態となる。

続いてセンサコントローラ４は、１本の線状電極５３を選択するよう切替回路７１を制御するとともに、各ループコイルの両端を差動アンプ７０ａ（図６を参照）に接続するよう切替回路７０，７３を制御する。この制御を受けた切替回路７１は、指示された線状電極５３を選択し、その一方側に隣接する２本の線状電極５３に交流電流ｉ_Ａを、他方側に隣接する２本の線状電極５３に交流電流ｉ_Ｂを、それぞれ供給する。センサコントローラ４は、交流電流ｉ_Ａ，ｉ_Ｂの供給が終了した直後に切替回路７０，７３からループコイルごとに出力される信号を、各ループコイルでの受信信号Ｒｘとして取得する。

続いてセンサコントローラ４は、切替回路７４，７５を制御して図３０（ｂ）の状態を作る。具体的には、互いに接続する線状電極５２を変更するよう切替回路７４，７５を制御する。これにより、図３０（ａ）のときに比べると一段ずれた位置に、ループコイルが形成される。その後、センサコントローラ４は、上記と同様の処理を実行することにより、各ループコイルでの受信信号Ｒｘを取得する。

センサコントローラ４は、以上の処理を、切替回路７１に選択させる線状電極５３を変更しつつ、ｘ方向両端各２本の線状電極５３を除くすべての線状電極５３の選択が完了するまで繰り返し実行する。この繰り返し処理が終了すると、センサコントローラ４は、線状電極５３ごとに、各ループコイルでの受信信号Ｒｘを取得することになる。センサコントローラ４は、取得した複数の受信信号Ｒｘの信号強度のパネル面内における分布を導出し、その結果に基づいて電磁誘導ペンＰの位置を導出する。

本実施の形態によるコンピュータ１によれば、表示領域Ａ１内の表示層１０に切替回路７２，７４，７５を配置したので、指Ｆと電磁誘導ペンＰの両方の位置検出に対応しながらも、狭ベゼル化を阻害せず、かつ、センサコントローラ４の回路規模の増大を回避することが可能になる。なお、切替回路７０，７１，７３も表示領域Ａ１内の表示層１０に配置してよいのは上述したとおりであり、そうすることによって、上記の効果をより高めることが可能になる。

次に、本発明の第４の実施の形態によるコンピュータ１について、説明する。本実施の形態によるコンピュータ１は、線状電極５２，５３の配置が９０°異なる点、切替回路７４，７５が線状電極５２ではなく線状電極５３に接続される点、切替回路７２～７５の内部構成の点で第３の実施の形態によるコンピュータ１と相違し、その他の点では第３の実施の形態によるコンピュータ１と同様であるので、以下では第３の実施の形態によるコンピュータ１との相違点に着目して説明する。

図３１は、本実施の形態による有機ＥＬディスプレイ２の構成と、切替回路７３～７５の内部構成とを示す図である。本実施の形態においては、切替回路７０～７２は、ベゼル領域Ａ２内の回路層１１に配置される。一方、切替回路７３～７５は、表示領域Ａ１内の回路層１１に配置される。ただし、切替回路７０～７５のすべてを表示領域Ａ１内の回路層１１に配置してもよい。

図３１に示すように、本実施の形態による各線状電極５３のｘ方向一端は、切替回路７１と切替回路７４に交互に接続される。また、各線状電極５３のｘ方向他端は、切替回路７２と切替回路７５に交互に接続される。より具体的に言えば、ｘ方向一端が切替回路７１に接続されている線状電極５２はｘ方向他端で切替回路７５に接続され、ｘ方向一端が切替回路７４に接続されている線状電極５２はｘ方向他端で切替回路７２に接続される。このように交互に接続する構成を採用しているのは、第３の実施の形態と同様、ｘ方向両側のベゼル領域Ａ２の広さを揃えるためである。

各線状電極５３と切替回路７１の間はルーティング線路６１により、各線状電極５３と切替回路７４の間はルーティング線路６４により、それぞれ接続される。また、各線状電極５３と切替回路７２の間はルーティング線路６２により、各線状電極５３と切替回路７５の間はルーティング線路６５により、それぞれ接続される。切替回路７４，７５が表示領域Ａ１内の回路層１１に配置されていることから、ルーティング線路６４，６５は、エンキャップ層１３の上側から下側にかけ、エンキャップ層１３の縁部を構成するダム４４（図２を参照）を巻き込むように延設される。

各線状電極５２のｙ方向一端は切替回路７０に接続され、ｙ方向他端は切替回路７３に接続される。各線状電極５２と切替回路７０の間はルーティング線路６０により、各線状電極５２と切替回路７３の間はルーティング線路６３により、それぞれ接続される。切替回路７３が表示領域Ａ１内の回路層１１に配置されていることから、ルーティング線路６３は、エンキャップ層１３の上側から下側にかけ、エンキャップ層１３の縁部を構成するダム４４（図２を参照）を巻き込むように延設される。

本実施の形態による切替回路７２は切替回路７１の一部を切り出したものとなっており、切替回路７１と同様の処理を実行可能に構成される。すなわち、本実施の形態による切替回路７２は切替回路７１と同様の駆動回路１１０，１１１及び選択回路１１２（図５を参照）を内蔵しており、センサコントローラ４からの制御に応じて、使用する駆動回路と、各線状電極５３の接続先とを時分割で切り替えながら、各線状電極５３への電流又は電圧の印加を行う。

本実施の形態による切替回路７３は、第３の実施の形態による切替回路７３とは異なり受信回路及び選択回路を有しておらず、単なるスイッチの集合体により構成される。具体的には、隣接する２つの線状電極５３のｙ方向他端の間を接続するように設けられた複数の単極単投式スイッチを有して構成される。また、切替回路７３は、１つおきに異なる制御信号によって各スイッチのオンオフ状態を制御可能に構成される。

本実施の形態による切替回路７４は、接続されている複数の線状電極５３の中で隣接する２つの線状電極５３のｘ方向一端の間を接続するように設けられた複数の単極単投式スイッチを有して構成される。同様に、切替回路７５は、接続されている複数の線状電極５３の中で隣接する２つの線状電極５３のｘ方向他端の間を接続するように設けられた複数の単極単投式スイッチを有して構成される。切替回路７４，７５ともに、すべてのスイッチのオンオフ状態を１つの制御信号によって一斉に制御可能に構成される。

図３２～図３４は、本実施の形態によるコンピュータ１において、センサコントローラ４が行う制御の内容を説明する図である。図３２は、第２のモードにエントリしているセンサコントローラ４が行う制御の内容を示し、図３３（ａ）（ｂ）及び図３４（ａ）（ｂ）は、第１のモードにエントリしているセンサコントローラ４が行う制御の内容を示している。なお、図３２～図３４では、理解しやすいよう線状電極５２，５３を単純な長方形により描いているが、実際の線状電極５２，５３は、上述したようにメッシュ導体である。

初めに図３２を参照すると、第２のモードにエントリしているセンサコントローラ４は、初めに切替回路７３～７５を制御することにより、図３１に示したすべてのスイッチをオフにする。これにより、切替回路７１，７２に接続されていない側の線状電極５３の端部、切替回路７０に接続されていない側の線状電極５２の端部がすべて開放端になる。

続いてセンサコントローラ４は、隣接する７本の線状電極５３を選択するよう切替回路７１，７２を制御するとともに、各線状電極５２の端部をオペアンプ７０ｂ（図６を参照）に接続するよう切替回路７０を制御する。この制御を受けた切替回路７１，７２は、指示された７本の線状電極５３を選択し、送信信号Ｔｘ＜０＞～Ｔｘ＜６＞を供給する。なお、本実施の形態では、各線状電極５２は切替回路７１，７２に交互に接続されているので、送信信号Ｔｘ＜０＞～Ｔｘ＜６＞も切替回路７１，７２から交互に出力されることになる。センサコントローラ４は、切替回路７１，７２が各線状電極５３に送信信号Ｔｘ＜０＞～Ｔｘ＜６＞を供給している間に切替回路７０から線状電極５２ごとに出力される信号を各線状電極５２での受信信号Ｒｘとして取得し、それぞれに対して上述した式（４）を適用することににより、各線状電極５２と選択中の７本の線状電極５３それぞれとの交点ごとの静電容量を導出する。

センサコントローラ４は、以上の処理を、切替回路７１，７２に選択させる線状電極５３を変更しつつ、すべての線状電極５３の選択が完了するまで繰り返し実行する。この繰り返し処理が終了すると、センサコントローラ４は、線状電極５２と線状電極５３の交点ごとの静電容量を取得することになる。センサコントローラ４は、こうして取得した静電容量のパネル面内における分布を導出し、その結果に基づいて指Ｆの位置を導出する。

次に図３３及び図３４を参照すると、第１のモードにおけるセンサコントローラ４は、初めに切替回路７３～７５を制御することにより、図３３（ａ）の状態を作る。具体的には、線状電極５３を２つずつ互いに接続するよう切替回路７３を制御し、すべての線状電極５２を接続するよう切替回路７４，７５を制御する。切替回路７３の制御の後、互いに接続された２本の線状電極５２はループコイルを形成した状態となる。

続いてセンサコントローラ４は、自身に接続されていない１本の線状電極５３を選択するよう切替回路７１を制御するとともに、各ループコイルの両端を差動アンプ７０ａ（図６を参照）に接続するよう切替回路７０を制御する。この制御を受けた切替回路７１は、指示された線状電極５３を選択し、その一方側に隣接する線状電極５３に交流電流ｉ_Ａを、他方側に隣接する線状電極５３に交流電流ｉ_Ｂを、それぞれ供給する。センサコントローラ４は、交流電流ｉ_Ａ，ｉ_Ｂの供給が終了した直後に切替回路７０からループコイルごとに出力される信号を、各ループコイルでの受信信号Ｒｘとして取得する。

続いてセンサコントローラ４は、切替回路７３を制御して図３３（ｂ）の状態を作る。具体的には、互いに接続する線状電極５２を変更するよう切替回路７３を制御する。これにより、図３３（ａ）のときに比べると一段ずれた位置に、ループコイルが形成される。その後、センサコントローラ４は、上記と同様の処理を実行することにより、各ループコイルでの受信信号Ｒｘを取得する。

次にセンサコントローラ４は、切替回路７３を制御することにより図３４（ａ）の状態を作る。これにより、切替回路７３は図３３（ａ）と同じ状態となる。続いてセンサコントローラ４は、自身に接続されていない１本の線状電極５３を選択するよう切替回路７２を制御する。センサコントローラ４による制御を受けた切替回路７２は、指示された線状電極５３を選択し、その一方側に隣接する線状電極５３に交流電流ｉ_Ａを、他方側に隣接する線状電極５３に交流電流ｉ_Ｂを、それぞれ供給する。センサコントローラ４は、交流電流ｉ_Ａ，ｉ_Ｂの供給が終了した直後に切替回路７０からループコイルごとに出力される信号を、各ループコイルでの受信信号Ｒｘとして取得する。

続いてセンサコントローラ４は、切替回路７３を制御することにより図３４（ｂ）の状態を作る。具体的には、互いに接続する線状電極５２を変更するよう切替回路７３を制御する。これにより、切替回路７３は図３３（ｂ）と同じ状態となる。その後、センサコントローラ４は、上記と同様の処理を実行することにより、各ループコイルでの受信信号Ｒｘを取得する。

センサコントローラ４は、以上の処理を、切替回路７１又は切替回路７２に選択させる線状電極５３を変更しつつ、ｙ方向両端各１本の線状電極５３を除くすべての線状電極５３の選択が完了するまで繰り返し実行する。この繰り返し処理が終了すると、センサコントローラ４は、線状電極５３ごとに、各ループコイルでの受信信号Ｒｘを取得することになる。センサコントローラ４は、取得した複数の受信信号Ｒｘの信号強度のパネル面内における分布を導出し、その結果に基づいて電磁誘導ペンＰの位置を導出する。

本実施の形態によるコンピュータ１によれば、表示領域Ａ１内の表示層１０に切替回路７３～７５を配置したので、指Ｆと電磁誘導ペンＰの両方の位置検出に対応しながらも、狭ベゼル化を阻害せず、かつ、センサコントローラ４の回路規模の増大を回避することが可能になる。なお、切替回路７０～７２も表示領域Ａ１内の表示層１０に配置してよいのは上述したとおりであり、そうすることによって、上記の効果をより高めることが可能になる。

図３５及び図３６は、本実施の形態の変形例によるコンピュータ１において、第１のモードにエントリしているセンサコントローラ４が行う制御の内容を説明する図である。本変形例によるセンサコントローラ４は、同時に４本の線状電極５３に対して交流電流ｉ_Ａ，ｉ_Ｂを供給するよう切替回路７１，７２を制御する点で、本実施の形態によるセンサコントローラ４と相違する。具体的に説明すると、本変形例によるセンサコントローラ４は、選択した線状電極５３の一方側に隣接する２本の線状電極５３に交流電流ｉ_Ａを、他方側に隣接する２本の線状電極５３に交流電流ｉ_Ｂを、それぞれ供給するよう切替回路７１，７２を制御する。これにより、ｙ方向両端各２本の線状電極５３から交番磁界を送出できなくなる一方で、各線状電極５３から、より強い強度で交番磁界を送出することが可能になる。

次に、本発明の第５の実施の形態によるコンピュータ１について、説明する。本実施の形態によるコンピュータ１は、複数の線状電極５４をさらに有する点、切替回路７６をさらに有する点、切替回路７２がベゼル領域Ａ２内に設けられる点、線状電極５２がループコイルを構成していない点で第２の実施の形態によるコンピュータ１と相違し、その他の点では第２の実施の形態によるコンピュータ１と同様であるので、以下では第２の実施の形態によるコンピュータ１との相違点に着目して説明する。

図３７は、本実施の形態によるセンサ層１４の上面図である。また、図３８は、本実施の形態による有機ＥＬディスプレイ２の斜視図である。図３７には、回路層１１に含まれる構成の一部及び配線ＳＬについても破線により図示している。図３８では、有機ＥＬ層１２及びエンキャップ層１３については位置のみを破線により図示し、回路層１１については一部の構成のみを図示している。なお、図３７及び図３８には１０本の線状電極５２、８本の線状電極５３、６本の線状電極５４のみを示しているが、実際には、より多くの線状電極５２～５４が設けられる。

図３７及び図３８に示すように、本実施の形態による有機ＥＬディスプレイ２は、各複数の線状電極５２，５３に加え、複数の線状電極５４を有して構成される。各線状電極５４は、蛇行しながら全体としてｙ方向に延伸する線状のベタ導体によって構成されており、発光素子３０のアノード電極３１（図２を参照）と同じプロセスで、図２に示した平坦化絶縁膜２４の上面に形成される。

図３９は、本実施の形態による有機ＥＬディスプレイ２の平坦化絶縁膜２４の上面の様子を示す図である。同図に示すように、平坦化絶縁膜２４の上面には、アノード電極３１がマトリクス状に配置されている。各線状電極５４を上記のように蛇行させているのは、このマトリクス状に配置されたアノード電極３１を避けるためである。

図３７及び図３８に戻る。各線状電極５４の一端（端子領域１６側の端部）はルーティング線路６６を介して切替回路７６に接続され、他端は相互に接続される。本実施の形態では、切替回路７１ではなく切替回路７６が交流電流ｉ_Ａ，ｉ_Ｂを生成する役割を担い、切替回路７６から各線状電極５４に対して交流電流ｉ_Ａ，ｉ_Ｂが供給される。これにより、電磁誘導ペンＰの位置を検出するための交番磁界は、各線状電極５４から送出されることになる。複数の線状電極５３に交流電流ｉ_Ａ，ｉ_Ｂが供給されることはなく、切替回路７０は各線状電極５３に対し、指Ｆの位置検出のための送信信号Ｔｘ＜０＞～Ｔｘ＜６＞のみを供給する。切替回路７２は、第２の実施の形態による切替回路７２と同じように単なるスイッチの集合体により構成されてもよいし、第１の実施の形態による切替回路７２と同じように、切替回路７１と同じ内容の送信信号Ｔｘ＜０＞～Ｔｘ＜６＞を各線状電極５３に供給することとしてもよい。

本実施の形態によるコンピュータ１によっても、センサコントローラ４は、第１～第４の実施の形態と同様に、電磁誘導ペンＰ及び指Ｆの位置を検出し、電磁誘導ペンＰが送信したデータを取得することができる。また、本実施の形態によるコンピュータ１によれば、電磁誘導ペンＰの位置を検出するための交番磁界を送出する役割を担う線状電極５４を、センサ層１４ではなく表示層１０内に形成することが可能になる。

以上、本発明の好ましい実施の形態について説明したが、本発明はこうした実施の形態に何等限定されるものではなく、本発明が、その要旨を逸脱しない範囲において、種々なる態様で実施され得ることは勿論である。

１ コンピュータ
２ 有機ＥＬディスプレイ
３ ホストプロセッサ
４ センサコントローラ
１０ 表示層
１１ 回路層
１２ 有機ＥＬ層
１３ エンキャップ層
１４ センサ層
１６ 端子領域
１６ａ パッド電極
２０ 基板
２１ バッファ層
２２ ゲート絶縁膜
２３ 層間絶縁膜
２４ 平坦化絶縁膜
２５ バンク層
３０ 発光素子
３１ アノード電極
３２ 発光層
３３ カソード電極
３５ 画素駆動回路
３６ 半導体層
３７ ゲート電極
３８ ドレイン電極
３９ ソース電極
４１，４３ 無機層
４２ 有機層
４４ ダム
５０，５１ 絶縁膜
５２～５４ 線状電極
５５ ブリッジ導体
５６ 保護フィルム
６０～６６ ルーティング線路
７０～７６ 切替回路
７０ａ 差動アンプ
７０ｂ オペアンプ
８０ レジスタ回路
８１ バッファ回路
８２ シフト回路
９０～９３ 駆動ライン
１００，１０１ 受信回路
１０２，１１２ 選択回路
１１０，１１１ 駆動回路
Ａ１ 表示領域
Ａ２ ベゼル領域
Ｐ 電磁誘導ペン
ＳＲ＜ｋ＞，Ｓ＜ｋ＞，ｘＳ＜ｋ＞ シフトレジスタ
ＳＥ＜ｋ＞ 選択回路
ＶＨ１～ＶＨ３ ビアホール

Claims (22)

1. 表示領域内に配置される発光素子群、及び、前記発光素子群の明滅を制御する画素駆動回路を含む表示層と、
   前記表示層をエンキャプスレーションするエンキャップ層と、
   前記エンキャップ層の上側に設けられた線状電極群と、
   一端が前記線状電極群に接続されたルーティング線路と、を含み、
   前記表示領域内の前記表示層に、前記ルーティング線路の他端に接続され、前記線状電極群を誘導電流検出のために用いる第１のモードと、前記線状電極群を静電容量検出のために用いる第２のモードと、を切り替えるための切替回路が配置される、
   ディスプレイ。
2. センサコントローラから第１の駆動信号が供給される第1の駆動ラインをさらに含み、
   前記切替回路は、前記第1の駆動ラインと前記ルーティング線路の接続を切り替える選択回路を含む、
   請求項１に記載のディスプレイ。
3. 前記センサコントローラから前記第１の駆動信号と逆相の第２の駆動信号が供給される第２の駆動ラインをさらに含み、
   前記選択回路は、前記第1の駆動ライン及び前記第２の駆動ラインのいずれかと前記ルーティング線路を接続する、
   請求項２に記載のディスプレイ。
4. 前記線状電極群は、それぞれ第１の方向に延設された複数の線状電極を含み、
   前記ルーティング線路は前記第１の方向に延設され、
   前記第１の駆動ライン及び前記第２の駆動ラインはそれぞれ、前記第１の方向と交差する第２の方向に延設される、
   請求項３に記載のディスプレイ。
5. 前記第１の駆動ライン及び前記第２の駆動ラインはそれぞれ、前記発光素子群に駆動電流を供給するデータ線と同じ層に延設される、
   請求項３に記載のディスプレイ。
6. 前記第１の駆動ライン及び前記第２の駆動ラインはそれぞれ、前記表示領域内に延設される、
   請求項３に記載のディスプレイ。
7. 前記第１の駆動ライン及び前記第２の駆動ラインはそれぞれ、前記表示領域の外に延設される、
   請求項３に記載のディスプレイ。
8. 前記ルーティング線路は、前記エンキャップ層の上側から下側にかけ、前記エンキャップ層の縁部を構成するダムを巻き込むように延設される、
   請求項１に記載のディスプレイ。
9. 前記第１の駆動信号は交流信号である、
   請求項２に記載のディスプレイ。
10. 前記第１の駆動信号はスイッチのオンオフによって生成される信号である、
    請求項２に記載のディスプレイ。
11. 前記線状電極群の他端側に延設されたリファレンスラインをさらに含み、
    前記切替回路は、前記リファレンスラインと前記線状電極群の接続を切り替える回路を含む、
    請求項１に記載のディスプレイ。
12. 前記線状電極群は、交流電流又は電圧信号が供給される複数の第１の線状電極を含み、
    前記切替回路は、前記複数の第１の線状電極に前記交流電流が供給される場合には、前記複数の第１の線状電極の一端を相互に接続し、前記複数の第１の線状電極に前記電圧信号が供給される場合には、前記複数の第１の線状電極の一端を切り離す回路である、
    請求項１に記載のディスプレイ。
13. 前記線状電極群をセンサコントローラに接続するための端子領域をさらに含み、
    前記切替回路は、前記端子領域から見て反対側に位置する前記表示領域の縁部に沿って設けられる、
    請求項１２に記載のディスプレイ。
14. 前記線状電極群は、それぞれ第１の方向に延設された複数の第１の線状電極を含み、
    前記切替回路は、前記複数の第１の線状電極の一端側に配置された第１の切替回路と、前記複数の第１の線状電極の他端側に配置された第２の切替回路とを含み、
    前記複数の第１の線状電極の一端側に配置された第３の切替回路と、前記複数の第１の線状電極の他端側に配置された第４の切替回路とをさらに含み、
    前記複数の第１の線状電極の一端は、前記第１の切替回路と前記第３の切替回路に交互に接続され、
    前記複数の第１の線状電極の他端は、前記第２の切替回路と前記第４の切替回路に交互に接続される、
    請求項１に記載のディスプレイ。
15. 前記第１の切替回路は、接続されている複数の前記第１の線状電極の中で隣接する２つの第１の線状電極の一端の間を接続するように設けられた複数の単極単投式スイッチを有し、
    前記第２の切替回路は、接続されている複数の前記第１の線状電極の中で隣接する２つの第１の線状電極の他端の間を接続するように設けられた複数の単極単投式スイッチを有する、
    請求項１４に記載のディスプレイ。
16. 前記第３の切替回路及び前記第４の切替回路は、前記複数の第１の線状電極からから誘導電流又は電圧信号を取り出す回路である、
    請求項１４又は１５に記載のディスプレイ。
17. 前記第３の切替回路及び前記第４の切替回路は、交流電流又は電圧信号を生成して前記複数の第１の線状電極に供給する回路である、
    請求項１４又は１５に記載のディスプレイ。
18. 前記切替回路は、センサコントローラから供給される位相の設定値に応じて交流電流又は電圧信号を生成し、前記線状電極群に供給する駆動回路を含み、
    前記センサコントローラは、前記位相の設定値が０°である場合に活性化する第１のデータ信号と、前記位相の設定値が１８０°である場合に活性化する第２のデータ信号とを前記駆動回路に供給することにより、前記位相の設定値を前記駆動回路に供給する、
    請求項１に記載のディスプレイ。
19. 前記駆動回路は、出力段のローサイド側Ｐチャンネル型ＭＯＳＦＥＴのゲート電位をローよりも下げるブートストラップ動作を実行可能に構成される、
    請求項１８に記載のディスプレイ。
20. 表示領域内に配置される発光素子群、及び、前記発光素子群の明滅を制御する画素駆動回路を含む表示層と、
    前記表示層と重なるように配置された線状電極群と、
    前記表示層内に配置された前記線状電極群の駆動回路と、を含み、
    前記駆動回路を構成する１以上のＭＯＳＦＥＴのチャンネル型はすべて同一である、
    ディスプレイ。
21. 前記駆動回路は、センサコントローラから供給される位相の設定値に応じて交流電流又は電圧信号を生成し、前記線状電極群に供給する回路であり、
    前記センサコントローラは、前記位相の設定値が０°である場合に活性化する第１のデータ信号と、前記位相の設定値が１８０°である場合に活性化する第２のデータ信号とを前記駆動回路に供給することにより、前記位相の設定値を前記駆動回路に供給する、
    請求項２０に記載のディスプレイ。
22. 前記駆動回路は、出力段のローサイド側Ｐチャンネル型ＭＯＳＦＥＴのゲート電位をローよりも下げるブートストラップ動作を実行可能に構成される、
    請求項２０に記載のディスプレイ。

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