JP7600149B2 - 量子プロセッサをシミュレートするシステム及び方法 - Google Patents

Description

分野
この開示は一般的に、量子プロセッサをシミュレートするシステム及び方法に関する。開示システム及び技法を、デジタルプロセッサ、又はデジタルプロセッサ及び量子プロセッサを含む計算システムに適用することができる。デジタルプロセッサは、アナログ波形に基づいてデジタル波形表現を生成し、表現モデルを介して波形値及び物理的パラメータ値のセットに基づいて応答を計算するように動作可能である。更に、デバイス接続性表現を生成して確認するシステム及び方法を記載する。

背景
量子計算
量子コンピュータは、少なくとも１つの量子力学的現象（例えば、重ね合わせ、トンネリング、及びエンタングルメント）を直接使用して、データで動作を実行するシステムである。量子コンピュータの要素は、量子ビットである。量子コンピュータは、ある種の計算問題（例えば、量子物理学をシミュレートする計算問題）を高速化することができる。

量子アニーリング
量子アニーリングは、システムの低エネルギー状態、典型的に好ましくは、システムの基底状態を見付けるために使用可能な計算方法である。古典的シミュレーテッドアニーリングに概念が似ており、この方法は、より低いエネルギー状態がより安定しているので、自然のシステムがより低いエネルギー状態に向かう傾向があるという基本原理を当てにする。量子アニーリングは、古典的アニーリングよりも正確に及び／又は高速にエネルギー最小値に達する非局在化の源として量子効果（例えば、量子トンネリング）を使用してもよい。

断熱量子計算を、量子アニーリングの特別な場合と考えてもよい。断熱量子計算において、理想的に、システムは、始まり、断熱展開全体にわたってシステムの基底状態のままである。従って、量子アニーリングシステム及び方法を一般的に、断熱量子コンピュータで実施することができることが、当業者は分かる。この明細書及び特許請求の範囲全体にわたって、量子アニーリングへの任意の参照は、文脈上他の意味に解すべき場合を除き、断熱量子計算を含むように意図されている。

量子アニーリングは、アニーリング処理中に乱雑の源として量子力学を使用する。目的関数（例えば、最適化問題）を、ハミルトニアンＨ_Ｐに符号化し、アルゴリズムは、Ｈ_Ｐと交換しない乱雑ハミルトニアンＨ_Ｄを追加することによって量子効果を導入する。事例は、下記の通りである。
Ｈ_Ｅ∝Ａ（ｔ）Ｈ_Ｄ＋Ｂ（ｔ）Ｈ_Ｐ
但し、Ａ（ｔ）及びＢ（ｔ）は、時間依存包絡関数である。例えば、Ａ（ｔ）は、展開中に大きい値から実質的にゼロまで変わることができ、Ｈ_Ｅは、展開ハミルトニアンと考えられる。Ｈ_Ｄを除去することによって（即ち、Ａ（ｔ）を減少することによって）、乱雑をゆっくりと除去する。

従って、量子アニーリングにおいて、システムは、初期ハミルトニアンで開始し、展開ハミルトニアンを介して、基底状態が問題に対する解答を符号化する最終「問題」ハミルトニアンＨ_Ｐに展開する。

一般的な問題ハミルトニアンは、対角単量子ビット項に比例する第１の成分、及び対角多量子ビット項に比例する第２の成分を含み、下記の形であることができる。
但し、Ｎは、量子ビットの数であり、
は、ｉ番目の量子ビットに対するパウリｚ行列であり、ｈ_ｉ及びＪ_ｉｊはそれぞれ、量子ビットに対する無次元局所場、及び量子ビット間の結合であり、εは、Ｈ_Ｐに対するある特性エネルギー尺度である。

ここで、
及び
項は、対角項の例である。
項は、単量子ビット項であり、
項は、２量子ビット項である。

この明細書全体にわたって、用語「問題ハミルトニアン」及び「最終ハミルトニアン」は、文脈上他の意味に解すべき場合を除き、交換可能に使用される。量子プロセッサの特定の状態は、問題ハミルトニアンによって、エネルギー的に好ましい、又は単に好ましい。これらの状態は、基底状態を含むが、励起状態を含んでもよい。

量子プロセッサを含むハイブリッド計算システム
ハイブリッド計算システムは、アナログコンピュータに通信可能に結合されたデジタルコンピュータを含むことができる。幾つかの実装形態において、アナログコンピュータは、量子コンピュータであり、デジタルコンピュータは、古典的コンピュータである。量子コンピュータは、ゲートモデル量子コンピュータ、又は断熱量子計算を実行する量子コンピュータであることができる。デジタルコンピュータは、本システム及び方法に記載の古典的デジタル処理タスクを実行するために使用可能なデジタルプロセッサを含むことができる。デジタルコンピュータは、コンピュータ又はプロセッサ可読命令、アプリケーションプログラム及び／又はデータの様々なセットを記憶するために使用可能な少なくとも１つのシステムメモリを含むことができる。

量子コンピュータは、プログラマブル素子（例えば、量子ビット、結合器、及び他のプログラマブルデバイス）を有する量子プロセッサを含むことができる。読み出しシステムを介して、量子ビットを読み出すことができ、その結果を、デジタルコンピュータに伝達する。量子ビット及び結合器を、それぞれ量子ビット制御システム及び結合器制御システムによって特徴付けることができる。幾つかの実装形態において、量子ビット制御システム及び結合器制御システムを使用して、アナログコンピュータで量子アニーリングを実施することができる。

計算システムは、問題ハミルトニアンを取り、デジタルプロセッサ又はアナログプロセッサに送信されるコマンドに問題ハミルトニアンをコンパイルするサーバーを含むことができる。スループットを解く問題の変動を減らすために１つを超えるサーバーを含むことは、システムに有利であることができる。

量子計算システムの試験、開発、確認、及び較正は典型的に、極低温冷却器に設置された量子プロセッサを必要とする。しかし、量子プロセッサの設置は、時間及び資源集約的であることがあり、ユーザ対応量子プロセッサを限られた資源にする。更に、量子プロセッサは典型的に、多くのユーザ間で共用される。一部のユーザは、計算コストが高い量子プロセッサに大問題を提示することがあり、解くのに長い時間がかかり、その結果、量子プロセッサの利用可能性を更に減らすことがある。場合によっては、１人のユーザが時間的制約のある実験を開発する必要があり、他のユーザが量子プロセッサを使用している場合、限られた量子プロセッサの利用可能性は、問題であることがある。この問題を扱う１つの手法は、優先順位に基づいて量子プロセッサに時間を割り当てる量子プロセッサスケジューラを実施することである。しかし、代わりに異なる実験を実行するために進行中である問題を休止又は停止することは、非現実的であることがある。別の手法は、アクセスできる量子プロセッサの数を増やすことである。しかし、量子プロセッサの製造及び設置は、高価であり、時間がかかることがある。更に、場合によっては、較正処理及びアルゴリズムの完全な確認を難しくすることがある量子プロセッサの各デバイスに対して、プログラマブルパラメータの数を制限することがある。

量子プロセッサの限られた利用可能性は、プロセッサ設計の効率を減らすこともある。プロセッサを設計する方法は、デバイス接続性表現に基づいて生成される設計オブジェクトモデルを必要とすることがある。デバイス接続性表現は、プロセッサにおけるデバイスの表現、及びデバイス接続性データから抽出されたデバイスの相互結合、及び大域バイアス線に対するデバイスの結合を含む。

存在、様々な特性、バイアス、及びデバイス（例えば、量子ビット、結合器、及び読み出しデバイス）の接続性を、デバイス接続性表現からプログラム可能に抽出することができる。典型的に、デバイス接続性表現を、設計の意図から手動で生成し、デバイス接続性表現の正確さを、製造後にプロセッサ構造を試験することによって確認する。しかし、このような手動確認方法は、時間がかかり、非常に間違いやすい。更に、手動確認方法は、高価で、設計検証に適していない製造プロセッサを必要とする。

量子プロセッサ較正は、依存解決のために使用され、進捗を追跡するために使用される較正規則を含むことができる。場合によっては、較正規則は、プログラマブルデバイス、デバイス接続性、及びバイアス機構の間の関係を記述して確認することを必要とする。１つの手法は、このようなデータの適切な表現を生成することであり、量は、独立して各較正規則に対するデータ構造を工夫することである。しかし、各較正アルゴリズムに対して適切なデータ構造を設計することは、特に較正アルゴリズムのセットの要件にかなりの重複がある場合、時間がかかる。更に、各較正アルゴリズムに対して適切な継続及びバージョン制御機構を設計することは、時間がかかり、能率が悪く、間違いやすい。

従って、量子計算システムの基盤を試験し、特徴付け及び較正処理用の実験を開発し、利用できるユーザ対応量子プロセッサを当てにすることなくプロセッサ設計に関連付けられた設計オブジェクトモデルを確認するシステム及び方法に対する一般的な要望がある。

関連技術及び関連技術に関する制限の上述の例は、例示であり、排他的でないように意図されている。関連技術の他の制限は、明細書を読み、図面を調べると、当業者に明白になるであろう。

概要
量子計算システムは、１つ又は複数の量子コンピュータ及び／又はデジタルコンピュータに加えて、量子計算システムを構築して動作させるのに役立つ基盤を含む。量子計算基盤は、サーバー、デバイス接続性、ソフトウェアＡＰＩなどを含み得る。典型的に、量子計算システム基盤（例えば、試験サーバー容量、デバイス接続性妥当性、ソフトウェア接続性など）を試験するために、既存の量子プロセッサを有することは有益である。同様に、特徴付け及び較正の目的で実験を開発し、較正アルゴリズムの精度及びロバスト性を検証するために、既存の量子プロセッサを有することは有益である。更に、実際のプロセッサを設計して製造する前に、設計アイデアを試験することはやりがいがある。

量子計算システムを、日常的な較正及び保守を実行するユーザを含むユーザ間で共用してもよい。１人のユーザだけが、一度に量子計算システムにアクセスすることができるので、時間的制約のある実験、又は広範囲の研究を必要とする実験を開発することは、非能率的であることがある。更に、量子プロセッサの今後の生成に対する較正処理を開発して試験することは、新しいプロセッサチップを量子計算システムに設置するまで延期されることがあり、新しい量子コンピュータシステムを動作させる際に遅延を招くことがある。

従って、量子計算システムを試験、開発及び較正し、ユーザ対応量子プロセッサの利用可能性を当てにすることなく、設計オブジェクトモデルを確認するシステム及び方法が必要である。

デバイスの物理的設計を表すデバイスオブジェクトモデルを、デバイス接続性表現を読み取ることによって生成することができる。存在、様々な特性、バイアス、及びプロセッサにおけるデバイスの接続性を、デバイス接続性表現からプログラム可能に抽出することができる。設計オブジェクトモデル及び／又はデバイス接続性表現を確認する既存の手法は、製造されるべき関連プロセッサを必要とし、確認ステップは、手動であり、その結果、間違いやすい。従って、デバイス接続性表現を生成し、関連プロセッサの製造を必要とすることなく、設計オブジェクトモデルを確認するシステム及び方法が必要である。

プロセッサ較正は、プログラマブルデバイス、デバイス接続性、及び各較正インスタンスに対するバイアス機構の間の関係の記述を必要とする較正規則のセットを含むことができる。各較正規則に対して適切なデータ構造を設計することは、特に較正規則の要件にかなりの重複がある場合、時間がかかる。各較正規則に対して別々に適切な継続及びバージョン制御機構を設計することは、時間がかかり、能率が悪く、間違いやすい。従って、多くの較正インスタンスでプロセッサを表すのに適しているデータ構造が必要である。

態様１．少なくとも１つのデジタルプロセッサの動作の方法は、量子プロセッサトポロジーのプログラマブルデバイスのセットに対するデジタル波形表現を生成することであって、量子プロセッサトポロジーは、プログラマブルデバイスのセットのうち少なくとも１つにバイアスをかけることができる制御線のセットを指定することと、チャンネルのセットを含むデバイス接続性表現に基づいてデジタル波形表現を波形値のセットに分解することと、デバイス接続性表現におけるチャンネルのセットのサブセットを識別することと、チャンネルのセットのサブセットに対応する波形値のセットのサブセットを選択することと、量子プロセッサトポロジーのプログラマブルデバイスのセットのうち少なくとも１つを特徴付ける複数の物理的パラメータ値を設定することと、表現モデルを介して応答を計算することとを含むように要約できる。

態様２．デジタル波形表現を生成することは、量子プロセッサに結合されるサーバーから受信されるアナログ波形に基づいてデジタル波形表現を生成することを含む、態様１の方法。

態様３．デジタル波形表現を波形値のセットに分解することは、デバイス接続性表現におけるチャンネルのセットに基づいてデジタル波形表現を波形値のセットに分解することを含み、チャンネルのセットは、量子プロセッサトポロジーにおける制御線のセットに対するプログラマブルデバイスのセットの多くの通信可能結合を表す、態様１の方法。

態様４．デバイス接続性表現におけるチャンネルのセットのサブセットを識別することは、量子プロセッサトポロジーにおける制御線のセットのサブセットに通信可能に結合されるプログラマブルデバイスのセットのサブセットを表すチャンネルのセットのサブセットを識別することを含む、態様１の方法。

態様５．チャンネルのセットのサブセットに対応する波形値のセットのサブセットを選択することは、量子プロセッサトポロジーにおける各量子ビット又は結合器にかけられるバイアスを各々が表す波形値のセットのサブセットを選択することを含む、態様１の方法。

態様６．量子プロセッサトポロジーにおけるプログラマブルデバイスのセットのうち少なくとも１つを特徴付ける複数の物理的パラメータ値を設定することは、量子プロセッサトポロジーにおけるプログラマブルデバイスの臨界電流、物体インダクタンス及び静電容量のうち少なくとも１つに対する複数の物理的パラメータ値を設定することを含む、態様１の方法。

態様７．表現モデルを介して応答を計算することは、複数の物理的パラメータ値及び波形値のセットのサブセットに基づいて応答を計算することを含む、態様１の方法。

態様８．表現モデルを介して応答を計算することは、出力値のセットを計算することを含む、態様１の方法。

態様９．態様１の方法は、応答を古典的状態に変換することを更に含むことができる。

態様１０．態様１の方法は、応答をユーザに返すことを更に含むことができる。

態様１１．量子プロセッサトポロジーを、物理的量子プロセッサの少なくとも１つの物理的インスタンスに具体化し、量子プロセッサトポロジーのプログラマブルデバイスのセットに対するデジタル波形表現を生成することは、物理的量子プロセッサの少なくとも１つの物理的インスタンスに対するデジタル波形表現を生成することを含む、態様１の方法。

態様１２．量子プロセッサトポロジーを、理論的量子プロセッサの少なくとも１つの非物理的インスタンスに具体化し、量子プロセッサトポロジーのプログラマブルデバイスのセットに対するデジタル波形表現を生成することは、理論的量子プロセッサの少なくとも１つの非物理的インスタンスに対するデジタル波形表現を生成することを含む、態様１の方法。

態様１３．システムは、少なくとも１つのデジタルプロセッサと、少なくとも１つのデジタルプロセッサに通信可能に結合されている少なくとも１つの持続性コンピュータ可読記憶媒体であって、プロセッサ実行可能命令を実行する場合、態様１～１２のいずれかの方法を少なくとも１つのデジタルプロセッサに実行させるプロセッサ実行可能命令を記憶する少なくとも１つの持続性コンピュータ可読記憶媒体とを含むように要約できる。

態様１４．態様１３のシステムは、問題を特徴付ける又は表す受信ハミルトニアンに基づいて波形を生成するように動作可能な少なくとも１つのサーバーであって、少なくとも１つのデジタルプロセッサに通信可能に結合されて生成波形を少なくとも１つのデジタルプロセッサに供給し、少なくとも１つの量子プロセッサに通信可能に結合されている少なくとも１つのサーバーを更に含むことができる。

態様１５．量子プロセッサをシミュレートする方法であって、量子プロセッサは、制御線のセットに通信可能に結合されるプログラマブルデバイスのセットを含み、制御線のセットのうち各１つは、プログラマブルデバイスのセットのうち少なくとも１つにバイアスをかけるように動作可能であり、デジタルプロセッサによって実行される方法は、デジタル波形表現を生成することと、チャンネルのセットを含むデバイス接続性表現に基づいてデジタル波形表現を波形値のセットに分解することと、デバイス接続性表現におけるチャンネルのセットのサブセットを識別することと、チャンネルのセットのサブセットに対応する波形値のセットのサブセットを選択することと、量子プロセッサのプログラマブルデバイスのセットのうち少なくとも１つを特徴付ける複数の物理的パラメータ値を設定することと、表現モデルを介して応答を計算することとを含むように要約できる。

態様１６．デジタル波形表現を生成することは、量子プロセッサに結合されるサーバーから受信されるアナログ波形に基づいてデジタル波形表現を生成することを含む、態様１５の方法。

態様１７．デジタル波形表現を波形値のセットに分解することは、デバイス接続性表現におけるチャンネルのセットに基づいてデジタル波形表現を波形値のセットに分解することを含み、チャンネルのセットは、量子プロセッサにおける制御線のセットに対するプログラマブルデバイスのセットの多くの通信可能結合を表す、態様１５の方法。

態様１８．デバイス接続性表現におけるチャンネルのセットのサブセットを識別することは、量子プロセッサにおける制御線のセットのサブセットに通信可能に結合されるプログラマブルデバイスのセットのサブセットを表すチャンネルのセットのサブセットを識別することを含む、態様１５の方法。

態様１９．チャンネルのセットのサブセットに対応する波形値のセットのサブセットを選択することは、量子プロセッサにおける各プログラマブルデバイスにかけられるバイアスを各々が表す波形値のセットのサブセットを選択することを含む、態様１５の方法。

態様２０．量子プロセッサにおける各プログラマブルデバイスにかけられるバイアスを各々が表す波形値のセットのサブセットを選択することは、量子プロセッサにおける量子ビットにかけられるバイアスを各々が表す波形値のセットのサブセットを選択することを含む、態様１９の方法。

態様２１．量子プロセッサにおける各プログラマブルデバイスにかけられるバイアスを各々が表す波形値のセットのサブセットを選択することは、量子プロセッサにおける結合器にかけられるバイアスを各々が表す波形値のセットのサブセットを選択することを含む、態様１９の方法。

態様２２．量子プロセッサにおけるプログラマブルデバイスのセットのうち少なくとも１つを特徴付ける複数の物理的パラメータ値を設定することは、量子プロセッサにおけるプログラマブルデバイスの臨界電流、物体インダクタンス及び静電容量のうち少なくとも１つに対する複数の物理的パラメータ値を設定することを含む、態様１５の方法。

態様２３．表現モデルを介して応答を計算することは、複数の物理的パラメータ値及び波形値のセットのサブセットに基づいて応答を計算することを含む、態様１５の方法。

態様２４．表現モデルを介して応答を計算することは、出力値のセットを計算することを含む、態様１５の方法。

態様２５．態様１５の方法は、応答を古典的状態に変換することを更に含むことができる。

態様２６．態様１５０の方法は、応答をユーザに返すことを更に含むことができる。

態様２７．量子プロセッサをシミュレートするシステムであって、量子プロセッサは、制御線のセットに通信可能に結合されているプログラマブルデバイスのセットを含み、制御線のセットのうち各１つは、プログラマブルデバイスのセットのうち１つにバイアスをかけるように動作可能であるシステムは、デジタルプロセッサと、プロセッサ実行可能命令を実行する場合、態様１５～２６のいずれかの方法をデジタルプロセッサに実行させるプロセッサ実行可能命令を記憶する持続性コンピュータ可読記憶媒体とを含むように要約できる。

態様２８．デバイスオブジェクトモデルを集積回路レイアウトから抽出する方法であって、デジタルプロセッサによって実行される方法は、デジタルプロセッサによって自律的に、デバイス概略図を設計概略図から抽出することと、デバイス接続性データをデバイス概略図から抽出することと、デバイス接続性データをデバイス接続性表現に書き込むことと、バイアスのセットをデバイス接続性データから抽出することと、バイアスのセットをデバイス接続性表現に書き込むこととを含むように要約できる。

態様２９．デバイス概略図を設計概略図から抽出することは、レイアウト対概略図ツールによって検証可能な設計概略図からデバイス概略図を抽出することを含む、態様２８の方法。

態様３０．デバイス概略図を設計概略図から抽出することは、有向非巡回グラフに対応するデバイス概略図を抽出することを含む、態様２８の方法。

態様３１．有向非巡回グラフに対応するデバイス概略図を抽出することは、有向非巡回グラフに対応する少なくとも１つの原子デバイスノードを含むデバイス概略図を抽出することを含む、態様３０の方法。

態様３２．デバイス接続性データを抽出することは、デバイス指定、特性注釈、及び少なくとも１つの隣接デバイス接続のうち少なくとも１つを抽出することを含む、態様２８の方法。

態様３３．バイアスのセットをデバイス接続性データから抽出することは、大域バイアスのセットを抽出することを含む、態様２８の方法。

態様３４．大域バイアスのセットを抽出することは、パッドを少なくとも１つのプログラマブルデバイスに電気的に結合する接続部のセットを抽出することを含む、態様３３の方法。

態様３５．態様２８の方法は、デバイス接続性表現を実行してデバイスオブジェクトモデルを計算することを更に含むことができる。

態様３６．計算システムは、少なくとも１つのデジタルプロセッサと、少なくとも１つのデジタルプロセッサに通信可能に結合可能な少なくとも１つの持続性プロセッサ可読記憶媒体であって、少なくとも１つのデジタルプロセッサによってプロセッサ実行可能命令を実行する場合、態様２８～３５のいずれかの方法を少なくとも１つのデジタルプロセッサに実行させるプロセッサ実行可能命令のうち少なくとも１つを記憶する少なくとも１つの持続性プロセッサ可読記憶媒体とを含むように要約できる。

態様３７．プログラマブルデバイスのセットを含むアナログプロセッサの設計を確認する方法であって、デジタルプロセッサによって実行される方法は、デジタルプロセッサによって自律的に、設計実装形態の少なくとも一部に基づいてデバイス接続性表現をロードすることであって、デバイス接続性表現は、少なくとも１つのプログラマブルデバイスを特徴付ける特性のセットを含むことと、ｎ個の規則のセットを識別することと、デバイス接続性表現がｎ番目の規則に合格するまで、反復的に、規則のセットのうちｉ番目の規則（但し、１≦ｉ≦ｎ）を選択することと、デバイス接続性表現がｉ番目の規則に合格したか又は合格しなかったかを判定することとを含むことができる。

態様３８．態様３７の方法は、デバイス接続性表現がｉ番目の規則に合格しなかったとの判定に応じて、デバイス接続性表現がｉ番目の規則に合格するまで、反復的に、ｉ番目の規則に合格しなかった特性のセットのうち少なくとも１つの特性を識別することと、ｉ番目の規則に合格しなかった少なくとも１つの特性に対応する設計実装形態の一部を識別することと、設計実装形態を調整することとを更に含むことができる。

態様３９．規則のセットを識別することは、多くのプログラマブルデバイスを検査する規則のセットを識別することを含む、態様３７の方法。

態様４０．規則のセットを識別することは、多くの制御デバイスを検査する規則のセットを識別することを含む、態様３７の方法。

態様４１．規則のセットを識別することは、デバイス接続性データ特性のセットを検査する規則のセットを識別することを含む、態様３７の方法。

態様４２．規則のセットを識別することは、アドレス指定線特性のセットを検査する規則のセットを識別することを含む、態様３７の方法。

態様４３．計算システムは、少なくとも１つのデジタルプロセッサと、少なくとも１つのデジタルプロセッサに通信可能に結合可能な少なくとも１つの持続性プロセッサ可読記憶媒体であって、少なくとも１つのデジタルプロセッサによってプロセッサ実行可能命令を実行する場合、態様３７～４２のいずれかの方法を少なくとも１つのデジタルプロセッサに実行させるプロセッサ実行可能命令のうち少なくとも１つを記憶する少なくとも１つの持続性プロセッサ可読記憶媒体とを含むように要約できる。

図面の幾つかの図の簡単な説明
図面において、同じ参照符号は、同様の要素又は動作を識別する。図面における要素のサイズ及び相対位置は、必ずしも原寸に比例していない。例えば、様々な要素の形状及び角度は、必ずしも原寸に比例しておらず、これらの要素の一部を、任意に拡大して位置決めし、図面の視認性を向上させてもよい。更に、図示の要素の特定の形状は、特定の要素の実際の形状に関する任意の情報を伝えるように必ずしも意図されておらず、図面で認識しやすいように、単に選択されていてもよい。

本システム及び方法による、量子プロセッサ、及び量子処理ユニット（ＱＰＵ）モデルに関連付けられた命令を記憶する記憶媒体と通信しているデジタルプロセッサを含む計算システムの例の略図である。 本システム及び方法による、量子プロセッサをシミュレートする方法を例示するフローチャートである。 本システム及び方法による、デジタルコンピュータ及びアナログコンピュータを含む例示的な計算システムの略図である。 本システム及び方法による、プロセッサによってデバイス接続性表現を生成する方法の例のフロー図である。 本システム及び方法による、プロセッサによってデバイス接続性表現に基づいてデバイスオブジェクトモデルを確認する方法の例のフロー図である。 本システム及び方法による、設計オブジェクトモデルを抽出して確認するシステムの例の略図である。 動作中のプロセッサを表すように動作可能なデータ構造７００の例を示す略図である。

詳細な説明
下記の説明において、様々な開示の実装形態の完全な理解を与えるために、ある特定の詳細を示す。しかし、これらの特定の詳細の１つ又は複数の詳細無しで、又は他の方法、構成要素、材料などを用いて、実装形態を実施することができることが、当業者は分かる。他の場合、実装形態の不必要に曖昧な説明を回避するために、コンピュータシステム、サーバーコンピュータ、及び／又は通信ネットワークに関連付けられた周知の構造は、詳細に示され又は記載されていない。

文脈上他の意味に解すべき場合を除き、下記の明細書及び特許請求の範囲全体にわたって、用語「含む（comprising）」は、「含む（including）」と同義であり、包含的である、又は制限がない（即ち、追加の非列挙要素又は方法動作を排除しない）。

この明細書全体にわたる「１つの実装形態（one implementation）」又は「１つの実装形態（an implementation）」への参照は、実装形態に関連して記載された特定の特徴、構造又は特性が少なくとも１つの実装形態に含まれることを意味する。従って、この明細書全体にわたる様々な箇所における語句「１つの実装形態において（in one implementation）」又は「１つの実装形態において（in an implementation）」の様子は、必ずしも全て同じ実装形態を参照するとは限らない。更に、特定の特徴、構造又は特性を、１つ又は複数の実装形態において任意の適切な方法で組み合わせてもよい。

この明細書及び添付の特許請求の範囲で使用されるように、単数形「１つの（a）」、「１つの（an）」及び「その（the）」は、文脈上他に明示がない限り、複数の指示対象を含む。用語「又は（or）」は一般的に、文脈上他に明示がない限り、「及び／又は（and/or）」を含む意味で使用されることにも留意すべきである。

ここに規定の見出し及び要約書は、単に便宜のためであり、実装形態の範囲又は意味を解釈しない。

用語「表現モデル」は、例えば、数値的又は解析的方法、数学的モデル及び物理的シミュレーションを含むために、この明細書及び添付の特許請求の範囲で使用される。

用語「出力値」は、例えば、ルックアップテーブルから出力され、数学的モデル、波形などから出力される固有値、固有ベクトルを含むために、この明細書及び添付の特許請求の範囲で使用される。

用語「デバイス接続性表現」は、例えば、デバイス接続性ファイル、データベース、グラフなどを含むために、この明細書及び添付の特許請求の範囲で使用される。

典型的に、量子プロセッサは、一度に１人のユーザだけにアクセスすることができ、その結果、時間的制約のある実験、又は多くのユーザが量子プロセッサを必要とする場合に広範囲の研究を必要とする実験を開発することは、ユーザにとって比較的非能率的であることがある。この問題を扱う１つの手法は、時間的制約のある実験又は研究集約的実験用の量子プロセッサを表すために量子処理ユニット（ＱＰＵ）モデルを実施するデジタルプロセッサを使用することである。

既存の物理的量子プロセッサをシミュレートするＱＰＵモデル
ＱＰＵモデルは、デジタルコンピュータによって実行可能な表現モデルのセットを含む。場合によっては、ＱＰＵモデルは、物理的量子プロセッサのデジタル表現であるソフトウェア基盤と考えられる。例えば、ＱＰＵモデルは、クライオスタットに設置された物理的量子プロセッサのデジタル表現であることができ、ＱＰＵモデルは、物理的量子プロセッサが利用できない間、物理的量子プロセッサ用の試験及び較正アルゴリズムを開発するために使用可能である。物理的量子プロセッサが利用できるようになると、ＱＰＵモデルを介して開発された試験及び較正アルゴリズムを、物理的量子プロセッサで実行することができる。

物理的量子プロセッサは、超伝導量子干渉素子（ＳＱＵＩＤ）の形でプログラマブルデバイス（例えば、量子ビット及び結合器）を含む。ＱＰＵモデルは、物理的量子プロセッサにおける各デバイス又はデバイスの組み合わせからの応答を各々特徴付ける表現モデル（例えば、デバイスモデル）のセットを含むことができる。各表現モデルは、物理的量子プロセッサにおける各デバイスをデジタル的に表すことができる。例えば、第１の表現モデルは、物理的量子プロセッサにおける量子ビットを表すことができ、第２の表現モデルは、物理的量子プロセッサにおける結合器を表すことができる。表現モデルは、複合ジョセフソン接合（ＪＪ）を含む量子ビットをデジタル的に表すことができる。ＪＪ ＳＱＵＩＤの形における量子ビットの例が、米国特許第９，１５２，９２３号に記載されている。

量子プロセッサ設計をシミュレートするＱＰＵモデル
場合によっては、ＱＰＵモデルは、理論的量子プロセッサ（即ち、物理的量子プロセッサにまだ製造されていない量子プロセッサ設計）のデジタル表現であるソフトウェア基盤と考えられる。物理的量子プロセッサを較正及び試験する従来の方法に伴う難題の一部をＱＰＵモデルが回避することができるので、デジタルプロセッサで実施されるＱＰＵモデルは、量子プロセッサ設計をシミュレートするのに有用であることができる。

従来の較正技法は、量子プロセッサが製造されることを必要とする。製造欠陥のために、物理的量子プロセッサのプログラマブルデバイス（例えば、量子ビット、結合器など）のばらつきが、存在することがあり、計算を実行する場合に悪い結果を引き起こすことがある。これに対処する典型的な手法は、物理的パラメータのセットを調整し、物理的量子プロセッサにわたってプログラマブルデバイスを少なくとも部分的に均質化することである。このような物理的パラメータの例は、物理的インダクタンス、静電容量、及び臨界電流（但し、これらに限定されない）を含む。しかし、物理的量子プロセッサでこれらの物理的パラメータを調整するのが難しいことがある。例えば、臨界電流及びインダクタンスを制御しながら、量子ビットにバイアスをかけることは、直接的であるが、難しいことがある。物理的パラメータを制御するのが難しいこのような場合、これらの物理的パラメータに対する値を、量子プロセッサからの応答から得る。しかし、制御可能入力ではなく出力としてこれらの値を有することは、量子プロセッサの能力を大幅に制限することがある。なぜなら、これらの物理的パラメータの制御は、量子プロセッサの適切な動作に必須であるからである。

従って、物理的量子プロセッサの上述の制限は、量子プロセッサのデジタル表現（例えば、ＱＰＵモデル）を、較正及び設計に有利にすることができる。

較正の文脈から、較正アルゴリズムを実行することができるように既存の物理的量子プロセッサをシミュレートするために、ＱＰＵモデルを実施するデジタルプロセッサを使用することができる。例えば、デジタルプロセッサは、優先順位の高い実験による使用のために利用できない量子プロセッサをシミュレートすることができる。物理的量子プロセッサで実行している実験を中断する代わりに、ＱＰＵモデルを実施するデジタルプロセッサを使用して、計算基盤（例えば、サーバー能力、デバイス接続性確認、解法接続性など）を試験し、較正アルゴリズムを開発することができる。

設計の文脈から、理論的プロセッサを設計するためにＱＰＵモデルを実施するデジタルプロセッサを使用することは、物理的量子プロセッサを使用することよりも柔軟であることができる。これは、ユーザが、デジタルプロセッサで実施されるＱＰＵモデルに含まれるデバイスモデルに物理的パラメータ用の値を入力することができるからである。しかし、物理的量子プロセッサでこれらの物理的パラメータを調整するのが難しい。ＱＰＵモデルを実施するデジタルプロセッサにより、ユーザは、資源を費やすことなく、量子プロセッサ設計をモデル化し、物理的量子プロセッサを製造して試験することができる。更に、ＱＰＵモデルで物理的パラメータを調整する能力は、量子プロセッサ設計を製造する前に今後の量子プロセッサ設計に対する較正アルゴリズムを開発するのに有用であることができる。例えば、ＱＰＵモデルを実施するデジタルプロセッサを使用して、物理的パラメータを変更することによってデバイス応答がどのように影響を受けるかを特徴付けるアルゴリズムを開発することができる。一旦関係がより良く理解されると、学習を適用して、例えば、指定及びデバイス特性を判定することによって、量子プロセッサ設計を最適化することができる。

本システム及び方法は、量子プロセッサをシミュレートするＱＰＵモデルを実施するデジタルプロセッサを説明する。デジタルプロセッサを、デジタルプロセッサ又は量子プロセッサに役立つように動作可能なサーバーに結合する。デジタルプロセッサは、量子プロセッサで実行可能なアナログ波形を受信するように動作可能である。デジタルプロセッサは、波形の受信時に波形のデジタル表現（ここで、「波形表現」と呼ばれる）を生成するように動作可能である。波形表現を、デジタルプロセッサによって波形値のセットに分解することができる。各波形値は、量子プロセッサにおけるプログラマブルデバイスにかけられたバイアスを表す。波形値は、デジタルプロセッサによって読み取り可能な数値の形であることができる。波形表現を波形値に分解することは、デジタルプロセッサで実施されるデバイス接続性表現に基づいていることができる。

デバイス接続性表現は、量子プロセッサ（例えば、既存の物理的量子プロセッサ又は量子プロセッサ設計）の厳密に正確な表現であることができ、量子プロセッサにおけるプログラマブルデバイスの応答を特徴付けるデータを含むことができる。デバイス接続性表現は、プログラマブルデバイス指定、及びプログラマブルデバイス間の結合（「チャンネル」とも呼ばれる）を記述するデータを含むことができる。例えば、デバイス接続性表現は、特定の量子ビットの複合ジョセフソン接合（ＣＪＪ）にバイアスをかける制御線を記述するチャンネルを含むことができる。

デジタルプロセッサは、デバイス接続性表現に基づいて波形表現を波形値に分解するＱＰＵモデルを実施することができる。１つの実装形態において、これは、特定のプログラマブルデバイスに関するデバイス接続性表現における多くのチャンネルを判定すること、プログラマブルデバイスにかけられるバイアスに対応する波形値のセットを選択すること、及び波形値のセットを表現モデルに送信することを含むことができる。

デジタルプロセッサは、表現モデルで実施する多くの物理的パラメータ値を設定するように動作可能である。物理的パラメータ値及び波形値に基づいて、デジタルプロセッサは、応答を特徴付ける出力値のセットを計算する表現モデルを実施することができる。場合によっては、永久電流及びトンネリングエネルギーを含むアニーリングパラメータに対する値を、出力値のセットから得ることができる。

物理的又は更に理論的量子プロセッサに対する量子プロセッサ又は設計の物理的インスタンスは、量子プロセッサを本質的に規定し、適用値（例えば、バイアス）に基づいて量子プロセッサの動作を規定する関連トポロジー（例えば、量子ビット、結合器の収集及び配置、プログラミング又はバイアスインターフェース、制御線、及び／又は読み出し（例えば、ＳＱＵＩＤＳ））を有する。量子プロセッサトポロジーは、例えば、プログラマブルデバイスのセットの少なくとも１つのデバイスにバイアスをかけることができる制御線のセットを指定する。

図１は、量子プロセッサ１０６をシミュレートするＱＰＵモデル１０４を実施するデジタルプロセッサ１０２を含む計算システム１００の例の略図である。デジタルプロセッサ１０２は、持続性コンピュータ可読記憶媒体（図１に図示せず、図３参照）と通信している。システム１００は、デジタルプロセッサ１０２及び量子プロセッサ１０６に役立つように動作可能なサーバー１０８を含む。サーバー１０８は、デジタルプロセッサ１０２及び量子プロセッサ１０６の両方に通信可能に結合されている。サーバー１０８は、アナログ波形１１２を量子プロセッサ１０６に転送するように動作可能な入出力（Ｉ／Ｏ）エレクトロニクス１１０（例えば、信号導体、フィルター、スイッチなど）のセットを介して量子プロセッサ１０６に結合されている。

サーバー１０８は、プロセッサベースのデバイスで実行するハードウェアベースのサーバー又はソフトウェアベースのサーバーであってもよい。サーバー１０８は、問題（例えば、ユーザによって提示された問題）を特徴付ける又は表すハミルトニアンを受信し、ハミルトニアンに基づいて波形１１２を生成するように動作可能である。波形１１２は、量子プロセッサ１０６で実行可能であり、デジタルプロセッサ１０２によって受信可能である。

場合によっては、量子プロセッサ１０６が利用できない場合、波形１１２をデジタルプロセッサ１０２に送信する。例えば、他のユーザのために量子プロセッサ１０６が利用できない場合、ＱＰＵモデル１０４に関連付けられたプロセッサ実行可能命令を記憶する持続性プロセッサ可読記憶媒体（例えば、メモリ回路、磁気媒体又は光媒体）と通信しているデジタルプロセッサ１０２に、波形１１２を送信する。

他の場合、ユーザが、理論的量子プロセッサ又は量子プロセッサ設計をシミュレートすることに関心がある場合、波形１１２をデジタルプロセッサ１０２に送信する。例えば、ユーザが理論的量子プロセッサを設計している場合、理論的量子プロセッサのデバイスの物理的パラメータ値１１４を調整し、問題をサーバー１０８に提示し、理論的量子プロセッサを最適化するためにＱＰＵモデル１０４の応答を観測することが望ましい。このような場合、システム１００の量子プロセッサ１０６は、理論的量子プロセッサ又は量子プロセッサ設計である。物理的量子プロセッサを製造する前に、調整された物理的パラメータ値１１４を用いて理論的量子プロセッサをシミュレートすることからの学習を適用してサイクルを設計することができる。

問題が量子プロセッサ１０６で解決されるべきである場合、波形１１２は、図１における破線の矢印によって例示される順序に従う。問題がデジタルプロセッサ１０２で解決されるべきである場合、波形１１２は、図１における実線の矢印によって例示される順序に従う。実線の矢印によって例示される順序を、すぐ後で説明する。

波形１１２は、量子プロセッサ１０６で実行可能であり、デジタルプロセッサ１０２によって受信可能である。デジタルプロセッサ１０２は、ＱＰＵモデル１０４を実施するプロセッサ実行可能命令を記憶する少なくとも１つの持続性記憶媒体と通信している。動作中、波形１１２の受信時に、デジタルプロセッサ１０２は、量子プロセッサ１０６のプログラマブルデバイス１１８のセットを特徴付ける又は表すデジタル波形表現１１６を生成する。デジタルプロセッサ１０２は、デジタル波形表現１１６を波形値１２０ａ、１２０ｂ、１２０ｃ（総称して及び個々に１２０）のセットに分解する。説明を簡単にするために、３つの波形値１２０だけを図１に示す。しかし、当業者は、３つ未満の又は３つを超える波形値１２０にデジタル波形表現１１６を分解することができることが分かる。波形値１２０は、量子プロセッサ１０６のプログラマブルデバイス１１８にかけられるバイアスを表す数のセットであることができる。

デジタルプロセッサ１０２は、シミュレートされるプログラマブルデバイス１１８を識別し、デバイス接続性表現１２２を実施するように動作可能である。デバイス接続性表現１２２は、多くのチャンネル１２４ａ、１２４ｂ、１２４ｃ（総称して１２４）を含み、各チャンネルは、バイアスをかける制御線又は別のプログラマブルデバイス１１８に対するプログラマブルデバイス１１８の通信可能結合を表す。説明を簡単にするために、３つのチャンネル１２４だけを図１に示す。しかし、当業者は、デバイス接続性表現１２２が３つ未満の又は３つを超えるチャンネル１２４を含むことができることが分かる。更に、デバイス接続性表現１２２は、デバイス指定、デバイス接続性、及び量子プロセッサ１０６におけるプログラマブルデバイス１１８にかけられるバイアスを特徴付ける又は表すデータを含む。幾つかの実装形態において、量子プロセッサ１０６は、量子プロセッサ設計（即ち、理論的量子プロセッサ）である。デジタルプロセッサ１０２は、シミュレートされるプログラマブルデバイスを制御する、デバイス接続性表現１２２におけるチャンネル１２４のサブセットを識別するように動作可能であり、波形値１２０の対応するサブセットを選択し、表現モデル１２６に送信するように動作可能である。

各波形値１２０は、量子プロセッサ１０６のプログラマブルデバイス１１８にかけられるバイアス１２８（個々に、１２８ａ、１２８ｂ、１２８ｃ）のセットのうち各１つに対応する。説明を簡単にするために、３つのバイアス１２８だけを図１に示す。しかし、当業者は、３つ未満の又は３つを超えるバイアス１２８をプログラマブルデバイス１１８にかけることができることが分かる。１つの実装形態において、波形値１２０ａは、量子ビットにかけられるバイアス１２８ａに対応することができ、システムハミルトニアンにおけるｈ_ｉ項に対応することができる。１つの実装形態において、波形値１２０ｂは、結合強度を設定する結合器にかけられるバイアス１２８ｂに対応することができ、システムハミルトニアンにおけるＪ_ｉｊ項に対応することができる（即ち、量子プロセッサにおける結合器の結合強度）。

ＱＰＵモデル１０４に関連付けられた命令を実行する場合、デジタルプロセッサ１０２は、多くの物理的パラメータ値１１４を設定する。物理的パラメータ値１１４は、プログラマブルデバイス１１８の挙動を特徴付ける巨視的（即ち、直接測定可能な）パラメータ値を含む。場合によっては、物理的パラメータ値１１４を調整して、量子プロセッサ１０６にわたってプログラマブルデバイス１１８を少なくとも部分的に均質化することができる。物理的パラメータ値１１４は、臨界電流、インダクタンス、静電容量、又はこれらの組み合わせに対する値を含むことができる。１つの実装形態において、物理的パラメータは、プログラマブルデバイスのジョセフソン接合によって伝えられる臨界電流である。１つの実装形態において、物理的パラメータ値は、プログラマブルデバイスのジョセフソン接合にわたる静電容量に対する値である。１つの実装形態において、物理的パラメータ値は、プログラマブルデバイスの物体ループにおけるインダクタンスに対する値である。物理的パラメータ値１１４の少なくとも一部を、量子プロセッサ１０６の設計及びプログラマブルデバイス１１８から得る。幾つかの実装形態において、量子プロセッサ１０６が理論的量子プロセッサである場合、物理的パラメータ値１１４の少なくとも一部を、外部ユーザによって規定する。

デジタルプロセッサ１０２は、物理的パラメータ値１１４及び波形値１２０に基づいて出力値１３０のセットの形で応答を計算するために表現モデル１２６を使用する。幾つかの実装形態において、表現モデル１２６は、個々のプログラマブルデバイス１１８の各応答を特徴付ける又は表す。幾つかの実装形態において、表現モデル１２６は、多くのプログラマブルデバイス１１８の応答を特徴付ける。プログラマブルデバイスのアニーリングパラメータを、出力値１３０から得ることができる。アニーリングパラメータは、量子プロセッサ１０６のエネルギー尺度に関する情報を提供することができる。例えば、トンネリングエネルギー及び量子ビットの永久電流などのアニーリングパラメータを、出力値１３０から得ることができる。場合によっては、量子プロセッサ１０６は、理論的量子プロセッサ又は量子プロセッサ設計である。幾つかの実装形態において、デジタルプロセッサ１０２は、出力値１３０を古典的状態（例えば、＋１又は－１の状態）に変換し、デジタルプロセッサ１０２を介して古典的状態をユーザに返す。

動作中のシステム１００の用途例において、ユーザは、較正実験用の量子プロセッサ１０６で「量子ビットＡ」と名付けられたプログラマブルデバイス１１８にバイアスをかけることをシミュレートするために、要求をサーバー１０８に送信する。サーバー１０８は、波形１１２を、生成してデジタルプロセッサ１０２に送信する。波形１１２の受信時に、デジタルプロセッサ１０２は、量子プロセッサ１０６の全プログラマブルデバイス１１８（例えば、「量子ビットＡ」、「量子ビットＢ」など）を特徴付ける又は表すデジタル波形表現１１６を生成する。デジタルプロセッサ１０２は、量子プロセッサ１０６の全プログラマブルデバイス１１８にかけられるバイアスを表す波形値１２０のセットにデジタル波形表現１１６を分解する。デバイス接続性表現１２２は、「量子ビットＡ」のＣＪＪにかけられるバイアスを表す第１のチャンネル１２４ａ「量子ビット－ｃｊｊ－Ａ」、「量子ビットＡ」の物体ループにかけられるバイアスを表す第２のチャンネル１２４ｂ「量子ビット－ｆｂ－Ａ」、及び「量子ビットＢ」のＣＪＪにかけられるバイアスを表す第３のチャンネル１２４ｃ「量子ビット－ｃｊｊ－Ｂ」を含む（実装形態は典型的に、実質的により大きい数のチャンネル１２４を使用することができ、ここで説明を簡単にするために、３つのチャンネルだけを選択することに留意しよう）。「量子ビットＡ」をシミュレートするために、デジタルプロセッサ１０２は、デバイス接続性表現１２２における「量子ビットＡ」に通信可能に結合される線を表すチャンネル（例えば、チャンネル「量子ビット－ｃｊｊ－Ａ」１２４ａ及びチャンネル「量子ビット－ｆｂ－Ａ」１２４ｂ）のサブセットを識別する。デジタルプロセッサは、波形値１２０からチャンネル「量子ビット－ｃｊｊ－Ａ」及びチャンネル「量子ビット－ｆｂ－Ａ」にバイアスをかける命令を表す波形値１２０ａ、１２０ｂの対応するサブセットを選択する。デジタルプロセッサ１０２は、表現モデル１２６を使用し、波形値１２０ａ、１２０ｂ及び物理的パラメータ値１１４に基づいて応答を計算する。

場合によっては、サーバー１０８は、量子プロセッサ１０６で実行されるべき波形１１２を送信してもよい。問題が量子プロセッサ１０６で解決されるべきである場合、波形１１２は、図１における破線の矢印によって例示される順序に従うように動作可能である。

破線の矢印によって例示される順序の実装形態の例において、波形１１２は、量子プロセッサ１０６で実行可能である。量子プロセッサ１０６は、Ｉ／Ｏエレクトロニクス１１０を介して波形１１２を受信するように動作可能である。量子プロセッサ１０６は、波形１１２を実行するように動作可能であり、バイアス１２８をプログラマブルデバイス１１８にかけることを含むことができる。バイアス１２８を、制御線１３２を介してプログラマブルデバイス１１８にかけることができる。制御線１３２を、プログラマブルデバイス１１８に通信可能に結合する。例えば、システムハミルトニアンのｈ_ｉ項を実現する量子ビットに誘導結合される制御線を介して、バイアスを量子ビットにかけることができる。別の例において、システムハミルトニアンのＪ_ｉｊ項を実現する誘導結合制御線を介して、バイアスを結合器にかけることができる。

量子プロセッサ１０６は、出力値１３０の形で応答を計算するように動作可能である。量子アニーリング処理及びエネルギー尺度（例えば、横エネルギーＡ（ｓ）、及び問題ハミルトニアンＢ（ｓ）に加えられるエネルギー）に関する情報を提供するアニーリングパラメータを、出力値１３０から得ることができる。アニーリングパラメータの例は、永久電流、トンネリングエネルギー、及びプログラマブルデバイス１１８の他のパラメータを含むことができる。幾つかの実装形態において、量子プロセッサ１０６は、物理的パラメータ値１１４を設定するように動作可能でなく、従って、物理的パラメータ値を得る。物理的パラメータ値１１４を、出力値１３０から得ることができる。物理的パラメータの例は、臨界電流、インダクタンス、及び静電容量を含むことができる。場合によっては、ＱＰＵモデル１０４によって計算される出力値１３０は、量子プロセッサ１０６によって計算される出力値１３０の大きさの範囲内にある、又は量子プロセッサ１０６によって計算される出力値１３０に等しい。

図２は、本システム及び方法による、量子プロセッサをシミュレートする方法２００を例示するフローチャートである。方法２００は、他の実装形態において、特定の動作を省略する、及び／又は追加動作を追加することができるが、動作２０２～２１６を含む。１つ又は複数のデジタルプロセッサ、１つ又は複数の持続性コンピュータ可読記憶媒体（ここで、持続性プロセッサ可読記憶媒体とも呼ばれる）、及び任意選択的に物理的アナログプロセッサを含む計算システムによって、命令、又はユーザによって提示された問題に応じて、方法２００を実行することができる。

方法２００は、例えば、別のルーチンからの呼び出しに応じて、２０２で開始する。

２０４で、デジタル波形表現を生成する。デジタル波形表現を生成することは、デジタルプロセッサ及び量子プロセッサの両方に結合されるサーバーから受信されるアナログ波形に基づいてデジタル波形表現を生成することを含むことができる。１つの実装形態において、デジタル波形表現は、量子プロセッサにおけるプログラマブルデバイスのセットを特徴付ける又は表す。１つの実装形態において、デジタル波形表現は、理論的量子プロセッサ（例えば、量子プロセッサ設計）における全プログラマブルデバイスを特徴付ける又は表す。

２０６で、デジタル波形表現を波形値のセットに分解する。多くのチャンネルを含むデバイス接続性表現に基づいて、デジタル波形表現を波形値のセットに分解することができる。デバイス接続性表現は、デバイス指定、デバイス接続性、及び量子プロセッサにおけるプログラマブルデバイスにかけられるバイアスを特徴付けるデータを含むことができる。１つの実装形態において、デジタル波形表現を波形値のセットに分解することは、量子プロセッサにバイアスをかける制御線に対するプログラマブルデバイスの通信可能結合を表す多くのチャンネルに基づいてデジタル波形表現を波形値のセットに分解することを含むことができる。

２０８で、デバイス接続性表現におけるチャンネルのサブセットを識別する。デバイス接続性表現におけるチャンネルのサブセットを識別することは、量子プロセッサにおけるプログラマブルデバイスのサブセットを制御するチャンネルのサブセットを識別することを含むことができる。１つの実装形態において、デバイス接続性表現におけるチャンネルのサブセットを識別することは、理論的量子プロセッサ（即ち、量子プロセッサ設計）におけるプログラマブルデバイスのサブセットを制御するチャンネルのサブセットを識別することを含む。

２１０で、チャンネルのサブセットに対応する波形値のサブセットを、波形値のセットから選択する。チャンネルのサブセットに対応する波形値のサブセットを選択することは、量子プロセッサにおける各プログラマブルデバイスにかけられるバイアスを各々が表す波形値のサブセットを選択することを含むことができる。波形値は、システムハミルトニアンのｈ_ｉ項を実現する量子ビットにかけられる各バイアス、又はシステムハミルトニアンのＪ_ｉｊ項（即ち、結合強度）を実現する結合器にかけられる各バイアスに対応する多くのセット又は数のセットであることができる。１つの実装形態において、チャンネルのサブセットに対応する波形値のサブセットを選択することは、量子プロセッサにおける量子ビットにかけられるバイアスを各々が表す波形値のサブセットを選択することを含む。１つの実装形態において、チャンネルのサブセットに対応する波形値のサブセットを選択することは、理論的量子プロセッサ（即ち、量子プロセッサ設計）におけるプログラマブルデバイスにかけられるバイアスを各々が表す波形値のサブセットを選択することを含む。

２１２で、多くの物理的パラメータ値を設定する。物理的パラメータは、プログラマブルデバイスの挙動を特徴付ける巨視的（即ち、直接測定可能な）パラメータを含む。物理的パラメータ値を設定して、量子プロセッサにわたってプログラマブルデバイスを少なくとも部分的に均質化することができる。物理的パラメータの例は、プログラマブルデバイスのＪＪによって伝えられる臨界電流、プログラマブルデバイスの物体ループのインダクタンス、プログラマブルデバイスのＪＪにわたる静電容量、又はこれらの組み合わせを含むことができる。１つの実装形態において、多くの物理的パラメータ値を設定することは、臨界電流、インダクタンス、静電容量、又はこれらの組み合わせに対する値を設定することを含むことができる。

２１４で、応答を計算する。応答を計算することは、２１２で設定された物理的パラメータ値の数及び２１０で選択された波形値のサブセットに基づいて、出力値のセットを計算する表現モデルを実施することを含むことができる。表現モデルは、プログラマブルデバイスの応答、又は量子プロセッサにおける多くのプログラマブルデバイス間の相互作用を特徴付ける。幾つかの実装形態において、応答を計算することは、量子プロセッサにおけるプログラマブルデバイスのセットの応答を特徴付ける出力値のセットを計算することを含むことができる。幾つかの実装形態において、応答を計算することは、理論的量子プロセッサ（即ち、量子プロセッサ設計）におけるプログラマブルデバイスのセットの応答を特徴付ける出力値のセットを計算することを含むことができる。幾つかの実装形態において、応答を計算することは、出力値のセットを古典的状態に変換し、古典的状態をユーザに返すことを更に含むことができる。

２１６で、方法２００を、例えば再度呼び出すまで、方法２００は、終了する。

図３は、デジタルコンピュータ３０２を含む計算システム３００を例示する。デジタルコンピュータ３０２の例は、古典的デジタル処理タスクを実行するために使用可能な１つ又は複数のデジタルプロセッサ３０４を含む。デジタルコンピュータ３０２は、少なくとも１つのシステムメモリ３０６、及びシステムメモリ３０６を含む様々なシステム構成要素をデジタルプロセッサ３０４に結合する少なくとも１つのシステムバス３０８を更に含んでもよい。システムメモリ３０６は、ＱＰＵモデル命令モジュール３１０及び他の命令を記憶してもよい。他の命令は、デバイスオブジェクトモデルを抽出し、プロセッサ設計を確認する方法を含むことができる。システムメモリ３０６は、デバイスを収集して修正する方法、オブジェクトデバイスモデルからデータを集約して検索する方法、及び集約データを継続して管理する方法を１つ又は複数のプロセッサに実施させるプロセッサ実行可能命令を記憶してもよい。システムメモリ３０６は、複数のアルゴリズム（例えば、較正アルゴリズム）に各々が適用可能な方法を記憶することができる。

システムメモリ３０６は、動作中のプロセッサを表すデータ構造を記憶することができる。動作中のプロセッサは、較正又は試験中のプロセッサを含むことができる。データ構造を、較正用の複数のアルゴリズムに適用することができる。データ構造は、デバイスのセットの表現、デバイスの各セットの間の接続性、各デバイスの固有特性、及び各デバイスに関するバイアス情報を含むことができる。システムメモリ３０６は、データ構造及び各デバイス用の規定のセットをロードするインターフェース（例えば、図６のデバイス接続性表現６１４）を記憶することができる。

デジタルプロセッサ３０４は、例えば、１つ又は複数の中央処理装置（「ＣＰＵ」）、グラフィック処理ユニット（「ＧＰＵ」）、デジタル信号プロセッサ（「ＤＳＰ」）、特定用途向け集積回路（「ＡＳＩＣ」）、プログラマブルゲートアレイ（「ＦＰＧＡ」）、プログラマブル論理制御器（「ＰＬＣ」）など、及び／又はこれらの組み合わせの任意の論理処理ユニット又は回路（例えば、集積回路）であってもよい。

幾つかの実装形態において、計算システム３００は、１つ又は複数の量子プロセッサ３１４を含むことができるアナログコンピュータ３１２を含む。デジタルコンピュータ３０２は、例えば制御器３１６を介して、アナログコンピュータ３１２と通信してもよい。ここでより詳細に記載のように、デジタルコンピュータ３０２の命令でアナログコンピュータ３１２によって、特定の計算を実行してもよい。

デジタルコンピュータ３０２は、ユーザ入出力サブシステム３１８を含んでもよい。幾つかの実装形態において、ユーザ入出力サブシステムは、１つ又は複数のユーザ入出力構成要素（例えば、ディスプレイ３２０、マウス３２２、及び／又はキーボード３２４）を含む。

システムバス３０８は、メモリ制御器を有するメモリバス、周辺バス、及びローカルバスを含む任意の既知のバス構造又はアーキテクチャを使用することができる。システムメモリ３０６は、不揮発性メモリ（例えば、読み出し専用メモリ（「ＲＯＭ」）、スタティックランダムアクセスメモリ（「ＳＲＡＭ」）、フラッシュＮＡＮＤ）、及び揮発性メモリ（例えば、ランダムアクセスメモリ（ＲＡＭ）（図示せず））を含んでもよく、持続性コンピュータ又はプロセッサ可読記憶媒体を含んでもよい。

更に、デジタルコンピュータ３０２は、他の持続性コンピュータ又はプロセッサ可読記憶媒体、又は不揮発性メモリ３２６を含んでもよい。不揮発性メモリ３２６は、ハードディスク（例えば、磁気ディスク）を読み書きするハードディスクドライブ、取り外し可能光ディスクを読み書きする光ディスクドライブ、及び／又はソリッドステート媒体（例えば、ＮＡＮＤベースのフラッシュメモリ）を読み書きするソリッドステートドライブ（ＳＳＤ）を含む様々な形をとってもよい。光ディスクは、ＣＤ－ＲＯＭ又はＤＶＤであることができる一方、磁気ディスクは、硬質回転磁気ディスク、又は磁気フロッピーディスク又はディスケットであることができる。不揮発性メモリ３２６は、システムバス３０８を介してデジタルプロセッサと通信してもよく、システムバス３０８に結合された適切なインターフェース又は制御器３１６を含んでもよい。不揮発性メモリ３２６は、プロセッサ又はコンピュータ可読命令、データ構造、又はデジタルコンピュータ３０２用の他のデータ（プログラムモジュールとも呼ばれる）用の長期記憶装置としての機能を果たしてもよい。

デジタルコンピュータ３０２は、ハードディスク、光ディスク及び／又はソリッドステート記憶媒体を使用するように記載されているが、他のタイプの持続性及び不揮発性コンピュータ可読媒体（例えば、磁気カセット、フラッシュメモリカード、フラッシュ、ＲＯＭ、スマートカードなど）を使用することができることが、当業者は分かる。幾つかのコンピュータアーキテクチャは、持続性揮発性メモリ及び持続性不揮発性メモリを使用することが、当業者は分かる。例えば、揮発性メモリにおけるデータを、不揮発性メモリにキャッシュすることができる。又は、ソリッドステートディスクは、集積回路を使用して、不揮発性メモリを提供する。

様々なプロセッサ又はコンピュータ可読命令、データ構造、又は他のデータを、システムメモリ３０６に記憶することができる。例えば、システムメモリ３０６は、遠隔クライアントと通信し、デジタルコンピュータ３０２及びアナログコンピュータ３１２上の資源を含む資源の使用をスケジュールする命令を記憶してもよい。更に、例えば、システムメモリ３０６は、少なくとも１つのプロセッサによってプロセッサ実行可能命令又はデータを実行する場合、ここに記載の量子プロセッサシミュレーション方法を実行する命令を実行する様々なアルゴリズムを少なくとも１つのプロセッサに実行させるプロセッサ実行可能命令又はデータのうち少なくとも１つを記憶してもよい。例えば、システムメモリ３０６は、デジタル波形表現を生成し、デバイス接続性表現におけるチャンネルに対応する波形値を選択し、及び／又は応答を計算するプロセッサ又はコンピュータ可読命令を含む量子プロセッサシミュレーション命令モジュール３１０を記憶してもよい。このような規定は、例えばここでより詳細に記載のように、波形表現を波形値のセットに分解すること、及び出力値のセットを計算することを含んでもよい。

幾つかの実装形態において、システムメモリ３０６は、アナログコンピュータ３１２に対する前処理、相互処理及び後処理を実行するプロセッサ又はコンピュータ可読計算命令及び／又はデータを記憶してもよい。システムメモリ３０６は、アナログコンピュータ３１２と相互作用するアナログコンピュータインターフェース命令のセットを記憶してもよい。アナログコンピュータ３１２は、少なくとも１つのアナログプロセッサ（例えば、量子プロセッサ３１４）を含んでもよい。絶縁環境で、例えば、熱、磁場及び他の外部雑音（図示せず）から量子コンピュータの内部要素を遮蔽する絶縁環境で、アナログコンピュータ３１２を設けることができる。絶縁環境は、例えば、約１°Ｋ（ケルビン）未満の温度までアナログプロセッサを低温で冷却するように動作可能な冷却器（例えば、希釈冷却器）を含んでもよい。

アナログコンピュータ３１２は、プログラマブル素子（例えば、量子ビット、結合器、及び他のプログラマブルデバイス）を含むことができる。量子ビットを、読み出しシステム３２８を介して読み出すことができる。読み出し結果を、デジタルコンピュータ３０２の他のコンピュータ又はプロセッサ可読命令によって受信することができる。量子ビットを、量子ビット制御システム３３０を介して制御することができる。量子ビット制御システム３３０は、オンチップデジタル／アナログ変換器（ＤＡＣ）、及び目標デバイスにバイアスをかけるように動作可能なアナログ線を含むことができる。量子ビットを結合する結合器を、結合器制御システム３３２を介して制御することができる。結合器制御システム３３２は、同調素子（例えば、オンチップＤＡＣ及びアナログ線）を含むことができる。

設計オブジェクトモデルは、システムの設計の意図を明確に示すシステム（例えば、計算システム）のデータの表現であり、プロセッサ（例えば、量子プロセッサ）におけるデバイスの入出力ポートの記述を含むことができる。デバイスの物理的設計を表すデバイスオブジェクトモデルを、デバイス接続性表現を読み取ることによって生成することができる。存在、様々な特性、バイアス、及びプロセッサにおけるデバイスの接続性を、デバイス接続性表現からプログラム可能に抽出することができる。設計オブジェクトモデル及び／又はデバイス接続性表現を確認する既存の手法は、製造されるべき関連プロセッサを必要とし、確認ステップは、手動であり、その結果、間違いやすい。図４、図５、及び図６は、デバイス接続性表現を生成し、関連プロセッサの製造を必要とすることなく、設計オブジェクトモデルを確認するシステム及び方法を説明する。

図４は、本システム及び方法による、プロセッサでデバイス接続性表現を生成する方法４００の例のフロー図である。幾つかの実装形態において、方法４００によって生成されるデバイス接続性表現を、図１のデバイス接続性表現１２２又は図２の方法２００で実施することができる。幾つかの実装形態において、方法４００の後に、図５の方法５００が続くことができる。方法４００は、他の実装形態において、特定の動作を省略する、及び／又は追加動作を追加することができるが、動作４０２～４２０を含む。方法４００を、プロセッサ（例えば、図３のデジタルプロセッサ３０４）によって実行することができる。

方法４００は、例えば、別のルーチンからの呼び出しに応じて、４０２で開始する。

４０４で、概念設計を生成する。概念設計は、プロセッサ設計に対するユーザの意図の表現であることができる。概念設計は、プロセッサ設計の少なくとも１つの構造又は特徴のシミュレーションを含むことができる。例えば、概念設計は、超伝導集積回路におけるジョセフソン接合のシミュレーションを含むことができる。

４０６で、設計実装形態を生成して、概念設計を実現する。設計実装形態は、集積回路レイアウトであることができる。１つの実装形態において、設計実装形態を生成することは、アナログ設計及びシミュレーション環境でアナログプロセッサレイアウトを設計することを含む。

４０８で、設計概略図を生成する。設計概略図を、設計実装形態（即ち、アナログプロセッサレイアウト）に基づいて生成してもよい。１つの実装形態において、設計概略図を、概念設計に基づいて生成してもよい。設計概略図は、レイアウト対概略図ツールによって検証可能である。幾つかの実装形態において、設計概略図は、他の従来の電子設計自動化ツールによって検証可能である。１つの実装形態において、設計概略図を、設計実装形態と同じアナログ設計及びシミュレーション環境で生成することができる。

４１０で、デバイス概略図を抽出する。デバイス概略図を、設計概略図から抽出してもよい。デバイス概略図は、有向非巡回グラフに対応してもよい。１つの実装形態において、デバイス概略図は、有向非巡回グラフの要素（例えば、頂点、葉など）に対応する少なくとも１つの原子デバイスノードを含む。

４１２で、デバイス接続性データを、デバイス概略図から抽出する。デバイス接続性データを、デバイス接続性グラフで表してもよい。デバイス接続性データを、ネットリスト装置、デバイス概略図をテキストファイルに書き出すツールによって抽出することができ、デバイス接続性データの各特徴を表す。１つの実装形態において、デバイス接続性データを、特注書き込みネットリスト装置によって抽出する。デバイス接続性データは、デバイス特性、及び少なくとも１つの隣接デバイスに対する各デバイスの接続性を含むことができる。デバイス特性の１つの例は、デバイスのタイプ又は機能を示すデバイス指定である。例えば、デバイス指定は、デバイスが量子ビットであることを示してもよい。デバイス特性の別の例は、デバイスに添付されたメタデータを含むことができる特性注釈である。特性注釈は、少なくとも１つのデフォルト特性を含むことができる。１つの実装形態において、デバイス接続性データを抽出することは、デバイス指定、特性注釈、隣接デバイス接続（即ち、局所バイアス）、又はこれらの組み合わせを抽出することを含む。

任意選択的に、４１４で、デバイス接続性データを、持続性コンピュータ可読媒体に記憶されたデバイス接続性表現に書き込む。

４１６で、バイアス情報を抽出する。バイアス情報を、アルゴリズムによってデバイス接続性データから抽出することができる。バイアス情報を抽出することは、大域バイアスのセットを抽出することを含んでもよい。大域バイアスは、大域バイアス線のセットによって少なくとも１つのデバイスにかけられるバイアスを含む。大域バイアス線は、連続してデバイスのセットにバイアスをかけることができる。量子プロセッサにおいて、大域バイアス線は、パッド（例えば、ボンディングパッド）をデバイスのセットに電気的に結合し、各バイアスを各デバイスにかける。バイアス情報は、量子プロセッサにおけるデバイスの各セットに対するパッドの電気的結合の表現を含む。１つの実装形態において、バイアス情報を抽出することは、少なくとも１つの隣接デバイスによってデバイスにかけられるバイアスを含む局所バイアスのセットを抽出することを含む。

４１８で、バイアス情報を、デバイス接続性表現に書き込む。動作４１４を方法４００で省略した場合、デバイス接続性データ及びバイアス情報の両方を、４１８でデバイス接続性表現に書き込む。

４２０で、方法４００を、例えば再度呼び出すまで、方法４００は、終了する。

場合によっては、デバイスオブジェクトモデルを、プロセッサ設計の正確な概念表現と考えることができる。従って、デバイスオブジェクトモデルの特定の検査を実行して、プロセッサ設計の正確さ及び完全性を確認することが望ましい。１つの実装形態において、デバイスオブジェクトモデルの検査は、特定の数の量子ビットが含まれていることを検査することを含むことができる。メモリにおけるデバイス接続性表現を読み込むことによって、デバイスオブジェクトモデルを生成することができるので、デバイス接続性データ特性を含むデバイス接続性表現の特性を規則のリストに対して検査することによって、デバイスオブジェクトモデルを確認することができる。規則は、プロセッサの特定の設計に左右され、設計意図を示す。規則の例は、特定の数の量子ビットを有するプロセッサである。デバイス接続性表現は、設計実装形態を含むチェーンの一部である。従って、特性が規則に合格しない場合、不合格特性を、識別し、設計実装形態に戻って追跡することができ、特性が規則に合格するまで、設計実装形態を調整することができる。

図５は、本システム及び方法による、プロセッサにおけるデバイス接続性表現に基づいてデバイスオブジェクトモデルを確認する方法５００の例のフロー図である。幾つかの実装形態において、方法５００の前に、図４の方法４００が来ることができる。方法５００は、他の実装形態において、特定の動作を省略する、及び／又は追加動作を追加することができるが、動作５０２～５２０を含む。方法５００を、プロセッサ（例えば、図３のデジタルプロセッサ３０４）によって実行することができる。

方法５００は、例えば、別のルーチンからの呼び出しに応じて、５０２で開始する。

５０４で、デバイス接続性表現をロードする。デバイス接続性表現は、設計実装形態（例えば、設計レイアウト）の少なくとも一部に基づいていることができる。デバイス接続性表現は、少なくとも１つのプログラマブルデバイスを特徴付ける特性のセットを含むことができる。１つの実装形態において、デバイス接続性表現をロードすることは、較正環境でデバイス接続性表現をロードすることを含む。幾つかの実装形態において、デバイス接続性表現をロードすることは、デバイスオブジェクトモデル（例えば、図６におけるデバイスオブジェクトモデル６２２）をロードすることを含むことができる。

５０６で、ｎ個の規則のセットを識別する。ｎ個の規則のセットは、デバイス接続性表現の特性を検査することができる。幾つかの実装形態において、ｎ個の規則のセットは、デバイス概略図、デバイス接続性データ、バイアス情報、又はこれらの組み合わせの特性を検査することができる。ｎ個の規則のセットは、下記のうち少なくとも１つを検査することができる。
プログラマブルデバイス（例えば、量子ビット、結合器、シフトレジスタ要素、読み出し要素など）の存在及び／又は数。
各プログラマブルデバイスに関連付けられた制御デバイス（例えば、デジタル／アナログ変換器（ＤＡＣ））の完全性及び／又は数。
量子ビットの次数、制御デバイスとプログラマブルデバイスとの間の接続などを含むデバイス接続性データ特性。
シフトレジスタグラフの視覚表現の検査、量子ビットから読み出し要素への結合（例えば、読み出しルート）などを含むシフトレジスタグラフ。
一意アドレス可能ＤＡＣの存在、並列プログラミングの速度、充填アドレス可能空間の効率などを含むアドレス指定線特性。
デバイスのバイアス着色（例えば、隣接量子ビットから独立してアニールする各量子ビットの能力）。

幾つかの実装形態において、ｎ個の規則のセットを識別することは、上述の特性と異なる特性を検査するｎ個の規則のセットを識別することを含むことができる。

５０８で、ｉ番目の規則をｎ個の規則のセットから選択する（但し、１≦ｉ≦ｎ）。例えば、１番目の規則をｎ個の規則のセットから選択する。

５１０で、デバイス接続性表現がｉ番目の規則に合格したか又は合格しなかったかを判定する。例えば、デジタルプロセッサは、デバイス接続性表現が１番目の規則に合格したか又は合格しなかったかを判定することができる。例えば、デジタルプロセッサは、デバイス接続性表現が特定の数の量子ビットを含むかどうかを判定することができる。デバイス接続性表現は、デバイス接続性データから書き込まれたデバイスの表現を含む。更に、デバイス接続性表現は、バイアス情報から書き込まれたバイアスの表現を含む。デバイス接続性表現の各要素を、各デバイス接続性データ特性に関連付けることができる。各デバイス接続性データ特性は、動作５０４の設計実装形態の一部に対応することができる。デバイス接続性表現がｉ番目の規則に合格した場合、動作５１８を実行する。デバイス接続性表現がｉ番目の規則に合格しなかった場合、動作５１２を実行する。例えば、デバイス接続性表現が特定の数の量子ビットを必要とすることを示す１番目の規則に、デバイス接続性表現が合格しなかった場合、動作５１２を実行する。

５１２で、不合格デバイス接続性データ特性を識別する。不合格デバイス接続性データ特性は、１番目の規則に合格しないことがある。例えば、デバイス接続性データが特定の数の量子ビットを必要とすることを１番目の規則が示す場合、デジタルプロセッサは、不合格デバイス接続性データ特性を量子ビットの数として識別してもよい。デバイス接続性データを、設計概略図に基づいているデバイス概略図から抽出することができる。次に、設計概略図を、設計実装形態に基づいて生成することができる。従って、上述の要素を含むチェーン（図６のシステム６００に記載）を、デバイス接続性データから設計実装形態に追跡することができる。

５１４で、不合格デバイス接続性データ特性に対応する設計実装形態の一部を識別する。例えば、デバイス接続性表現が特定の数の量子ビットを必要とすることを示す１番目の規則の場合、設計実装形態は、アナログプロセッサレイアウトであり得、不合格デバイス接続性データ特性は、量子ビットの数である。従って、デジタルプロセッサは、量子ビットの数に対応するアナログプロセッサレイアウトの一部を識別することができる。

５１６で、デバイス接続性表現がｉ番目の規則に合格するまで、設計実装形態の少なくとも一部を調整する。例えば、デバイス接続性表現が特定の数の量子ビットを必要とすることを示す１番目の規則の場合、アナログプロセッサレイアウトの一部を調整することができる。アナログプロセッサレイアウトを調整すると、例えば、不合格デバイス接続性データ特性を変更することによって、デバイス接続性表現を直接的又は間接的に変更することができる。１番目の規則によって示される量子ビットの数をデバイス接続性表現が含むまで、アナログプロセッサレイアウトを調整することができる。幾つかの実装形態において、設計実装形態の少なくとも一部を調整すると、設計概略図、デバイス概略図、バイアス情報、又はこれらの組み合わせを変更することによって、デバイス接続性表現を直接的又は間接的に変更することができる。

５１８で、デバイス接続性表現がｎ個の規則の全セットに合格したかどうかを判定する。デバイス接続性表現がｎ個の規則の全セットに合格した場合、方法５００を、例えば再度呼び出すまで、方法５００は、動作５２０で終了する。デバイス接続性表現がｎ個の規則の全セットに合格しなかった場合、又はｎ個の規則のセットのうち全規則が検査されているとは限らない場合、動作５０８を実行する。このような場合、次の規則（即ち、ｉ＋１番目の規則）を、動作５０８で選択し、方法５００の次の動作を実行する。例えば、少なくとも１つの実装形態において、ｎ＝２及びｎ個の規則のセットは、デバイス接続性表現が特定の数の量子ビットを必要とすることを示す１番目の規則、及びデバイス接続性表現が特定の数のＤＡＣを必要とすることを示す２番目の規則を含むことができる。デジタルプロセッサは、デバイス接続性表現がこれらの２つの規則に合格したかどうかを判定してもよい。デバイス接続性表現がこれらの２つの規則に合格した場合、方法５００は、５２０で終了する。デバイス接続性表現が、１番目の規則に合格し、２番目の規則に合格しなかった（即ち、必要な数の量子ビットを含み、必要な数のＤＡＣを含まない、又はＤＡＣの数が検査されていない）場合、動作５０８を実行する。次に、ＤＡＣの数を示す２番目の規則を識別し、方法５００の次の動作を実行する。

幾つかの実装形態において、方法５００におけるデバイス接続性表現を、デバイスオブジェクトモデルと交換することができる。このような場合、動作５０４を、デバイスオブジェクトモデルをロードする動作と交換する。デバイスオブジェクトモデルをロードすることは、デバイス概略図からデバイス接続性データ及びバイアス情報の表現を抽出することを含むことができる。デバイスオブジェクトモデルをロードすることは、較正ソフトウェア環境でデバイス接続性データ及びバイアス情報をロードすることを含むことができる。デバイス接続性データは、隣接デバイスに対するデバイスの局所バイアスを含むことができ、バイアス情報は、デバイスのセットに対するアナログ線の大域バイアスを含むことができる。

図４の方法４００を使用して、デバイス接続性表現を生成することができ、図５の方法５００を使用して、デバイスオブジェクトモデルを確認することができる。図６のシステム６００を含む命令を記憶するデジタルプロセッサによって、方法４００及び方法５００のうち少なくとも１つを実行することができる。

図６は、設計オブジェクトモデルを抽出して確認するシステム６００の例の略図である。システム６００の要素を、持続性コンピュータ可読記憶媒体に記憶することができる。持続性コンピュータ可読記憶媒体は、実行される場合、システム６００の要素を含む動作をデジタルプロセッサに実行させる。

システム６００は、プロセッサ設計に対するユーザの意図の表現であることができる概念設計６０２を含む。１つの実装形態において、概念設計６０２は、超伝導集積回路の一部を構成する構造（例えば、ジョセフソン接合）のシミュレーションを含むことができる。概念設計６０２を、設計実装形態６０４で実現することができる。設計実装形態６０４は、設計レイアウトの少なくとも一部であることができる。１つの実装形態において、設計実装形態６０４は、集積回路設計レイアウトの少なくとも一部である。１つの実装形態において、設計実装形態６０４は、アナログプロセッサ（例えば、量子プロセッサ）レイアウトの少なくとも一部である。設計実装形態６０４を、アナログ設計及びシミュレーション環境で生成することができる。システム６００は、設計実装形態６０４に基づいて設計概略図６０６を含む。幾つかの実装形態において、設計概略図６０６は、概念設計６０２に基づいている。設計概略図６０６を、レイアウト対概略図ツール６０８又は他の電子設計自動化ツールを用いて設計実装形態６０４に対して検証することができる。１つの実装形態において、設計実装形態６０４及び設計概略図６０６を、同じアナログ設計及びシミュレーション環境で生成することができる。

システム６００は、デバイス概略図６１０を含む。デバイス概略図６１０を、設計概略図６０６から抽出することができる。幾つかの実装形態において、デバイス概略図６１０は、有向非巡回グラフの形であることができる。例えば、デバイス概略図６１０は、有向非巡回グラフの要素（例えば、頂点、葉など）に対応する少なくとも１つの原子デバイスノードを含むことができる。

システム６００は、デバイス接続性データ６１２を含む。デバイス接続性データ６１２は、デバイス特性、及び少なくとも１つの隣接デバイスに対する各デバイスの接続性を含む。１つの実装形態において、デバイス接続性データ６１２は、グラフであることができる。１つの実装形態において、デバイス接続性データ６１２は、少なくとも１つの隣接デバイスによってデバイスにかけられるバイアスを含む局所バイアスのセットを含む。デバイス特性の１つの例は、デバイスのタイプ又は機能を示すことができるデバイス指定である。例えば、デバイス指定は、デバイスが量子ビットであることを示してもよい。デバイス特性の別の例は、デバイスに添付されたメタデータを含むことができる特性注釈である。デバイス接続性データ６１２を、ネットリストとして知ることもできる。デバイス接続性データ６１２を、デバイス接続性表現６１４に書き込むことができる。

システム６００は、バイアス情報６１６を含む。バイアス情報６１６を、デバイス接続性データ６１２から抽出することができる。バイアス情報６１６は、大域バイアス線のセットによって少なくとも１つのデバイスにかけられるバイアスを含む大域バイアスのセットを含む。量子プロセッサにおいて、大域バイアス線は、パッド（例えば、ボンディングパッド）をデバイスのセットに電気的に結合し、各バイアスを各デバイスにかける。大域バイアス線は、連続してデバイスのセットにバイアスをかけることができる。バイアス情報６１６は、デバイスの各セットに対するパッドの電気的結合の表現を含む。バイアス情報６１６を、デバイス接続性表現６１４に書き込むことができる。

デバイス接続性表現６１４は、デバイス接続性データ６１２から書き込まれたプログラマブルデバイス６１８の表現、及びバイアス情報６１６から書き込まれたバイアス６２０の表現を含む。デバイス接続性表現６１４を、デジタルプロセッサによって読み取ることができる。デバイス接続性表現６１４の読み取りに応じて、デジタルプロセッサは、デバイスオブジェクトモデル６２２を計算することができる。幾つかの実装形態において、デバイス概略図６１０からデバイス接続性データ６１２及びバイアス情報６１６を抽出することによって（即ち、デバイス接続性表現６１４無しで）、デバイスオブジェクトモデル６２２を計算することができる。デバイス接続性データ６１２及びバイアス情報６１６は、較正ソフトウェア環境でロードされるように動作可能である。

システム６００の要素は、概念設計６０２からデバイスオブジェクトモデル６２２まで基準のチェーンを構成する。概念設計６０２を、デバイスオブジェクトモデル６２２に対して確認することができる。確認６２４は、概念設計６０２の概念的正確さを評価するためにデバイスオブジェクトモデル６２２の検査を含むことができる。基準のチェーンをさかのぼることによって、間違いを識別することができる。確認６２４の方法を、図５における方法５００によって説明する。幾つかの実装形態において、デバイスオブジェクトモデル６２２は、量子プロセッサの表現である。

プロセッサ較正は、プログラマブルデバイス、デバイス接続性、及び各較正インスタンスに対するバイアス機構の間の関係の記述を必要とする較正規則のセットを含むことができる。図７は、多くの較正インスタンスでプロセッサを表すのに適しており、図６のシステム６００の特定の要素を含むデータ構造を例示する。

図７は、動作中のプロセッサを表すように動作可能なデータ構造７００の例を示す略図である。データ構造７００の要素を、持続性コンピュータ可読記憶媒体に記憶することができる。持続性コンピュータ可読記憶媒体は、実行される場合、データ構造７００の要素を含む動作をデジタルプロセッサに実行させる。

データ構造７００は、プログラマブルデバイス記述、及びデバイス概略図（例えば、図６のデバイス概略図６１０）から抽出されるバイアス情報を含むデバイス接続性表現７０２を含む。デバイス接続性表現７０２は、プログラマブルデバイス記述をメモリにロードするインターフェースであり、これによって、デバイスオブジェクトモデルを計算する。プログラマブルデバイス記述は、デバイス指定、デバイス接続性、各デバイスの固有特性、及び隣接デバイスによる各デバイスに対する局所バイアスを含むことができる。プログラマブルデバイス記述は、動作下でプロセッサ（例えば、アナログプロセッサ又は量子プロセッサ）を表すことができる。特に、プログラマブルデバイス記述は、較正下で量子プロセスを表すことができる。プログラマブルデバイスの例は、量子ビット、結合器、ＤＡＣ、シフトレジスタ段、読み出し要素、インダクタンス同調器、プロセス制御監視デバイス、及び加熱器（但し、これらに限定されない）を含む。

データ構造７００は、継続較正データ７０４の表現を含む。較正データ７０４は、デバイスオブジェクトモデル７１０に集約され、デバイスオブジェクトモデル７１０から検索されるデータであることができる。データ構造７００は、プログラマブルデバイス規定７０６の表現を含む。プログラマブルデバイス規定７０６は、各プログラマブルデバイスに対する構成特性注釈、バイアス注釈、及び接続性注釈を含む。プログラマブルデバイス規定７０６は、メタオブジェクト（例えば、構造及びクラス）の少なくとも１つのセットを含む。更に、データ構造７００は、デバイスを収集して修正する方法を含むプログラマブルデバイス方法７０８用の命令を含む。プログラマブルデバイス方法７０８の幾つかの例は、下記を含むことができる（但し、下記に限定されない）。
特定の量子ビットに結合された量子ビットのセットを識別すること。
特定のＤＡＣをアドレス指定するバイアスを識別すること。
特定のデバイスに関連付けられたＤＡＣのセットを識別すること。
量子ビットから読み出しまでの経路の少なくとも一部を形成するシフトレジスタ段を識別すること。

デバイスオブジェクトモデル７１０は、デバイス接続性表現７０２に基づいてプログラマブルデバイス表現を含む。データ構造７００は、較正アルゴリズム７１２用の命令を含む。較正アルゴリズム７１２は、データを集約し、デバイスオブジェクトモデル７１０に含まれるプログラマブルデバイス表現からデータを検索する方法を含むことができる。例えば、較正アルゴリズム７１２を使用して、較正中にデバイスオブジェクトモデル７１０からデバイス表現にデータを集約することができる。較正アルゴリズム７１２は、較正データ７０４のバージョンを継続して管理する方法を含むことができる。

上述の方法、処理、又は技法を、１つ又は複数の持続性プロセッサ可読媒体に記憶された一連のプロセッサ可読命令によって実施することができる。上述の方法、処理、又は技法の方法の幾つかの例を、断熱量子コンピュータ又は量子アニーラー（例えば、少なくとも１つのデジタルプロセッサを含むコンピュータ）の動作をプログラムする又は別の方法で制御する断熱量子コンピュータ又は量子アニーラー又はシステムなどの専用デバイスによって部分的に実行する。代替の例において、特定の動作を省略する、及び／又は追加動作を追加することができることが当業者は分かるが、上述の方法、処理、又は技法は、様々な動作を含んでもよい。単に例示的な目的で動作の例示の順序は、示され、代替の例で変わることができることが、当業者は分かる。上述の方法、処理、又は技法の例示的な動作（act）又は動作（operation）の一部を、反復的に実行する。上述の方法、処理、又は技法の幾つかの動作を、各反復中に、複数の反復の後、又は全反復の終わりに、実行することができる。

要約書に記載の内容を含む例示の実装形態の上述の説明は、網羅的である、又は実装形態を開示の正確な形態に限定するように意図されていない。特定の実装形態及び例は、例示的な目的でここに記載されているが、当業者が分かるように、開示の精神及び範囲から逸脱することなく、様々な均等物の修正を行うことができる。様々な実装形態のここに規定の教示を、量子計算の他の方法（必ずしも、大体上述の量子計算用の例示的な方法とは限らない）に適用することができる。

上述の様々な実装形態を組み合わせて、更なる実装形態を提供することができる。米国特許第９，１５２，９２３号、米国特許出願公開第２００７／０２３９３６６号、２０１９年７月１２日に出願の米国特許出願第６２／８７３，７１１号、及び２０１９年７月２９日に出願の米国特許出願第６２／８７９，９４６号（但し、これらに限定されない）を含む、この明細書で参照され、及び／又は出願データシートに列挙された同一出願人による米国特許出願公開、米国特許出願、外国特許、及び外国特許出願の全部を、全体として参照によりここに引用したものとする。

上述の説明に照らして、これらの変更及び他の変更を、実装形態に行うことができる。一般的に、下記の特許請求の範囲において、使用される用語は、明細書及び特許請求の範囲に開示の特定の実装形態に特許請求の範囲を限定するように解釈されるべきではなく、このような特許請求の範囲に権利を与える均等物の全範囲と共に全ての可能な実装形態を含むように解釈されるべきである。従って、特許請求の範囲は、開示によって限定されない。

Claims (20)

1. 少なくとも１つのデジタルプロセッサの動作の方法であって、
   量子プロセッサトポロジーのプログラマブルデバイスのセットに対するデジタル波形表現を生成することであって、前記量子プロセッサトポロジーは、プログラマブルデバイスの前記セットのうち少なくとも１つにバイアスをかけることができる制御線のセットを指定することと、
   チャンネルのセットを含むデバイス接続性表現に基づいて前記デジタル波形表現を波形値のセットに分解することと、
   前記デバイス接続性表現におけるチャンネルの前記セットのサブセットを識別することと、
   チャンネルの前記セットの前記サブセットに対応する波形値の前記セットのサブセットを選択することと、
   前記量子プロセッサトポロジーのプログラマブルデバイスの前記セットのうち少なくとも１つを特徴付ける複数の物理的パラメータ値を設定することと、
   表現モデルを介して応答を計算することと
   を含む方法。
2. デジタル波形表現を生成することは、量子プロセッサに結合されるサーバーから受信されるアナログ波形に基づいてデジタル波形表現を生成することを含む、請求項１に記載の方法。
3. 前記デジタル波形表現を波形値のセットに分解することは、前記デバイス接続性表現におけるチャンネルの前記セットに基づいて前記デジタル波形表現を波形値のセットに分解することを含み、チャンネルの前記セットは、前記量子プロセッサトポロジーにおける制御線のセットに対するプログラマブルデバイスの前記セットの多くの通信可能結合を表す、請求項１に記載の方法。
4. 前記デバイス接続性表現におけるチャンネルの前記セットのサブセットを識別することは、前記量子プロセッサトポロジーにおける制御線の前記セットのサブセットに通信可能に結合されるプログラマブルデバイスの前記セットのサブセットを表すチャンネルの前記セットのサブセットを識別することを含む、請求項１に記載の方法。
5. チャンネルの前記セットの前記サブセットに対応する波形値の前記セットのサブセットを選択することは、前記量子プロセッサトポロジーにおける各量子ビット及び結合器の一つにかけられるバイアスを各々が表す波形値の前記セットのサブセットを選択することを含む、請求項１に記載の方法。
6. 前記量子プロセッサトポロジーにおけるプログラマブルデバイスの前記セットのうち少なくとも１つを特徴付ける複数の物理的パラメータ値を設定することは、量子プロセッサトポロジーにおけるプログラマブルデバイスの臨界電流、物体インダクタンス及び静電容量のうち少なくとも１つに対する複数の物理的パラメータ値を設定することを含む、請求項１に記載の方法。
7. 表現モデルを介して応答を計算することは、前記複数の物理的パラメータ値及び波形値の前記セットの前記サブセットに基づいて応答を計算することを含む、請求項１に記載の方法。
8. 前記量子プロセッサトポロジーを、物理的量子プロセッサの少なくとも１つの物理的インスタンスに具体化し、量子プロセッサトポロジーのプログラマブルデバイスのセットに対するデジタル波形表現を生成することは、前記物理的量子プロセッサの前記少なくとも１つの物理的インスタンスに対する前記デジタル波形表現を生成することを含む、請求項１に記載の方法。
9. 前記量子プロセッサトポロジーを、理論的量子プロセッサの少なくとも１つの非物理的インスタンスに具体化し、量子プロセッサトポロジーのプログラマブルデバイスのセットに対するデジタル波形表現を生成することは、前記理論的量子プロセッサの前記少なくとも１つの非物理的インスタンスに対する前記デジタル波形表現を生成することを含む、請求項１に記載の方法。
10. 少なくとも１つのデジタルプロセッサと、
    前記少なくとも１つのデジタルプロセッサに通信可能に結合されている少なくとも１つの持続性コンピュータ可読記憶媒体であって、プロセッサ実行可能命令を実行する場合、
    量子プロセッサトポロジーのプログラマブルデバイスのセットに対するデジタル波形表現を生成することであって、前記量子プロセッサトポロジーは、プログラマブルデバイスの前記セットのうち少なくとも１つにバイアスをかけることができる制御線のセットを指定することと、
    チャンネルのセットを含むデバイス接続性表現に基づいて前記デジタル波形表現を波形値のセットに分解することと、
    前記デバイス接続性表現におけるチャンネルの前記セットのサブセットを識別することと、
    チャンネルの前記セットの前記サブセットに対応する波形値の前記セットのサブセットを選択することと、
    前記量子プロセッサトポロジーのプログラマブルデバイスの前記セットのうち少なくとも１つを特徴付ける複数の物理的パラメータ値を設定することと、
    表現モデルを介して応答を計算することと
    を前記少なくとも１つのデジタルプロセッサに実行させるプロセッサ実行可能命令を記憶する少なくとも１つの持続性コンピュータ可読記憶媒体と、
    を含むシステム。
11. 問題を特徴付ける又は表す受信ハミルトニアンに基づいて波形を生成するように動作可能な少なくとも１つのサーバーを更に備え、
    前記少なくとも１つのサーバーは、前記少なくとも１つのデジタルプロセッサに通信可能に結合され、
    前記少なくとも１つのサーバーは、前記受信ハミルトニアンに基づいて生成された前記波形を前記少なくとも１つのデジタルプロセッサに供給し、
    前記少なくとも１つのサーバーは、少なくとも１つの量子プロセッサに通信可能に結合されている、請求項１０に記載のシステム。
12. 量子プロセッサをシミュレートする方法であって、前記量子プロセッサは、制御線のセットに通信可能に結合されるプログラマブルデバイスのセットを含み、制御線の前記セットのうち各１つは、プログラマブルデバイスの前記セットのうち少なくとも１つにバイアスをかけるように動作可能であり、前記方法は、デジタルプロセッサによって実行され、
    デジタル波形表現を生成することと、
    チャンネルのセットを含むデバイス接続性表現に基づいて前記デジタル波形表現を波形値のセットに分解することと、
    前記デバイス接続性表現におけるチャンネルの前記セットのサブセットを識別することと、
    チャンネルの前記セットの前記サブセットに対応する波形値の前記セットのサブセットを選択することと、
    前記量子プロセッサのプログラマブルデバイスの前記セットのうち少なくとも１つを特徴付ける複数の物理的パラメータ値を設定することと、
    表現モデルを介して応答を計算することと
    を含む方法。
13. デジタル波形表現を生成することは、量子プロセッサに結合されるサーバーから受信されるアナログ波形に基づいてデジタル波形表現を生成することを含む、請求項１２に記載の方法。
14. 前記デジタル波形表現を波形値のセットに分解することは、前記デバイス接続性表現におけるチャンネルの前記セットに基づいて前記デジタル波形表現を波形値のセットに分解することを含み、チャンネルの前記セットは、量子プロセッサにおける制御線のセットに対するプログラマブルデバイスの前記セットの多くの通信可能結合を表す、請求項１２に記載の方法。
15. 前記デバイス接続性表現におけるチャンネルの前記セットのサブセットを識別することは、量子プロセッサにおける制御線の前記セットのサブセットに通信可能に結合されるプログラマブルデバイスの前記セットのサブセットを表すチャンネルの前記セットのサブセットを識別することを含む、請求項１２に記載の方法。
16. チャンネルの前記セットの前記サブセットに対応する波形値の前記セットのサブセットを選択することは、量子プロセッサにおける各プログラマブルデバイスにかけられるバイアスを各々が表す波形値の前記セットのサブセットを選択することを含む、請求項１２に記載の方法。
17. 量子プロセッサにおける各プログラマブルデバイスにかけられるバイアスを各々が表す波形値の前記セットのサブセットを選択することは、量子プロセッサにおける量子ビット及び量子プロセッサにおける結合器の一つにかけられるバイアスを各々が表す波形値の前記セットのサブセットを選択することを含む、請求項１６に記載の方法。
18. 量子プロセッサにおけるプログラマブルデバイスの前記セットのうち少なくとも１つを特徴付ける複数の物理的パラメータ値を設定することは、量子プロセッサにおけるプログラマブルデバイスの臨界電流、物体インダクタンス及び静電容量のうち少なくとも１つに対する複数の物理的パラメータ値を設定することを含む、請求項１２に記載の方法。
19. 表現モデルを介して応答を計算することは、前記複数の物理的パラメータ値及び波形値の前記セットの前記サブセットに基づいて応答を計算することを含む、請求項１８に記載の方法。
20. 量子プロセッサをシミュレートするシステムであって、前記量子プロセッサは、制御線のセットに通信可能に結合されているプログラマブルデバイスのセットを含み、制御線の前記セットのうち各１つは、プログラマブルデバイスの前記セットのうち１つにバイアスをかけるように動作可能であり、前記システムは、
    デジタルプロセッサと、
    プロセッサ実行可能命令を実行する場合、
    デジタル波形表現を生成することと、
    チャンネルのセットを含むデバイス接続性表現に基づいて前記デジタル波形表現を波形値のセットに分解することと、
    前記デバイス接続性表現におけるチャンネルの前記セットのサブセットを識別することと、
    チャンネルの前記セットの前記サブセットに対応する波形値の前記セットのサブセットを選択することと、
    前記量子プロセッサのプログラマブルデバイスの前記セットのうち少なくとも１つを特徴付ける複数の物理的パラメータ値を設定することと、
    表現モデルを介して応答を計算することと、
    を前記デジタルプロセッサに実行させるプロセッサ実行可能命令を記憶する持続性コンピュータ可読記憶媒体と、
    を含むシステム。