JP7667297B2 - 低減された温度輝度感度を有するディスプレイ - Google Patents

Description

これは、概して、ディスプレイを有する電子デバイスに関し、より詳細には、有機発光ダイオード（ＯＬＥＤ）ディスプレイなどのディスプレイに関する。

（関連出願の相互参照）
本出願は、２０２１年５月１１日に出願された米国特許出願第１７／３１７，１２８号、及び２０２１年３月４日に出願された米国仮特許出願第６３／１５６，６１２号に対する優先権を主張するものであり、それらの全体が参照により本明細書に組み込まれる。

電子デバイスは、多くの場合、ディスプレイを含む。例えば、携帯電話及びポータブルコンピュータは、通常、ユーザに画像コンテンツを提示するためのディスプレイを備える。ＯＬＥＤディスプレイは、発光ダイオードに基づく表示画素のアレイを有する。このタイプのディスプレイにおいて、各表示画素は、発光ダイオード、及び発光ダイオードを発光させるデータ信号の印加を制御するための関連する薄膜トランジスタを含む。電子デバイス用の満足のいくＯＬＥＤディスプレイを設計することは困難であり得る。

電子デバイスが、表示画素のアレイを有するディスプレイを含んでもよい。表示画素は、有機発光ダイオード表示画素であってもよい。各表示画素は、少なくとも、発光する有機発光ダイオード（ＯＬＥＤ）と、画素の動作を制御し、ディスプレイの温度輝度感度の低減を支援するための関連する薄膜トランジスタを含むことができる。

いくつかの実施形態によれば、ゲートドライバ回路と、ゲートドライバ回路に結合された画素のアレイを含むディスプレイが提供される。アレイ内の少なくとも１つの画素は、アノード端子を有する発光ダイオードと、発光ダイオードと直列に結合された駆動トランジスタであって、ゲート端子、第１のソース－ドレイン端子、及び第２のソース－ドレイン端子を含む駆動トランジスタと、駆動トランジスタの駆動トランジスタのゲート端子に結合された第１のソース－ドレイン端子、データ線に結合された第２のソース－ドレイン端子、及びゲートドライバ回路から第１の走査信号を受信するように構成されたゲート端子を有する、データローディングトランジスタと、駆動トランジスタのゲート端子に結合された第１のソース－ドレイン端子、基準電圧を受け取るように構成された第２のソース－ドレイン端子、及びゲートドライバ回路から第２の走査信号を受信するように構成されたゲート端子を有するゲート電圧設定トランジスタと、を備える。ゲートドライバ回路は、閾値電圧サンプリングフェーズ中に第２の走査信号をアサートし、データプログラミングフェーズ中に第１の走査信号をアサートするように構成することができる。データプログラミングフェーズは、第１の持続時間を有することができ、閾値電圧サンプリングフェーズは、第１の持続時間よりも長い第２の持続時間を有することができる。第２の持続時間は、第１の持続時間よりも少なくとも５～２０倍長くすることができる。

少なくとも１つの画素は、発光ダイオードのアノード端子に結合された第１のソース－ドレイン端子、アノードリセット電圧を受け取るように構成された第２のソース－ドレイン端子、及びゲートドライバ回路から第３の走査信号を受信するように構成されたゲート端子を有するアノードリセットトランジスタを更に含むことができる。少なくとも１つの画素は、駆動トランジスタの第２のソース－ドレイン端子に結合された第１のソース－ドレイン端子、初期化電圧を受け取るように構成された第２のソース－ドレイン端子、及び第３の走査信号を受信するように構成されたゲート端子を有する初期化トランジスタを更に含むことができる。ゲートドライバ回路は、初期化フェーズ中に第２の走査信号及び第３の走査信号をアサートするように構成され得る。少なくとも１つの画素は、正の電源線と駆動トランジスタの第１のソース－ドレイン端子との間に結合された第１のエミッショントランジスタと、駆動トランジスタの第２のソース－ドレイン端子とアノード端子との間に結合された第２のエミッショントランジスタとを更に含むことができる。第１及び第２のエミッショントランジスタは、ゲートドライバ回路からエミッション信号を受信するように構成されたゲート端子を有することができ、ゲートドライバ回路は、閾値電圧サンプリングフェーズ中にエミッション信号をアサートするように構成されている。少なくとも１つの画素内のトランジスタの全ては、半導体酸化物トランジスタであり得る。

いくつかの実施形態によれば、ディスプレイを動作させる方法が提供される。ディスプレイは、ゲートドライバ回路と、画素のアレイとを含むことができ、画素の各々は、少なくとも発光ダイオード、駆動トランジスタ、データローディングトランジスタ、ゲート電圧設定トランジスタ、及び蓄積コンデンサを含む。本方法は、閾値電圧サンプリングフェーズ中に、ゲートドライバ回路を用いて、第２の走査信号をアサートし、ゲート電圧設定トランジスタをアクティブ化することによって、駆動トランジスタの閾値電圧を蓄積コンデンサ上にサンプリングすることと、データプログラミングフェーズ中に、ゲートドライバ回路を用いて、第１の走査信号をアサートし、データローディングトランジスタをアクティブ化することによって、データを蓄積コンデンサ上にロードすることと、を含むことができる。データプログラミングフェーズは、データリフレッシュ動作中の閾値電圧サンプリングフェーズの後に発生し得る。閾値電圧サンプリングフェーズは、データプログラミングフェーズの持続時間よりも少なくとも１０～２０倍長い持続時間を有することができる。

本方法は、初期化フェーズ中にアノードリセットトランジスタをアクティブ化するために、ゲートドライバ回路を用いて、第３の走査信号をアサートすることによって、発光ダイオードのアノードをリセットすることを更に含むことができる。本方法は、ゲートドライバ回路を用いて、初期化フェーズ中に初期化トランジスタをアクティブ化するために第３の走査信号をアサートすることによって、駆動トランジスタにバイアス電圧を印加することを更に含むことができる。各画素は、１つ又は２つのエミッショントランジスタを含むことができる。エミッショントランジスタのうちの少なくとも１つは、初期化フェーズ中に非アクティブ化され、閾値電圧サンプリングフェーズ中にアクティブ化され得る。

いくつかの実施形態によれば、アノード端子を有する発光ダイオードと、発光ダイオードと直列に結合された駆動トランジスタであって、第１のソース－ドレイン端子、第２のソース－ドレイン端子、及びゲート端子を有する駆動トランジスタと、駆動トランジスタのゲート端子に結合された第１のソース－ドレイン端子、データ線に結合された第２のソース－ドレイン端子、及び第１の走査信号を受信するように構成されたゲート端子を有するデータローディングトランジスタと、駆動トランジスタのゲート端子に結合された第１のソース－ドレイン端子、基準電圧を受け取るように構成された第２のソース－ドレイン端子、及び第２の走査信号を受信するように構成されたゲート端子を有するゲート電圧設定トランジスタと、発光ダイオード及び駆動トランジスタと直列に結合されたエミッショントランジスタであって、エミッション信号を受信するように構成されたゲート端子を有するエミッショントランジスタと、アノード端子に結合された第１のソース－ドレイン端子、リセット電圧を受け取るように構成された第２のソース－ドレイン端子、及び第３の走査信号を受信するように構成されたゲート端子を有するアノードリセットトランジスタと、を備える、表示画素が提供される。

表示画素は、（１）ゲート電圧設定トランジスタ及びアノードリセットトランジスタがアクティブ化される初期化フェーズ、（２）ゲート電圧設定トランジスタ及びエミッショントランジスタがアクティブ化される閾値電圧サンプリングフェーズ、及び（３）データローディングトランジスタがアクティブ化されるデータプログラミングフェーズにおいて動作可能であり得る。閾値電圧サンプリングフェーズは、輝度が温度の関数として変化する量を緩和するように（すなわち、ディスプレイの温度輝度感度を緩和するように）選択された持続時間を有することができる。

いくつかの実施形態による、ディスプレイを有する例示的な電子デバイスの図である。 いくつかの実施形態による、有機発光ダイオード（ＯＬＥＤ）表示画素のアレイを有する例示的なディスプレイの図である。 いくつかの実施形態による、閾値電圧サンプリングフェーズ中のサンプリング電流を示す図である。 いくつかの実施形態による、ディスプレイ内の温度輝度感度が閾値電圧サンプリング持続時間の関数としてどのように変化するかを示すプロットである。 いくつかの実施形態による、データプログラミングフェーズとは別の延長された閾値電圧サンプリングフェーズを実行するように動作可能な例示的な表示画素の回路図である。 いくつかの実施形態による、図５Ａに示す画素のリフレッシュ動作中の関連する制御波形の挙動を示すタイミング図である。 いくつかの実施形態による、図５Ａに示す画素の垂直帰線消去（vertical blanking）動作中の関連する制御波形の挙動を示すタイミング図である。 いくつかの実施形態による低リフレッシュレートの表示駆動方式の図である。 いくつかの実施形態による、追加の電流ブーストコンデンサを有する例示的な表示画素の回路図である。 いくつかの実施形態による、閾値電圧サンプリングフェーズ中にＯＬＥＤアノードから分離される駆動トランジスタソースノードを有する、例示的表示画素の回路図である。 いくつかの実施形態による、図８Ａに示す画素のリフレッシュ動作中の関連する制御波形の挙動を示すタイミング図である。 いくつかの実施形態による、図８Ａに示す画素の垂直帰線消去動作中の関連する制御波形の挙動を示すタイミング図である。 いくつかの実施形態による、正電源に短絡された駆動トランジスタドレインノードを有する、例示的な表示画素の回路図である。 いくつかの実施形態による、正電源に短絡された駆動トランジスタドレインノードを有し、初期化フェーズ中に初期化電圧レベルに駆動される駆動トランジスタソースノードを有する例示的な表示画素の回路図である。 いくつかの実施形態による、アノードリセットトランジスタを有するが、別個の初期化トランジスタを欠いた例示的な表示画素の回路図である。 いくつかの実施形態による、図１１Ａに示す画素のリフレッシュ動作中の関連する制御波形の挙動を示すタイミング図である。 いくつかの実施形態による、図１１Ａに示す画素の垂直帰線消去動作中の関連する制御波形の挙動を示すタイミング図である。 いくつかの実施形態による、エミッショントランジスタの数を低減した例示的な表示画素の回路図である。 いくつかの実施形態による、図１２Ａに示す画素のリフレッシュ動作中の関連する制御波形の挙動を示すタイミング図である。 いくつかの実施形態による、図１２Ａに示す画素の垂直帰線消去動作中の関連する制御波形の挙動を示すタイミング図である。 いくつかの実施形態による、５つのトランジスタと２つのコンデンサだけを有する、例示的な表示画素の回路図である。 いくつかの実施形態による、図１３Ａに示す画素のリフレッシュ動作中の関連する制御波形の挙動を示すタイミング図である。 いくつかの実施形態による、５つのトランジスタと２つのコンデンサだけを有する、例示的な表示画素の回路図である。 いくつかの実施形態による、図１３Ａに示す画素のリフレッシュ動作中の関連する制御波形の挙動を示すタイミング図である。

ディスプレイを備え得るタイプの例示的な電子デバイスを、図１に示す。図１に示すように、電子デバイス１０は、制御回路１６を有することができる。制御回路１６は、デバイス１０の動作をサポートするための記憶及び処理回路を含み得る。記憶及び処理回路は、ハードディスクドライブ記憶装置、不揮発性メモリ（例えば、フラッシュメモリ、又は、ソリッドステートドライブを形成するように構成されている他の電気的にプログラム可能な読み出し専用メモリ）、揮発性メモリ（例えば、静的又は動的ランダムアクセスメモリ）などの記憶装置を含み得る。制御回路１６内の処理回路は、デバイス１０の動作を制御するために使用することができる。処理回路は、１つ以上のマイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、ベースバンドプロセッサ、電力管理ユニット、オーディオチップ、特定用途向け集積回路などに基づいてもよい。

入出力デバイス１２などのデバイス１０内の入出力回路系を使用して、データをデバイス１０へ供給することを可能にしてもよく、データをデバイス１０から外部デバイスへ提供することを可能にしてもよい。入出力デバイス１２は、ボタン、ジョイスティック、スクロールホイール、タッチパッド、キーパッド、キーボード、マイクロフォン、スピーカ、音源、振動器、カメラ、センサ、発光ダイオード、及び他の状態インジケータ、データポートなどを含むことができる。ユーザは、入出力デバイス１２を介してコマンドを供給することによってデバイス１０の動作を制御することができ、入出力デバイス１２の出力リソースを使用して、デバイス１０から状態情報及び他の出力を受信することができる。

入出力デバイス１２は、ディスプレイ１４などの１つ以上のディスプレイを含み得る。ディスプレイ１４は、ユーザからのタッチ入力を収集するためのタッチセンサを含むタッチスクリーンディスプレイであってもよく、又はディスプレイ１４はタッチ感応性でなくてもよい。ディスプレイ１４のためのタッチセンサは、静電容量式タッチセンサ電極のアレイ、音響タッチセンサ構造体、抵抗性タッチ構成要素、力ベースのタッチセンサ構造体、光ベースのタッチセンサ、又は他の好適なタッチセンサ装置に基づいてもよい。

制御回路系１６は、オペレーティングシステムコード及びアプリケーションなどのソフトウェアをデバイス１０上で実行するために使用されてもよい。デバイス１０の動作中、制御回路１６上で実行されているソフトウェアは、ディスプレイ１４内の画素のアレイを使用して、ディスプレイ１４上に画像を表示することができる。デバイス１０は、タブレットコンピュータ、ラップトップコンピュータ、デスクトップコンピュータ、ディスプレイ、携帯電話、メディアプレーヤ、腕時計デバイス若しくは他のウェアラブル電子機器、又は他の好適な電子デバイスであってもよい。

ディスプレイ１４は、有機発光ダイオードディスプレイであってもよく、又は他のタイプのディスプレイ技術に基づくディスプレイであってもよい。ディスプレイ１４が有機発光ダイオード（ＯＬＥＤ）ディスプレイである構成が、一例として本明細書で説明される場合がある。しかしながら、これは、単に例示に過ぎない。所望であれば、デバイス１０において任意の好適なタイプのディスプレイが使用されてもよい。

ディスプレイ１４は矩形の形状を有してもよく（すなわち、ディスプレイ１４は、矩形のフットプリントと、その矩形のフットプリントの周囲に延びている矩形の周縁部を有し得る）、又は他の好適な形状を有してもよい。ディスプレイ１４は平らであってもよく、又は湾曲した外形を有してもよい。

ディスプレイ１４の一部分の上面図を、図２に示す。図２に示すように、ディスプレイ１４は、基板３６上に形成された画素２２のアレイを有してもよい。基板３６は、ガラス、金属、プラスチック、セラミック、磁器、又は他の基板材料から形成されてもよい。画素２２は、（データ信号線、列線などと呼ばれることもある）データ線Ｄなどの信号経路を介してデータ信号を受信することができ、（ゲート線、走査線、発光制御線、行線などと呼ばれることもある）水平制御線Ｇなどの制御信号経路を介して、１つ以上の制御信号を受信することができる。ディスプレイ１４内には、任意の好適な数（例えば、数十以上、数百以上、又は数千以上）の、画素２２の行及び列が存在し得る。

各画素２２は、薄膜トランジスタ２８及び薄膜コンデンサなどの薄膜トランジスタ回路から形成された画素制御回路の制御下で光２４を発する発光ダイオード２６を有してもよい。薄膜トランジスタ２８は、ポリシリコン薄膜トランジスタ、インジウム亜鉛ガリウム酸化物トランジスタなどの半導体酸化物薄膜トランジスタ、又は他の半導体から形成された薄膜トランジスタであってもよい。画素２２は、カラー画像を表示する能力をディスプレイ１４に提供するために異なる色（例えば、赤色、緑色、及び青色）の発光ダイオードを含んでもよい。

ディスプレイドライバ回路系３０を使用して、画素２２の動作を制御してもよい。ディスプレイドライバ回路３０は、集積回路、薄膜トランジスタ回路、又は他の好適な電子回路から形成することができる。図２のディスプレイドライバ回路３０は、経路３２を介して、図１の制御回路１６などのシステム制御回路と通信するための通信回路を含み得る。経路３２は、フレキシブルプリント回路上のトレース、又は他のケーブルから形成することができる。動作中、制御回路（例えば、図１の制御回路１６）は、ディスプレイ１４上に表示される画像についての情報を、回路３０に供給することができる。

表示画素２２上に画像を表示するために、ディスプレイドライバ回路３０は、クロック信号及び他の制御信号を、経路３８を介してゲートドライバ回路３４などの補助ディスプレイドライバ回路に発行しながら、画像データをデータ線Ｄ（例えば、画素２２の列を流れ下るデータ線）に供給することができる。所望であれば、ディスプレイドライバ回路３０はまた、クロック信号及び他の制御信号をディスプレイ１４の反対側のエッジ上のゲートドライバ回路３４に供給することができる（例えば、ゲートドライバ回路は、表示画素アレイの２つ以上の側部上に形成されてもよい）。

（水平線制御回路又は行ドライバ回路と呼ばれることもある）ゲートドライバ回路３４は、集積回路の一部として実装することができ、及び／又は薄膜トランジスタ回路を使用して実装され得る。ディスプレイ１４内の水平／行制御線Ｇは、ゲート線信号（走査線制御信号）、発光有効化制御信号、及び／又は各行の画素を制御するための他の水平制御信号を搬送することができる。画素２２の行ごとに任意の好適な数の水平制御信号（例えば、１つ以上の行制御線、２つ以上の行制御線、３つ以上の行制御線、４つ以上の行制御線、５つ以上の行制御線など）が存在してもよい。

図３は、表示画素２２の一部分を示す図である。図３に示すように、画素２２は、少なくとも、トランジスタＴｄｒｉｖｅなどの駆動トランジスタと、コンデンサＣｓｔなどの蓄積コンデンサと、発光ダイオード２６とを含むことができる。画素２２はまた、データローディングトランジスタ、エミッション制御トランジスタ、アノードリセットトランジスタ、初期化トランジスタなどの他のトランジスタを含んでもよい。駆動トランジスタＴｄｒｉｖｅは、駆動電流をダイオード２６に提供するように構成されており、ゲート（Ｇ）端子、ドレイン（Ｄ）端子、及びソース（Ｓ）端子を有する。トランジスタの電流導電端子を説明するために使用される「ソース」及び「ドレイン」端子という用語は、時には相互交換可能であり、本明細書では「ソース－ドレイン」端子と呼ばれ得る。蓄積コンデンサＣｓｔは、トランジスタＴｄｒｉｖｅのゲート端子に結合されてもよく、画素２２のデータ信号値を蓄積するように構成されてもよい。

実際には、表示画素２２は、プロセス、電圧、及び温度（ＰＶＴ）の変化の影響を受ける場合がある。そのような変化に起因して、異なる表示画素２２間でトランジスタの閾値電圧が変化する可能性がある。駆動トランジスタの閾値電圧における変化により、異なる表示画素２２に所望の画像にマッチしない光量を生成させる可能性がある。閾値電圧変化を緩和するための取り組みでは、図３に示すタイプの表示画素２２は、画素内閾値電圧（Ｖｔ）補償をサポートするように動作可能であってもよい。画素内Ｖｔキャンセリングス動作とも呼ばれる画素内閾値電圧補償動作は通常、少なくとも初期化フェーズと、Ｖｔサンプリングフェーズと、データプログラミングフェーズと、エミッションフェーズと、を（この順で）含むことができる。Ｖｔサンプリングフェーズ中、トランジスタＴｄｒｉｖｅの閾値電圧は、蓄積コンデンサＣｓｔを使用してサンプリングされ得る。その後、エミッションフェーズの間、トランジスタＴｄｒｉｖｅから発光ダイオード２６内に流れるエミッション電流は、サンプリングされたＶｔレベルと相殺される期間を有する。結果として、エミッション電流は、駆動トランジスタの閾値電圧Ｖｔに依存せず、したがって、駆動トランジスタにおける任意のＶｔ変化の影響を受けないことになる。Ｖｔサンプリングフェーズ中、サンプリング電流は、電流Ｉｓａｍｐｌｅによって示されるようにトランジスタＴｄｒｉｖｅを通って流れることができる。

サンプリング電流レベルＩｓａｍｐｌｅは、温度に対するディスプレイの感度に影響を及ぼし得る。例えば、ディスプレイの輝度は、温度の関数として変化し得る。そのような変動は、本明細書では温度輝度感度として定義される。実験は、サンプリング電流レベルが高いほど、特に低階調レベルにおいて温度輝度感度が高くなり、サンプリング電流レベルが低いほど、低階調レベルにおいて温度輝度感度が低くなることを示している。温度輝度感度は、所定の温度変化に対する表示輝度のパーセンテージ変化として定義することができる。一般に、温度に対するディスプレイの感度を最小化するために、温度輝度感度を可能な限り０に近く保持することが望ましい。

実施形態によれば、サンプリング電流Ｉｓａｍｐｌｅは、Ｖｔサンプリングフェーズの持続時間を長くすることによって低減することができる。図４は、ディスプレイにおける温度輝度感度が閾値電圧サンプリング持続時間Ｔｓａｍｐｌｅの関数としてどのように変化するかを示す特性曲線５０をプロットしている。図４に示すように、曲線５０は、閾値電圧サンプリング時間Ｔｓａｍｐｌｅが増加するにつれて、０％／℃に近づく。換言すれば、Ｔｓａｍｐｌｅ持続時間を増加させることにより、温度に対するディスプレイの感度を低減するのに役立ち得る。しかしながら、従来の表示画素アーキテクチャでは、Ｖｔサンプリング持続時間は、データプログラミング期間の持続時間によって制限される（すなわち、データプログラミング期間は通常、ディスプレイの性能要件によって設定される１行時間に制限される）。

実施形態によれば、図５Ａは、閾値電圧サンプリングフェーズをデータプログラミングフェーズから分離し、閾値電圧サンプリングフェーズの持続時間を延長して温度輝度感度を低減することによって、温度輝度感度を低減するように動作可能な例示的な表示画素２２の回路図である。図５Ａに示すように、表示画素２２は、有機発光ダイオード２６などの発光素子と、蓄積コンデンサＣｓｔなどのコンデンサと、駆動トランジスタＴｄｒｉｖｅ、ゲート電圧設定トランジスタＴｇａｔｅ、データローディングトランジスタＴｄａｔａ、初期化トランジスタＴｉｎｉ、アノードリセットトランジスタＴａｒ並びにエミッション制御トランジスタＴｅｍ１及びＴｅｍ２などの薄膜トランジスタと、を含むことができる。エミッショントランジスタＴｅｍ１及びＴｅｍ２は、エミッショントランジスタと呼ばれることがある。画素２２内のトランジスタの少なくとも一部又は全部は、半導体酸化物トランジスタである。半導体酸化物トランジスタは、半導体酸化物材料（例えば、インジウムガリウム亜鉛酸化物すなわちＩＧＺＯ、インジウムスズ亜鉛酸化物すなわちＩＴＺＯ、インジウムガリウムスズ亜鉛酸化物すなわちＩＧＴＺＯ、インジウムスズ酸化物すなわちＩＴＯ、又は他の半導体酸化物材料）から形成されたチャネル領域を有する薄膜トランジスタとして定義され、一般に、ｎ型（ｎチャネル）トランジスタと見なされる。

半導体酸化物トランジスタは、シリコントランジスタ（すなわち、ＬＴＰＳ又は低温ポリシリコンと呼ばれることもある低温プロセスを使用して堆積されたポリシリコンチャネル領域を有するトランジスタ）とは著しく異なる。半導体酸化物トランジスタは、シリコントランジスタよりも漏れが低いため、トランジスタの少なくとも一部を画素２２内に実装することにより、（例えば、電流がゲート端子又は駆動トランジスタＴｄｒｉｖｅから漏れ出すのを防止することによって）点滅（flicker）を低減するのに役立ち得る。

所望であれば、画素２２内のトランジスタの少なくとも一部は、画素２２が半導体酸化物トランジスタとシリコントランジスタ（例えば、ｎ型ＬＴＰＳトランジスタ又はｐ型ＬＴＰＳトランジスタ）との組み合わせを含むハイブリッド構成を有するように、シリコントランジスタとして実装されてもよい。さらに他の適切な実施形態では、画素２２は、画素２２内の１つ以上の内部ノードに初期化電圧又は基準電圧を印加するための追加の初期化トランジスタを含むことができる。別の例として、表示画素２２は、画素２２の性能又は動作を改善する１つ以上のバイアス電圧を印加するための追加のスイッチングトランジスタ（例えば、１つ以上の追加の半導体酸化物トランジスタ又はシリコントランジスタ）を更に含むことができる。画素２２が半導体酸化物トランジスタのみを含み、シリコントランジスタを含まない例示的な構成が、本明細書において一例として説明される場合がある。

駆動トランジスタＴｄｒｉｖｅは、ゲート端子Ｇ、（第１のソース－ドレイン端子と呼ばれることもある）ドレイン端子Ｄ、及び（第２のソース－ドレイン端子と呼ばれることもある）ソース端子Ｓを有する。トランジスタＴｄｒｉｖｅ、エミッション制御トランジスタＴｅｍ１及びＴｅｍ２、並びに発光ダイオード２６は、正の電源線５００と接地電源線５０２との間に直列に接続される。発光ダイオード２６は、関連するダイオードキャパシタンスＣｏｌｅｄを有することができる。エミッショントランジスタＴｅｍ１及びＴｅｍ２はそれぞれ、共用のエミッション制御信号ＥＭを受信するように構成されたゲート端子を有する。トランジスタＴｅｍ１及びＴｅｍ２が共通のエミッション信号を受信する本例は、単なる例示に過ぎない。他の実施形態において、トランジスタＴｅｍ１及びＴｅｍ２は、異なるエミッション制御信号を受信することができる。

正の電源電圧ＶＤＤＥＬは、正の電源端子５００に供給され得、接地電源電圧ＶＳＳＥＬは、接地電源端子５０２に供給され得る。正電源電圧ＶＤＤは、３Ｖ、４Ｖ、５Ｖ、６Ｖ、７Ｖ、２～８Ｖ、６Ｖ超、８Ｖ超、１０Ｖ超、１２Ｖ超、６～１２Ｖ、１２～２０Ｖ、又は任意の好適な正電源電圧レベルであってもよい。接地電源電圧ＶＳＳＥＬは、０Ｖ、－１Ｖ、－２Ｖ、－３Ｖ、－４Ｖ、－５Ｖ、－６Ｖ、－７Ｖ、２Ｖ未満、１Ｖ未満、０Ｖ未満、又は任意の好適な接地若しくは負電源電圧レベルであってもよい。エミッションフェーズ中、信号ＥＭ１及びＥＭ２がアサートされてトランジスタＴｅｍ１及びＴｅｍ２をオンにし、これにより、電流が駆動トランジスタＴｄｒｉｖｅからダイオード２６まで流れることを可能にする。駆動トランジスタＴｄｒｉｖｅがオンにされる程度により、端子５００からダイオード２６を通って端子５０２まで流れる電流量を制御し、それによって表示画素２２からの発光量を制御する。

図５Ａの例では、蓄積コンデンサＣｓｔは、駆動トランジスタＴｄｒｉｖｅのゲート端子とダイオード２６のアノード（Ａ）端子との間に結合されてもよい。データローディングトランジスタＴｄａｔａは、トランジスタＴｄｒｉｖｅのゲート端子に結合された第１のソース－ドレイン端子と、データ線（例えば、データ信号Ｖｄａｔａを搬送する列線）に結合された第２のソース－ドレイン端子と、第１の走査制御信号ＳＣＡＮ１を受信するように構成されたゲート端子と、を有することができる。トランジスタＴｇａｔｅは、トランジスタＴｄｒｉｖｅのゲート端子に結合された第１のソース－ドレイン端子と、基準電圧線（例えば、基準電圧Ｖｒｅｆを搬送する列線）を介して基準電圧Ｖｒｅｆに結合された第２のソース－ドレイン端子と、第１の走査制御信号ＳＣＡＮ１を受信するように構成されたゲート端子と、を有し得る。したがって、Ｔｄｒｉｖｅへのゲート端子に基準電圧Ｖｒｅｆを渡すように動作可能なトランジスタＴｇａｔｅは、ゲート電圧設定トランジスタと呼ばれることがある。電圧Ｖｒｅｆは、ＶＤＤＥＬに等しいか、ＶＤＤＥＬ未満であるか、又はＶＳＳＥＬとＶＤＤＥＬとの間の何らかの他の電圧レベルである固定電圧レベルであり得る。

トランジスタＴｉｎｉは、Ｔｄｒｉｖｅのソース端子に結合された第１のソース－ドレイン端子と、初期化電圧線（例えば、初期化電圧Ｖｉｎｉを搬送する列線）を介して初期化電圧Ｖｉｎｉを受け取るように構成された第２のソース－ドレイン端子と、第３の走査制御信号ＳＣ３を受信するように構成されたゲート端子と、を有し得る。トランジスタＴａｒは、ダイオード２６のアノード端子（アノード電極と呼ばれることもある）に結合された第１のソース－ドレイン端子と、アノードリセット電圧線（例えば、アノードリセット電圧Ｖａｒを搬送する列線）を介してアノードリセット電圧を受け取るように構成された第２のソース－ドレイン端子と、第３の走査制御信号ＳＣ３を受信するように構成されたゲート端子と、を有することができる。ダイオード２６は、ＶＳＳＥＬ接地電源線５０２（共通電源線と呼ばれることもある）に結合されたカソード端子（カソード電極と呼ばれることもある）を有する。

電圧Ｖａｒ及びＶｉｎｉは、集合的にリセット電圧と呼ばれることがある。したがって、トランジスタＴａｒ及びＶｉｎｉは、集合的にリセットトランジスタ又は初期化トランジスタと呼ばれることがある。電圧Ｖａｒ及び電圧Ｖｉｎｉは、ＶＤＤＥＬ未満であるか、ＶＳＳＥＬに等しいか、又はＶＳＳＥＬとＶＤＤＥＬとの間の何らかの他の中間電圧レベルである固定電圧レベルであり得る。所望であれば、電圧Ｖａｒ及び電圧Ｖｉｎｉは、画素２２の動作中に動的に変化する調整可能な電圧であってもよい。特定の実施形態では、電圧Ｖａｒは電圧Ｖｉｎｉに等しくてもよい。他の実施形態では、電圧Ｖａｒは電圧Ｖｉｎｉと異なってもよい。走査制御信号ＳＣＡＮ１、ＳＣＡＮ２、及びＳＣＡＮ３（走査信号と呼ばれることがある）は、行制御線（図２の線Ｇを参照）を介して提供されてもよい。

図５Ｂは、図５Ａに示すタイプの表示画素２２の動作を示すタイミング図である。時刻ｔ１の前に、走査信号ＳＣＡＮ２は、トランジスタＴｇａｔｅをアクティブ化する（オンにする）ためにアサートされる（例えば、ハイに駆動される）ことができ、エミッション信号ＥＭは、トランジスタＴｅｍ１及びＴｅｍ２をオフにするためにデアサートされる（例えば、ローに駆動される）ことができる。トランジスタＴｇａｔｅをアクティブ化すると、トランジスタＴｄｒｉｖｅのゲート端子が基準電圧レベルＶｒｅｆに駆動される。時刻ｔ１において、走査信号ＳＣＡＮ３が一時的にハイにパルス化されて、トランジスタＴｉｎｉ及びトランジスタＴａｒをオンにする。トランジスタＴｉｎｉをアクティブ化すると、トランジスタＴｄｒｉｖｅのソースノードが電圧Ｖｉｎｉに駆動され、トランジスタＴａｒをアクティブ化すると、ＯＬＥＤアノード端子が電圧Ｖａｒに駆動される。したがって、信号ＳＣＡＮ３がアサートされている間、トランジスタＴｄｒｉｖｅのゲート－ソース電圧Ｖｇｓは、（Ｖｒｅｆ－Ｖｉｎｉ）にバイアスされる。トランジスタＴｄｒｉｖｅのＶｇｓが既知の電圧差に初期化され、アノード端子が電圧Ｖａｒにリセットされるこの期間は、初期化フェーズと呼ばれることがある。信号ＳＣＡＮ３は、初期化フェーズの終わりにデアサートされて、トランジスタＴｉｎｉ及びＴａｒをオフにする。

特定の状況では、駆動トランジスタ閾値電圧Ｖｔは、ディスプレイ１４が黒色画像から白色画像に遷移しているとき、又はある階調レベル（gray level）から別の階調レベルに遷移しているときなどに変化する可能性がある。このＶｔのシフト（本明細書では、薄膜トランジスタ「ヒステリシス」と呼ばれることもある）は輝度を低減させる場合があるため、「第１のフレーム減光」として知られている。例えば、黒色フレームに関する、駆動トランジスタのＶｇｓの関数としての飽和電流Ｉｄｓの波形は、白色フレームに関する、駆動トランジスタのＶｇｓの関数としての目標Ｉｄｓの波形からわずかにオフセットすることがある。このオフセットを緩和するのを助けるために、適切なバイアス電圧が、非エミッションフェーズ中に駆動トランジスタの端子に直接印加され得る。図５Ａの例では、初期化フェーズ中のトランジスタＴｄｒｉｖｅのソース端子への電圧Ｖｉｎｉの印加は、ヒステリシスを緩和し、第１のフレーム応答を改善するのを助けることができ、「オンバイアスストレス」動作と呼ばれることがある。

時刻ｔ２において、エミッション信号ＥＭがアサートされ（例えば、ハイに駆動され）、トランジスタＴｅｍ１及びＴｅｍ２をオンにする。トランジスタＴｅｍ１をオンにすると、トランジスタＴｄｒｉｖｅのドレイン端子がＶＤＤＥＬまで駆動され、その結果、トランジスタＴｄｒｉｖｅのソース端子が、トランジスタＴｄｒｉｖｅのゲートにおけるＶｒｅｆレベルよりも１Ｖｔ低いレベルまで充電される。換言すれば、トランジスタＴｄｒｉｖｅのソース端子は、（Ｖｒｅｆ－Ｖｔ）まで充電される。トランジスタＴｅｍ２もこの時間中にターンオンされるので、ＯＬＥＤアノード端子は同様に（Ｖｒｅｆ－Ｖｔ）まで充電される。したがって、この時間中に蓄積コンデンサ間のサンプリングされた電圧は（Ｖｒｅｆ［Ｖｒｅｆ－Ｖｔ］）に等しくなり、これはＶｔに等しい。時刻ｔ３において、エミッション信号ＥＭはデアサートされる（例えば、ローに駆動される）。Ｖｔが蓄積コンデンサＣｓｔにわたってサンプリングされるｔ２からｔ３までのこの期間は、Ｖｔサンプリングフェーズと呼ばれる。

時刻ｔ４には、走査信号ＳＣＡＮ１はハイにパルス化されて、トランジスタＴｄａｔａをオンにする。トランジスタＴｄａｔａをアクティブ化させると、トランジスタＴｄｒｉｖｅのゲート端子が、画素２２の新しいデータ信号値に対応するデータ電圧Ｖｄａｔａに駆動される。トランジスタＴｅｍ２及びＴａｒは両方ともこの時点でオフにされるので、アノード端子はハイインピーダンスノードであり、したがってコンデンサＣｓｔは放電することができない（例えば、駆動トランジスタゲート端子が新しいＶｄａｔａレベルに駆動される場合であっても、コンデンサＣｓｔ間の電圧はＶｔに等しいままである）。トランジスタＴｄａｔａがデータ電圧Ｖｄａｔａをロードするためにアクティブ化されるこの期間は、データプログラミングフェーズと呼ばれる。所望される場合、エミッション信号ＥＭは、任意選択で、データプログラミングフェーズを通してアサートされ、Ｖｄａｔａに比例する電流を、ｔ３からｔ５までの期間中にエミッショントランジスタＴｅｍ１及びＴｅｍ２を通して流すことができる（代替波形５９０参照）。

時刻ｔ５において、エミッション信号ＥＭがアサートされて、ダイオード２６が電圧Ｖｄａｔａに比例する光量を発することができるエミッションフェーズを開始する。エミッションフェーズの間、結果として生じるトランジスタＴｄｒｉｖｅのＶｇｓは、［Ｖｄａｔａ－（Ｖｒｅｆ－Ｖｔ）］に等しくなる。最終的なエミッション電流はＶｇｓ－Ｖｔに比例するため、（Ｖｇｓ－Ｖｔ）が（Ｖｄａｔａ－Ｖｒｅｆ＋Ｖｔ－Ｖｔ）と等しくなり、Ｖｔが相殺されるので、エミッション電流はＶｔに依存しない。このように駆動トランジスタ閾値電圧が内部サンプリングされ相殺されるタイプの動作方式は、画素内閾値電圧補償と呼ばれることがある。初期化フェーズ、Ｖｔサンプリングフェーズ、及びデータプログラミングフェーズを含むｔ１からｔ５までの期間は、データリフレッシュ期間と呼ばれることがある。

温度変動に対するディスプレイの感度を最小限に抑えるために、Ｖｔサンプリングフェーズの持続時間を延長することができ、それによりサンプリング電流レベルを低減する。Ｖｔサンプリングフェーズをデータプログラミングフェーズから切り離すことにより、Ｖｔサンプリングフェーズ持続時間をデータプログラミングフェーズ持続時間から独立して長くすることが可能になり、データプログラミングフェーズ持続時間は、通常、ディスプレイの性能要件によって設定される１行時間に制限される。いくつかの実施形態では、Ｖｔサンプリングフェーズ持続時間（すなわち、ｔ２からｔ３までの時間期間）は、データプログラミングフェーズ持続時間（すなわち、ＳＣＡＮ１のパルス幅）よりも１０～２０倍長くすることができる。一般に、Ｖｔサンプリングフェーズ持続時間は、データプログラミングフェーズ持続時間よりも少なくとも２倍、５倍、２～５倍、１０倍、５～１０倍、１０～２０倍、又は２０倍超長くすることができる。Ｖｔサンプリングフェーズの持続時間は、ディスプレイ温度輝度感度を抑制する必要な程度に応じて動的に調整することもできる。一般に、Ｖｔサンプリングフェーズ持続時間が長くなれば、温度輝度感度が減少するであろう。

いくつかの実施形態では、画素２２を含むディスプレイ１４は、低リフレッシュレート動作をサポートするように任意選択で構成され得る。比較的低いリフレッシュレート（例えば、１Ｈｚ、２Ｈｚ、１～１０Ｈｚ、３０Ｈｚ未満、６０Ｈｚ未満、又はその他の低レートのリフレッシュレート）でディスプレイ１４を動作させることは、静的又はほぼ静的であるコンテンツを出力するアプリケーション、及び／又は最小限の電力消費を必要とするアプリケーションにとって好適であり得る。

図６は、低リフレッシュレートの表示駆動方式の図である。図６に示すように、ディスプレイ１４は、短いデータリフレッシュ期間と延長された垂直帰線消去期間（vertical blanking period）との間で交互動作し得る。例として、各データリフレッシュ期間を、６０Ｈｚのデータリフレッシュ動作に従って約１６．６７ミリ秒（ｍｓ）とする一方、各垂直帰線消去期間を約１秒として、ディスプレイ１４の全体のリフレッシュレートを１Ｈｚまで低下させることができる。そのように構成すると、帰線消去持続ｊ時間を調整して、ディスプレイ１４の全体のリフレッシュレートを調整することができる。例えば、帰線消去持続時間を０．５秒に調整した場合、全体のリフレッシュレートは約２Ｈｚに増加することになる。低リフレッシュレート駆動方式では、垂直帰線消去時間は、（例えば）データリフレッシュ時間よりも少なくとも２倍、少なくとも１０倍、少なくとも３０倍、又は少なくとも６０倍長くてもよい。

図５Ａに示すように、発光ダイオード２６は、関連するキャパシタンスＣｏｌｅｄを有し得る。低い階調レベルを出力するために画素２２を使用するとき、エミッション電流は比較的小さいので、キャパシタンスＣｏｌｅｄの充電はかなり長い時間を要する可能性がある。このような低階調レベルの点滅は典型的には、高リフレッシュレートでは知覚できない。しかし、低リフレッシュレートでは、各リフレッシュ期間中の低周波輝度変化に起因して、低階調レベルの点滅が観察され得る。低フレッシュレートの点滅を改善し、輝度変動を低減するのを助けるために、垂直帰線消去期間中に１回以上のアノードリセットを実行することが望ましい場合がある。

図５Ｃは、垂直帰線消去期間中の図５Ａの画素２２を制御するための関連信号波形の挙動を示すタイミング図である。時刻ｔａの前に、エミッション信号ＥＭは、エミッションを一時的に停止するためにデアサート（例えば、ローに駆動）されてもよい。時刻ｔａの後、信号ＳＣＡＮ３をパルス化して、トランジスタＴａｒ及びＴｉｎｉを一時的にアクティブ化させることができる。トランジスタＴａｒをアクティブ化すると、ＯＬＥＤアノード端子がアノードリセット電圧レベルＶａｒに駆動される。時刻ｔｂにおいて、エミッション信号ＥＭは、エミッションを再開するためにアサートされ得る。時刻ｔａからｔｂまでの持続時間は、時刻ｔ１からｔ５までのアクティブリフレッシュ期間に等しくなければならない。そのようなアノードリセットは、システムがデータ値を更新できる場合に応じて、垂直帰線消去期間中に８ｍｓ毎、４ｍｓ毎、２ｍｓ毎、又は他の適切な間隔で実行することができる。垂直帰線消去期間中に複数のアノードリセットを実行することは、ディスプレイ１４が低リフレッシュレートで動作しているときに低階調レベルの点滅及び輝度変動を緩和するのに役立つことができる。

画素２２が１つのコンデンサＣｓｔを含む図５Ａの例は、単なる例示にすぎない。図５Ａの画素２２の駆動電流（例えば、エミッション中に駆動トランジスタＴｄｒｉｖｅを流れる電流）は、［Ｃｏｌｅｄ／（Ｃｓｔ＋Ｃｏｌｅｄ）］に比例する。ＯＬＥＤキャパシタンスＣｏｌｅｄがＣｓｔに対して小さい場合、駆動電流は減衰することになる。

図７は、追加のコンデンサＣｂｏｏｓｔを含む画素２２の別の適切な実施形態を示す。図７に示すように、コンデンサＣｂｏｏｓｔは、ＯＬＥＤアノード端子に結合された第１の端子と、ＤＣ電圧レベルＶｄｃに結合された第２の端子とを有する。電圧Ｖｄｃは、ＶＤＤＥＬ、ＶＳＳＥＬ、Ｖｒｅｆ、Ｖａｒ、Ｖｉｎｉ、又は画素２２内の他の利用可能な／既存の電圧に短絡することができる。図７の画素２２の残りの部分の構造及び機能は、図５Ａのものと同一であり、明瞭化のために繰り返す必要はない。図５Ｂのデータリフレッシュ動作及び図５Ｃの垂直帰線消去（vertical blanking）アノードリセット動作は、図７の画素２２にも適用することができる。このように構成されていると、図７の画素２２の駆動電流は、［（Ｃｏｌｅｄ＋Ｃｂｏｏｓｔ）／（Ｃｓｔ＋Ｃｏｌｅｄ＋Ｃｂｏｏｓｔ）］に比例することになる。コンデンサＣｂｏｏｓｔを適切なサイズにすることによって、Ｃｏｌｅｄによって引き起こされる駆動電流の減衰は、特定のデータ電圧範囲で減少させることができる。したがって、コンデンサＣｂｏｏｓｔは、駆動電流レベルをブーストするように機能し、したがって、電流ブーストコンデンサと呼ばれることがある。

エミッショントランジスタＴｅｍ１及びＴｅｍ２が共通のエミッション信号ＥＭによって制御される図７の実施形態は、単なる例示にすぎない。図８Ａは、別個のエミッション制御信号によって制御されるエミッショントランジスタを有する画素２２の別の実施形態を示す。図８Ａに示すように、エミッショントランジスタＴｅｍ１は、第１のエミッション制御信号ＥＭ１を受信するように構成されたゲートを有するが、エミッショントランジスタＴｅｍ２は、第２のエミッション制御信号ＥＭ２を受信するように構成されたゲートを有する。別個のエミッション制御信号ＥＭ２を有することにより、トランジスタＴｅｍ２をＶｔサンプリングフェーズの間にオフにすることができ、これにより、駆動トランジスタソース端子がアノード端子から電気的に絶縁される。駆動トランジスタソース端子をアノード端子から絶縁する又は切り離すことにより、ＶＳＳＥＬ共通電極上に結合されることがある潜在的なノイズ源に対する画素２２の耐性が改善される。例えば、ディスプレイ１４の上に時々重ねられるタッチセンサアレイは、ＶＳＳＥＬ線上にノイズを注入する可能性がある。Ｖｔサンプリング及びデータプログラミングフェーズ中にトランジスタＴｅｍ２をオフにすることによって、そのようなタイプのノイズ注入を拒絶することができる。

コンデンサＣｓｔは、トランジスタＴｄｒｉｖｅのゲート端子に結合された第１の端子、及びトランジスタＴｄｒｉｖｅのソース端子に結合された第２の端子を有する。コンデンサＣｂｏｏｓｔは、トランジスタＴｄｒｉｖｅのソース端子に結合された第１の端子、及び電圧Ｖｄｃに結合された第２の端子を有する。電圧Ｖｄｃは、ＶＤＤＥＬ、ＶＳＳＥＬ、Ｖｒｅｆ、Ｖａｒ、Ｖｉｎｉ、又は画素２２内の他の利用可能な／既存の電圧に短絡することができる。図８Ａの画素２２の残りの部分の構造及び機能は、図５Ａのものと同一であり、明瞭化のために繰り返す必要はない。このように構成されていると、図８Ａの画素２２の駆動電流は、［（Ｃｂｏｏｓｔ）／（Ｃｓｔ＋Ｃｂｏｏｓｔ）］に比例する。コンデンサＣｂｏｏｓｔを適切なサイズにすることによって、駆動電流を、データプログラミングフェーズ中に特定のデータ電圧範囲の相対的な符号を保つことができる。したがって、コンデンサＣｂｏｏｓｔは、駆動電流レベルをブーストするように機能し、したがって、電流ブーストコンデンサと呼ばれることがある。

図８Ｂは、図８Ａに示すタイプの表示画素２２の動作を示すタイミング図である。時刻ｔ１の前に、走査信号ＳＣＡＮ２は、トランジスタＴｇａｔｅをアクティブ化する（オンにする）ためにアサートされる（例えば、ハイに駆動される）ことができ、エミッション信号ＥＭ１及びＥＭ２は、トランジスタＴｅｍ１及びＴｅｍ２をオフにするためにデアサートされる（例えば、ローに駆動される）ことができる。トランジスタＴｇａｔｅをアクティブ化すると、トランジスタＴｄｒｉｖｅのゲート端子が基準電圧レベルＶｒｅｆに駆動される。時刻ｔ１において、走査信号ＳＣＡＮ３が一時的にハイにパルス化されて、トランジスタＴｉｎｉ及びトランジスタＴａｒをオンにする。トランジスタＴｉｎｉをアクティブ化すると、トランジスタＴｄｒｉｖｅのソースノードが電圧Ｖｉｎｉに駆動され、トランジスタＴａｒをアクティブ化すると、ＯＬＥＤアノード端子が電圧Ｖａｒに駆動される。初期化フェーズの間、トランジスタＴｄｒｉｖｅのゲート－ソース電圧Ｖｇｓは、（Ｖｒｅｆ－Ｖｉｎｉ）にバイアスされる。

時刻ｔ２において、エミッション信号ＥＭ１のみがアサートされて（例えば、ハイに駆動されて）トランジスタＴｅｍ１をオンにし、トランジスタＴｅｍ２はオフのままである。トランジスタＴｅｍ１をオンにすると、トランジスタＴｄｒｉｖｅのドレイン端子がＶＤＤＥＬまで駆動され、その結果、トランジスタＴｄｒｉｖｅのソース端子が、トランジスタＴｄｒｉｖｅのゲートにおけるＶｒｅｆレベルよりも１Ｖｔ低いレベルまで充電される。換言すれば、トランジスタＴｄｒｉｖｅのソース端子は、時刻ｔ２からｔ３までのＶｔサンプリングフェーズの間に（Ｖｒｅｆ－Ｖｔ）まで充電される。トランジスタＴｅｍ２はこの時間中にオフにされるので、ＶＳＳＥＬ及びＯＬＥＤアノード端子に注入される任意の潜在的なノイズは、駆動トランジスタソース端子から遮断される。

時刻ｔ４には、走査信号ＳＣＡＮ１はハイにパルス化されて、トランジスタＴｄａｔａをオンにする。トランジスタＴｄａｔａをアクティブ化させると、トランジスタＴｄｒｉｖｅのゲート端子が、画素２２の新しいデータ信号値に対応するデータ電圧Ｖｄａｔａに駆動される。トランジスタＴｅｍ２及びＴａｒは両方ともこの時点でオフにされるので、アノード端子はハイインピーダンスノードであり、したがってコンデンサＣｓｔは放電することができない（例えば、駆動トランジスタゲート端子が新しいＶｄａｔａレベルに駆動される場合であっても、コンデンサＣｓｔ間の電圧はＶｔに等しいままである）。トランジスタＴｄａｔａがデータ電圧Ｖｄａｔａをロードするためにアクティブ化されるこの期間は、データプログラミングフェーズと呼ばれる。所望であれば、エミッション信号ＥＭ１は、任意選択で、データプログラミングフェーズを通してアサートされて、Ｖｄａｔａに比例する電流が、ｔ３からｔ５までの期間中に少なくともエミッショントランジスタＴｅｍ１を流れることを可能にすることができる（代替波形８９０を参照）。

時刻ｔ５において、エミッション信号ＥＭがアサートされて、ダイオード２６が電圧Ｖｄａｔａに比例する光量を発することができるエミッションフェーズを開始する。エミッションフェーズの間、結果として生じるトランジスタＴｄｒｉｖｅのＶｇｓは、［Ｖｄａｔａ－（Ｖｒｅｆ－Ｖｔ）］に等しくなる。最終的なエミッション電流はＶｇｓ－Ｖｔに比例するため、（Ｖｇｓ－Ｖｔ）が（Ｖｄａｔａ－Ｖｒｅｆ
＋Ｖｔ－Ｖｔ）と等しくなるので、エミッション電流はＶｔに依存せず、Ｖｔが相殺されて画素内閾値電圧相殺動作を完了する。図５Ｂに関連して上述したように、Ｖｔサンプリングフェーズの持続時間は、ディスプレイ１４の温度輝度感度を最小化するために、データプログラミングフェーズの持続時間に対して独立して増加させることができる（例えば、Ｖｔサンプリングフェーズの持続時間は、データプログラミングフェーズの持続時間よりも少なくとも２倍、５倍、２～５倍、１０倍、５～１０倍、１０～２０倍、又は２０倍超長くすることができる）。

図８Ａの画素２２は、低リフレッシュレートディスプレイに使用することができる。図８Ｃは、低リフレッシュレート動作の延長された垂直帰線消去期間中の図８Ａの画素２２を制御する関連信号波形の挙動を示すタイミング図である。時刻ｔａの前に、エミッション信号ＥＭ１及びＥＭ２は、エミッションを一時的に停止するためにデアサート（例えば、ローに駆動）されてもよい。時刻ｔａの後、信号ＳＣＡＮ３をパルス化して、トランジスタＴａｒ及びＴｉｎｉを一時的にアクティブ化させることができる。トランジスタＴａｒをアクティブ化すると、ＯＬＥＤアノード端子がアノードリセット電圧レベルＶａｒに駆動される。時刻ｔｂにおいて、エミッション信号ＥＭ１及びＥＭ２は、エミッションを再開するためにアサートされ得る。時刻ｔａからｔｂまでの持続時間は、時刻ｔ１からｔ５までのアクティブリフレッシュ期間に等しくなければならない（図８Ｂ参照）。そのようなアノードリセットは、システムがデータ値を更新できる場合に応じて、垂直帰線消去期間中に８ｍｓ毎、４ｍｓ毎、２ｍｓ毎、又は他の適切な間隔で実行することができる。垂直帰線消去期間中に複数のアノードリセットを実行することは、ディスプレイ１４が低リフレッシュレートで動作しているときに低階調レベルの点滅及び輝度変動を緩和するのに役立つことができる。

エミッショントランジスタＴｅｍ１が正の電源線とトランジスタＴｄｒｉｖｅとの間に挿入されている図８Ａの画素２２の実施形態は、単なる例示にすぎない。このような構成では、トランジスタＴｄｒｉｖｅ間の寄生ゲート－ドレイン容量により、前の行に関連付けられたデータ信号を、データプログラミングフェーズ中に典型的には浮遊しているトランジスタＴｄｒｉｖｅのドレイン端子に意図せずに結合させる場合がある。この電位データが駆動トランジスタドレイン端子に結合するために、ＳＣＡＮ１データローディングパルスは１行時間未満に制限されなければならない。ＳＣＡＮ１パルス時間に対するこのような厳しい制約は、ゲートドライバ回路３４（図２）の設計の複雑さを増大させる可能性がある。

そのような設計の制約を軽減するのを助けるために、トランジスタＴｅｍ１及びＴｄｒｉｖｅの順序を交換することができる（例えば、図９参照）。図９に示すように、トランジスタＴｄｒｉｖｅとＴｅｍ２との間にエミッショントランジスタＴｅｍ１を介在させてもよい。特に、トランジスタＴｄｒｉｖｅは、ＶＤＤＥＬに短絡されたドレイン端子と、エミッショントランジスタＴｅｍ１に結合されたソース端子とを有することができる。トランジスタＴｄｒｉｖｅのドレイン端子をＶＤＤＥＬに接続することによって、駆動トランジスタのドレイン端子は、もはやフローティングではなくなり、したがって、そのノードに記憶された前の行データの潜在的なメモリは存在し得ない。その結果、データプログラミングフェーズ中のＳＣＡＮ１のパルス幅は、１行時間よりも長くなり得る。より広いＳＣＡＮ１パルスを可能にすることにより、ゲートドライバ設計の簡略化が助長され得る。

コンデンサＣｓｔは、トランジスタＴｄｒｉｖｅのゲート端子に結合された第１の端子、及びトランジスタＴｅｍ１のソース端子に結合された第２の端子を有する。コンデンサＣｂｏｏｓｔは、トランジスタＴｅｍ１のソース端子に結合された第１の端子、及び電圧Ｖｄｃに結合された第２の端子を有する。電圧Ｖｄｃは、ＶＤＤＥＬ、ＶＳＳＥＬ、Ｖｒｅｆ、Ｖａｒ、Ｖｉｎｉ、又は画素２２内の他の利用可能な／既存の電圧に短絡することができる。トランジスタＴｄｒｉｖｅ及びＴｅｍ１の位置が交換されているので、トランジスタＴｅｍ２及びＴｉｎｉはトランジスタＴｅｍ１のソース端子に直接結合されている。

図９の画素２２の残りの部分の構造及び機能は、図８Ａのものと同様であり、明瞭化のために繰り返す必要はない。図８Ｂのデータリフレッシュ動作及び図８Ｃの垂直帰線消去アノードリセット動作は、図９の画素２２にも適用することができる。このように構成されており、動作されると、図９の画素２２の駆動電流は、［（Ｃｂｏｏｓｔ）／（Ｃｓｔ＋Ｃｂｏｏｓｔ）］に比例することになる。コンデンサＣｂｏｏｓｔを適切なサイズにすることによって、駆動電流を、データプログラミングフェーズ中に特定のデータ電圧範囲の相対的な符号を保つことができる。したがって、コンデンサＣｂｏｏｓｔは、駆動電流レベルをブーストするように機能し、したがって、電流ブーストコンデンサと呼ばれることがある。

図９の実施形態では、トランジスタＴｅｍ１が初期化フェーズ中にオフにされるので、トランジスタＴｉｎｉは、初期化フェーズ中に電圧ＶｉｎｉをトランジスタＴｄｒｉｖｅに印加することができない。換言すれば、オンバイアスストレス動作は、図９の画素２２に適用することができない。図１０は、初期化トランジスタＴｉｎｉがトランジスタＴｄｒｉｖｅのソース端子に結合されている画素２２の別の実施形態を示す。トランジスタＴｉｎｉをトランジスタＴｄｒｉｖｅのソース端子に直接接続することにより、トランジスタＴｉｎｉは、初期化フェーズ中にオンバイアスストレス動作を実行して、ヒステリシス及び第１のフレーム減光（dimming）を緩和することができる。図１０の画素２２の残りの部分の構造及び機能は、図９のものと同一であり、明瞭化のために繰り返す必要はない。図８Ｂのデータリフレッシュ動作は、図１０の画素２２にも適用することができる。しかし、初期化フェーズの間、信号ＥＭ１は、トランジスタＴｅｍ１をオンにするためにアサートされたままであり得る（例えば、ハイに保たれ得る）。同様に、図８Ｃの垂直帰線消去アノードリセット制御方式は、図１０の画素２２にも適用することができる。

画素２２が、アノード端子に結合されたアノードリセットトランジスタＴａｒと、トランジスタＴｄｒｉｖｅに結合された別個の初期化トランジスタＴｉｎｉとの両方を含む図８Ａの実施形態は、単なる例示にすぎない。図１１Ａは、別個の初期化トランジスタＴｉｎｉを含まない画素２２の別の適切な実施形態を示す。換言すれば、図１１Ａの画素２２の構造及び機能は、図１１Ａの画素２２が１つ少ないトランジスタを含む（すなわち、図１１Ａの画素２２はトランジスタＴｉｎｉを含まない）ことを除いて、図８Ａのものと同一である。

図１１Ｂは、図１１Ａに示すタイプの表示画素２２の動作を示すタイミング図である。時刻ｔ１の前に、走査信号ＳＣＡＮ２は、トランジスタＴｇａｔｅをアクティブ化する（オンにする）ためにアサートされる（例えば、ハイに駆動される）ことができ、エミッション信号ＥＭ１は、トランジスタＴｅｍ１をオフにするためにデアサートされる（例えば、ローに駆動される）ことができる。トランジスタＴｇａｔｅをアクティブ化すると、トランジスタＴｄｒｉｖｅのゲート端子が基準電圧レベルＶｒｅｆに駆動される。時刻ｔ１において、走査信号ＳＣＡＮ３はハイにパルス化され、トランジスタＴａｒをオンにする。トランジスタＴａｒをアクティブ化することにより、ＯＬＥＤアノード端子を電圧Ｖａｒに駆動する。初期化フェーズ中、信号ＥＭ２はハイのままであるので、トランジスタＴｄｒｉｖｅのソース端子もトランジスタＴｅｍ２を介してＶａｒにリセットされる。したがって、初期化フェーズの間、トランジスタＴｄｒｉｖｅのゲート－ソース電圧Ｖｇｓは、（ＶｒｅｆＶａｒ）にバイアスされる。電圧Ｖａｒはまた、初期化フェーズ中にトランジスタＴｄｒｉｖｅのソース端子に直接印加されるので、電圧Ｖａｒはまた、オンバイアスストレスを印加してＶｔヒステリシスを緩和し、第１のフレーム応答を改善するように機能することができる。

時刻ｔ２において、エミッション信号ＥＭ１のみがアサートされて（例えば、ハイに駆動されて）トランジスタＴｅｍ１をオンにし、トランジスタＴｅｍ２はオフである。トランジスタＴｅｍ１をオンにすると、トランジスタＴｄｒｉｖｅのドレイン端子がＶＤＤＥＬまで駆動され、その結果、トランジスタＴｄｒｉｖｅのソース端子が、トランジスタＴｄｒｉｖｅのゲートにおけるＶｒｅｆレベルよりも１Ｖｔ低いレベルまで充電される。換言すれば、トランジスタＴｄｒｉｖｅのソース端子は、時刻ｔ２からｔ３までのＶｔサンプリングフェーズの間に（Ｖｒｅｆ－Ｖｔ）まで充電される。トランジスタＴｅｍ２はこの時間中にオフにされるので、ＶＳＳＥＬ及びＯＬＥＤアノード端子に注入される任意の潜在的なノイズは、駆動トランジスタソース端子から遮断される。

時刻ｔ４において、走査信号ＳＣＡＮ１がハイにパルス化されて、データプログラミングフェーズ中にトランジスタＴｄａｔａをオンにする。トランジスタＴｄａｔａをアクティブ化させると、トランジスタＴｄｒｉｖｅのゲート端子が、画素２２の新しいデータ信号値に対応するデータ電圧Ｖｄａｔａに駆動される。トランジスタＴｅｍ２及びＴａｒは両方ともこの時点でオフにされるので、アノード端子はハイインピーダンスノードであり、したがってコンデンサＣｓｔは放電することができない（例えば、駆動トランジスタゲート端子が新しいＶｄａｔａレベルに駆動される場合であっても、コンデンサＣｓｔ間の電圧はＶｔに等しいままである）。所望であれば、エミッション信号ＥＭ１は、任意選択で、データプログラミングフェーズを通してアサートされて、Ｖｄａｔａに比例する電流が、ｔ３からｔ５までの期間中に少なくともエミッショントランジスタＴｅｍ１を流れることができる（代替波形１１９０を参照）。

時刻ｔ５において、エミッション信号ＥＭがアサートされて、ダイオード２６が電圧Ｖｄａｔａに比例する光量を発することができるエミッションフェーズを開始する。エミッションフェーズの間、結果として生じるトランジスタＴｄｒｉｖｅのＶｇｓは、［Ｖｄａｔａ－（Ｖｒｅｆ－Ｖｔ）］に等しくなる。最終的なエミッション電流はＶｇｓ－Ｖｔに比例するため、（Ｖｇｓ－Ｖｔ）が（Ｖｄａｔａ－Ｖｒｅｆ＋Ｖｔ－Ｖｔ）と等しくなるので、エミッション電流はＶｔに依存せず、Ｖｔが相殺されて画素内閾値電圧相殺動作を完了する。図５Ｂに関連して上述したように、Ｖｔサンプリングフェーズの持続時間は、ディスプレイ１４の温度輝度感度を最小化するために、データプログラミングフェーズの持続時間に対して独立して増加させることができる（例えば、Ｖｔサンプリングフェーズの持続時間は、データプログラミングフェーズの持続時間よりも少なくとも２倍、５倍、２～５倍、１０倍、５～１０倍、１０～２０倍、又は２０倍超長くすることができる）。

図１１Ａの画素２２は、低リフレッシュレートディスプレイに使用することができる。図１１Ｃは、低リフレッシュレート動作の延長された垂直帰線消去期間中の図１１Ａの画素２２を制御する関連信号波形の挙動を示すタイミング図である。時刻ｔａの前に、エミッション信号ＥＭ１及びＥＭ２は、エミッションを一時的に停止するためにデアサート（例えば、ローに駆動）されてもよい。時刻ｔａの後、信号ＳＣＡＮ３をパルス化して、トランジスタＴａｒを一時的にアクティブ化させることができる。トランジスタＴａｒをアクティブ化すると、ＯＬＥＤアノード端子がアノードリセット電圧レベルＶａｒに駆動される。時刻ｔｂにおいて、エミッション信号ＥＭ１及びＥＭ２は、エミッションを再開するためにアサートされ得る。時刻ｔａからｔｂまでの持続時間は、時刻ｔ１からｔ５までのアクティブリフレッシュ期間に等しくなければならない（図１１Ｂ参照）。そのようなアノードリセットは、システムがデータ値を更新できる場合に応じて、垂直帰線消去期間中に８ｍｓ毎、４ｍｓ毎、２ｍｓ毎、又は他の適切な間隔で実行することができる。垂直帰線消去期間中に複数のアノードリセットを実行することは、ディスプレイ１４が低リフレッシュレートで動作しているときに低階調レベルの点滅及び輝度変動を緩和するのに役立つことができる。

画素２２が２つのエミッショントランジスタを含む図８Ａの実施形態は、単なる例示にすぎない。図１２Ａは、１つのエミッショントランジスタを含む画素２２の別の適切な実施形態を示す。換言すれば、図１２Ａの画素２２の構造及び機能は、図１２Ａの画素２２が１つ少ないエミッショントランジスタを含む（すなわち、図１２Ａの画素２２は、トランジスタＴｄｒｉｖｅとダイオード２６との間に結合された単一のエミッショントランジスタＴｅｒｎを含むが、他のいかなるエミッション制御トランジスタも含まない）ことを除いて、図８Ａのものと同一である。単一のエミッショントランジスタＴｅｍは、エミッション信号ＥＭを受信するように構成されたゲートを有する。

図１２Ｂは、図１２Ａに示されるタイプの表示画素２２の動作を示すタイミング図である。時刻ｔ１の前に、走査信号ＳＣＡＮ２は、トランジスタＴｇａｔｅをアクティブ化する（オンにする）ためにアサートされる（例えば、ハイに駆動される）ことができ、エミッション信号ＥＭは、トランジスタＴｅｍをオフにするためにデアサートされる（例えば、ローに駆動される）ことができる。トランジスタＴｇａｔｅをアクティブ化すると、トランジスタＴｄｒｉｖｅのゲート端子が基準電圧レベルＶｒｅｆに駆動される。時刻ｔ１において、走査信号ＳＣＡＮ３が一時的にハイにパルス化されて、トランジスタＴａｒ及びＴｉｎｉをオンにする。トランジスタＴｉｎｉをアクティブ化することにより、トランジスタＴｄｒｉｖｅのソース端子をＶｉｎｉに駆動し、トランジスタＴａｒをアクティブ化することにより、ＯＬＥＤアノード端子を電圧Ｖａｒに駆動する。従って、初期化フェーズの間、トランジスタＴｄｒｉｖｅのゲート－ソース電圧Ｖｇｓは、（Ｖｒｅｆ－Ｖｉｎｉ）にバイアスされる。

この時間中、トランジスタＴｄｒｉｖｅ及びＴｉｎｉを介してＶＤＤＥＬからＶｉｎｉへの短絡電流経路が存在し得る。仮にＶｉｎｉが行方向のルーティング線上で伝達される場合、所与の行に沿った全ての単一のアクセスされた画素からのそのような電流は、大幅なＩＲ降下を生成することになるであろう。ＩＲ降下を管理可能なレベルに保つのを助けるために、初期化電圧Ｖｉｎｉは、列方向ルーティング線を介して画素２２にルーティングされてもよく、それにより、任意の所与の行がアクセスされているときに、各初期化列線のみは、１つの短絡電流経路しかを見ないことになる。

時刻ｔ２からｔ３まで、ＳＣＡＮ２のみがアサートされたままである。トランジスタＴｄｒｉｖｅのドレイン端子はここではＶＤＤＥＬに直接接続されているので、時刻ｔ２においてＳＣＡＮ３をオフにすることにより、トランジスタＴｄｒｉｖｅのソース端子は、トランジスタＴｄｒｉｖｅのゲートにおけるＶｒｅｆレベルよりも１Ｖｔ低いレベルまで充電することができる。換言すれば、トランジスタＴｄｒｉｖｅのソース端子は、時刻ｔ２からｔ３までのＶｔサンプリングフェーズの間に（Ｖｒｅｆ－Ｖｔ）まで充電される。

時刻ｔ４において、走査信号ＳＣＡＮ１がハイにパルス化されて、データプログラミングフェーズ中にトランジスタＴｄａｔａをオンにする。トランジスタＴｄａｔａをアクティブ化させると、トランジスタＴｄｒｉｖｅのゲート端子が、画素２２の新しいデータ信号値に対応するデータ電圧Ｖｄａｔａに駆動される。トランジスタＴｅｍ及びＴｉｎｉは両方ともこの時点でオフにされるので、コンデンサＣｓｔは放電することができない（例えば、駆動トランジスタゲート端子が新しいＶｄａｔａレベルに駆動されても、コンデンサＣｓｔ間の電圧はＶｔに等しいままである）。所望される場合、エミッション信号ＥＭは、任意選択で、データプログラミングフェーズを通してアサートされ、Ｖｄａｔａに比例する電流を、ｔ３からｔ５までの期間中にエミッショントランジスタＴｅｍを通して流すことができる（代替波形１４９０参照）。

時刻ｔ５において、エミッション信号ＥＭがアサートされて、ダイオード２６が電圧Ｖｄａｔａに比例する光量を発することができるエミッションフェーズを開始する。エミッションフェーズの間、結果として生じるトランジスタＴｄｒｉｖｅのＶｇｓは、［Ｖｄａｔａ－（Ｖｒｅｆ－Ｖｔ）］に等しくなる。最終的なエミッション電流はＶｇｓ－Ｖｔに比例するため、（Ｖｇｓ－Ｖｔ）が（Ｖｄａｔａ－Ｖｒｅｆ＋Ｖｔ－Ｖｔ）と等しくなるので、エミッション電流はＶｔに依存せず、Ｖｔが相殺されて画素内閾値電圧相殺動作を完了する。図５Ｂに関連して上述したように、Ｖｔサンプリングフェーズの持続時間は、ディスプレイ１４の温度輝度感度を最小化するために、データプログラミングフェーズの持続時間に対して独立して増加させることができる（例えば、Ｖｔサンプリングフェーズの持続時間は、データプログラミングフェーズの持続時間よりも少なくとも２倍、５倍、２～５倍、１０倍、５～１０倍、１０～２０倍、又は２０倍超長くすることができる）。

図１２Ａの画素２２は、低リフレッシュレートディスプレイに使用することができる。図１２Ｃは、低リフレッシュレート動作の延長された垂直帰線消去期間中の図１２Ａの画素２２を制御する関連信号波形の挙動を示すタイミング図である。時刻ｔａの前に、エミッション信号ＥＭは、エミッションを一時的に停止するためにデアサート（例えば、ローに駆動）されてもよい。時刻ｔａの後、信号ＳＣＡＮ３をパルス化して、トランジスタＴａｒ及びＴｉｎｉを一時的にアクティブ化させることができる。トランジスタＴａｒをアクティブ化すると、ＯＬＥＤアノード端子がアノードリセット電圧レベルＶａｒに駆動される。時刻ｔｂにおいて、エミッション信号ＥＭは、エミッションを再開するためにアサートされ得る。時刻ｔａからｔｂまでの持続時間は、時刻ｔ１からｔ５までのアクティブリフレッシュ期間に等しくなければならない（図１２Ｂ参照）。そのようなアノードリセットは、システムがデータ値を更新できる場合に応じて、垂直帰線消去期間中に８ｍｓ毎、４ｍｓ毎、２ｍｓ毎、又は他の適切な間隔で実行することができる。垂直帰線消去期間中に複数のアノードリセットを実行することは、ディスプレイ１４が低リフレッシュレートで動作しているときに低階調レベルの点滅及び輝度変動を緩和するのに役立つことができる。

画素２２が、アノード端子に結合されたアノードリセットトランジスタＴａｒと、トランジスタＴｄｒｉｖｅに結合された別個の初期化トランジスタＴｉｎｉとの両方を含む図１２Ａの実施形態は、単なる例示にすぎない。図１３Ａは、別個の初期化トランジスタＴｉｎｉを含まない画素２２の別の適切な実施形態を示す。換言すれば、図１３Ａの画素２２の構造及び機能は、図１３Ａの画素２２が１つ少ないトランジスタを含む（すなわち、図１３Ａの画素２２はトランジスタＴｉｎｉを含まない）ことを除いて、図１２Ａのものと同一である。したがって、図１３Ａの画素２２は、５つの半導体酸化物トランジスタと２つのコンデンサＣｓｔ及びＣｂｏｏｓｔのみを含む。

図１３Ｂは、図１３Ａに示すタイプの表示画素２２の動作を示すタイミング図である。時刻ｔ１の前に、走査信号ＳＣＡＮ２は、トランジスタＴｇａｔｅをアクティブ化する（オンにする）ためにアサートされ得る（例えば、ハイに駆動され得る）。トランジスタＴｇａｔｅをアクティブ化すると、トランジスタＴｄｒｉｖｅのゲート端子が基準電圧レベルＶｒｅｆに駆動される。時刻ｔ１において、走査信号ＳＣＡＮ３はハイにパルス化され、トランジスタＴａｒをオンにする。トランジスタＴａｒをアクティブ化すると、トランジスタＴｄｒｉｖｅのソース端子がＶａｒに駆動される。初期化フェーズの間、信号ＥＭはハイに保たれるので、電圧Ｖａｒは、トランジスタＴｅｒｎを介してトランジスタＴｄｒｉｖｅのソース端子に印加され得る。したがって、初期化フェーズの間、トランジスタＴｄｒｉｖｅのゲート－ソース間電圧Ｖｇｓは、（Ｖｒｅｆ－Ｖａｒ）にバイアスされる。電圧Ｖａｒはまた、初期化フェーズ中にトランジスタＴｄｒｉｖｅのソース端子に直接印加されるので、電圧Ｖａｒはまた、オンバイアスストレスを印加してＶｔヒステリシスを緩和し、第１のフレーム応答を改善するように機能することができる。

この時間の間、トランジスタＴｄｒｉｖｅ、Ｔｅｒｎ、及びＴａｒを通るＶＤＤＥＬからＶａｒへの短絡電流経路が存在し得る。仮にＶａｒが行方向ルーティング線上で伝達される場合、所与の行に沿った全ての単一のアクセスされた画素からのそのような電流は、大幅なＩＲ降下を生成することになるであろう。ＩＲ降下を管理可能なレベルに保つのを助けるために、アノードリセット電圧Ｖａｒは、列方向ルーティング線を介して画素２２にルーティングされてもよく、それにより、任意の所与の行がアクセスされているときに、各アノードリセット列線のみは、１つの短絡電流経路しかを見ないことになる。

時刻ｔ２からｔ３まで、ＳＣＡＮ２のみがアサートされたままである。トランジスタＴｄｒｉｖｅのドレイン端子はここではＶＤＤＥＬに直接接続されているので、時刻ｔ２においてＳＣＡＮ３をオフにすることにより、トランジスタＴｄｒｉｖｅのソース端子は、トランジスタＴｄｒｉｖｅのゲートにおけるＶｒｅｆレベルよりも１Ｖｔ低いレベルまで充電することができる。換言すれば、トランジスタＴｄｒｉｖｅのソース端子は、時刻ｔ２からｔ３までのＶｔサンプリングフェーズの間に（Ｖｒｅｆ－Ｖｔ）まで充電される。

時刻ｔ４において、走査信号ＳＣＡＮ１がハイにパルス化されて、データプログラミングフェーズ中にトランジスタＴｄａｔａをオンにする。トランジスタＴｄａｔａをアクティブ化させると、トランジスタＴｄｒｉｖｅのゲート端子が、画素２２の新しいデータ信号値に対応するデータ電圧Ｖｄａｔａに駆動される。トランジスタＴｅｒｎがこの時点でオフにされるので、コンデンサＣｓｔは放電することができない（例えば、駆動トランジスタゲート端子が新しいＶｄａｔａレベルに駆動されても、コンデンサＣｓｔ間の電圧はＶｔに等しいままである）。

時刻ｔ５において、エミッション信号ＥＭがアサートされて、ダイオード２６が電圧Ｖｄａｔａに比例する光量を発することができるエミッションフェーズを開始する。エミッションフェーズの間、結果として生じるトランジスタＴｄｒｉｖｅのＶｇｓは、［Ｖｄａｔａ－（Ｖｒｅｆ－Ｖｔ）］に等しくなる。最終的なエミッション電流はＶｇｓ－Ｖｔに比例するため、（Ｖｇｓ－Ｖｔ）が（Ｖｄａｔａ－Ｖｒｅｆ＋Ｖｔ－Ｖｔ）と等しくなるので、エミッション電流はＶｔに依存せず、Ｖｔが相殺されて画素内閾値電圧相殺動作を完了する。図５Ｂに関連して上述したように、Ｖｔサンプリングフェーズの持続時間は、ディスプレイ１４の温度輝度感度を最小化するために、データプログラミングフェーズの持続時間に対して独立して増加させることができる（例えば、Ｖｔサンプリングフェーズの持続時間は、データプログラミングフェーズの持続時間よりも少なくとも２倍、５倍、２～５倍、１０倍、５～１０倍、１０～２０倍、又は２０倍超長くすることができる）。

図１３Ａの画素２２は、低リフレッシュレートディスプレイにも使用することができる。図１２Ｃの垂直帰線消去アノードリセット制御方式は、図１３Ａの画素２２にも適用することができる。

画素２２が、ＶＤＤＥＬ電源線に短絡されたドレイン端子を有するトランジスタＴｄｒｉｖｅを含む図１３Ａの実施形態は、単なる例示にすぎない。図１４Ａは、ドレイン端子がエミッショントランジスタＴｅｒｎを介してＶＤＤＥＬ線に結合され、ソース端子がアノード端子に結合されたトランジスタＴｄｒｉｖｅを有する画素２２の別の適切な実施形態を示す。換言すれば、図１４Ａの画素２２の構造及び機能は、トランジスタＴｄｒｉｖｅ及びＴｅｒｎの位置が交換されていることを除いて、図１３Ａのものと同一である。図１４Ａの画素２２は、５つの半導体酸化物トランジスタ及び２つのコンデンサＣｓｔ及びＣｂｏｏｓｔのみを含む。特に、コンデンサＣｓｔは、トランジスタＴｄｒｉｖｅのゲート端子に結合された第１の端子、及びアノード端子に結合された第２の端子を有することができる。コンデンサＣｂｏｏｓｔは、アノード端子に結合された第１の端子と、電圧Ｖｄｃを受け取るように構成された第２の端子とを有する。画素２２は、コンデンサＣｂｏｏｓｔを含む必要はない（すなわち、コンデンサＣｂｏｏｓｔは任意である）。

図１４Ｂは、図１３Ａに示すタイプの表示画素２２の動作を示すタイミング図である。時刻ｔ１の前に、走査信号ＳＣＡＮ２は、トランジスタＴｇａｔｅをアクティブ化する（オンにする）ためにアサートされ得る（例えば、ハイに駆動され得る）。トランジスタＴｇａｔｅをアクティブ化すると、トランジスタＴｄｒｉｖｅのゲート端子が基準電圧レベルＶｒｅｆに駆動される。時刻ｔ１において、走査信号ＳＣＡＮ３はハイにパルス化され、トランジスタＴａｒをオンにする。トランジスタＴａｒをアクティブ化すると、トランジスタＴｄｒｉｖｅのソース端子がＶａｒに駆動される。信号ＥＭは、初期化フェーズの間、一時的にオフにされ得る。トランジスタＴａｒをアクティブ化することによって、電圧ＶａｒをトランジスタＴｄｒｉｖｅのソース端子に印加することができる。したがって、初期化フェーズの間、トランジスタＴｄｒｉｖｅのゲート－ソース電圧Ｖｇｓは、（ＶｒｅｆＶａｒ）にバイアスされる。電圧Ｖａｒはまた、初期化フェーズ中にトランジスタＴｄｒｉｖｅのソース端子に直接印加されるので、電圧Ｖａｒはまた、オンバイアスストレスを印加してＶｔヒステリシスを緩和し、第１のフレーム応答を改善するように機能することができる。初期化フェーズ中にトランジスタＴｅｒｎをオフにすることにより、ＶＤＤＥＬとＶａｒとの間の短絡電流経路が防止される。

時刻ｔ２～ｔ３において、信号ＳＣＡＮ２及びＥＭがアサートされる。信号ＥＭをアサートすると、トランジスタＴｄｒｉｖｅのドレイン端子がＶＤＤＥＬに接続される。トランジスタＴｄｒｉｖｅのドレイン端子はここではＶＤＤＥＬに直接接続されているので、時刻ｔ２においてＳＣＡＮ３をオフにすることにより、トランジスタＴｄｒｉｖｅのソース端子は、トランジスタＴｄｒｉｖｅのゲートにおけるＶｒｅｆレベルよりも１Ｖｔ低いレベルまで充電することができる。換言すれば、トランジスタＴｄｒｉｖｅのソース端子は、時刻ｔ２からｔ３までのＶｔサンプリングフェーズの間に（Ｖｒｅｆ－Ｖｔ）まで充電される。

時刻ｔ４において、走査信号ＳＣＡＮ１がハイにパルス化されて、データプログラミングフェーズ中にトランジスタＴｄａｔａをオンにする。トランジスタＴｄａｔａをアクティブ化させると、トランジスタＴｄｒｉｖｅのゲート端子が、画素２２の新しいデータ信号値に対応するデータ電圧Ｖｄａｔａに駆動される。トランジスタＴａｒ及びＴｅｒｎがこの時点でオフにされるので、コンデンサＣｓｔは放電することができない（例えば、駆動トランジスタゲート端子が新しいＶｄａｔａレベルに駆動される場合であっても、コンデンサＣｓｔ間の電圧はＶｔに等しいままである）。

時刻ｔ５において、エミッション信号ＥＭがアサートされて、ダイオード２６が電圧Ｖｄａｔａに比例する光量を発することができるエミッションフェーズを開始する。エミッションフェーズの間、結果として生じるトランジスタＴｄｒｉｖｅのＶｇｓは、［Ｖｄａｔａ－（Ｖｒｅｆ－Ｖｔ）］に等しくなる。最終的なエミッション電流はＶｇｓ－Ｖｔに比例するため、（Ｖｇｓ－Ｖｔ）が（Ｖｄａｔａ－Ｖｒｅｆ＋Ｖｔ－Ｖｔ）と等しくなるので、エミッション電流はＶｔに依存せず、Ｖｔが相殺されて画素内閾値電圧相殺動作を完了する。図５Ｂに関連して上述したように、Ｖｔサンプリングフェーズの持続時間は、ディスプレイ１４の温度輝度感度を最小化するために、データプログラミングフェーズの持続時間に対して独立して増加させることができる（例えば、Ｖｔサンプリングフェーズの持続時間は、データプログラミングフェーズの持続時間よりも少なくとも２倍、５倍、２～５倍、１０倍、５～１０倍、１０～２０倍、又は２０倍超長くすることができる）。

図１４Ａの画素２２は、低リフレッシュレートディスプレイにも使用することができる。図１２Ｃの垂直帰線消去アノードリセット制御方式は、図１４Ａの画素２２にも適用することができる。

実施形態によれば、ゲートドライバ回路と、ゲートドライバ回路に結合された複数の画素と、を備えるディスプレイであって、複数の画素のうちの少なくとも１つの画素が、アノード端子を有する発光ダイオードと、発光ダイオードと直列に結合された駆動トランジスタであって、ゲート端子、第１のソース－ドレイン端子、及び第２のソース－ドレイン端子を含む駆動トランジスタと、駆動トランジスタのゲート端子に結合された第１のソース－ドレイン端子、データ線に結合された第２のソース－ドレイン端子、及びゲートドライバ回路から第１の走査信号を受信するように構成されたゲート端子を有する、データローディングトランジスタと、駆動トランジスタのゲート端子に結合された第１のソース－ドレイン端子、基準電圧を受け取るように構成された第２のソース－ドレイン端子、及びゲートドライバ回路から第２の走査信号を受信するように構成されたゲート端子を有するゲート電圧設定トランジスタと、を備え、ゲートドライバ回路は、閾値電圧サンプリングフェーズ中に、第２の走査信号をアサートし、データプログラミングフェーズ中に第１の走査信号をアサートするように構成されており、データプログラミングフェーズは第１の持続時間を有し、閾値電圧サンプリングフェーズは第１の持続時間よりも長い第２の持続時間を有する、ディスプレイが提供される。

別の実施形態によれば、ゲートドライバ回路は、リフレッシュ動作中にデータプログラミングフェーズの前に閾値電圧サンプリングフェーズを実行するように構成されている。

別の実施形態によれば、第２の持続時間は、第１の持続時間よりも少なくとも１０倍大きい。

別の実施形態によれば、複数の画素内の少なくとも１つの画素は、発光ダイオードのアノード端子に結合された第１のソース－ドレイン端子、アノードリセット電圧を受け取るように構成された第２のソース－ドレイン端子、及びゲートドライバ回路から第３の走査信号を受信するように構成されたゲート端子を有する、アノードリセットトランジスタを更に備える。

別の実施形態によれば、複数の画素内の少なくとも１つの画素は、
駆動トランジスタの第２のソース－ドレイン端子に結合された第１のソース－ドレイン端子、初期化電圧を受け取るように構成された第２のソース－ドレイン端子、及び第３の走査信号を受信するように構成されたゲート端子を有する初期化トランジスタを更に備え、ゲートドライバ回路は、初期化フェーズ中に第２の走査信号及び第３の走査信号をアサートするように構成されている。

別の実施形態によれば、複数の画素内の少なくとも１つの画素は、
正の電源線と駆動トランジスタの第１のソース－ドレイン端子との間に結合された第１のエミッショントランジスタと、駆動トランジスタの第２のソース－ドレイン端子とアノード端子との間に結合された第２のエミッショントランジスタと、を更に備え、第１及び第２のエミッショントランジスタは、ゲートドライバ回路からエミッション信号を受信するように構成されたゲート端子を有し、ゲートドライバ回路は、閾値電圧サンプリングフェーズ中にエミッション信号をアサートするように構成されている。

別の実施形態によれば、駆動トランジスタ、データローディングトランジスタ、ゲート電圧設定トランジスタ、アノードリセットトランジスタ、初期化トランジスタ、第１のエミッショントランジスタ、及び全て第２のエミッショントランジスタは、半導体酸化物トランジスタを備える。

別の実施形態によれば、複数の画素内の少なくとも１つの画素は、駆動トランジスタのゲート端子に結合された第１の端子を有し、アノード端子に結合された第２の端子を有する蓄積コンデンサを更に備える。

別の実施形態によれば、複数の画素内の少なくとも１つの画素は、アノード端子に結合された第１の端子を有し、静電圧を受け取るように構成された第２の端子を有する追加のコンデンサを更に備える。

別の実施形態によれば、複数の画素内の少なくとも１つの画素は、正の電源線と駆動トランジスタの第１のソース－ドレイン端子との間に結合された第１のエミッショントランジスタであって、ゲートドライバ回路から第１のエミッション信号を受信するように構成されたゲート端子を有する第１のエミッショントランジスタと、駆動トランジスタの第２のソース－ドレイン端子とアノード端子との間に結合された第２のエミッショントランジスタであって、ゲートドライバ回路から第２のエミッション信号を受信するように構成されたゲート端子を有する第２のエミッショントランジスタと、を備え、ゲートドライバ回路は閾値電圧サンプリングフェーズ中に、第１のエミッション信号をアサートし、第２のエミッション信号をデアサートする。

別の実施形態によれば、複数の画素内の少なくとも１つの画素は、駆動トランジスタのゲート端子に結合された第１の端子を有し、駆動トランジスタの第２のソース－ドレイン端子に結合された第２の端子を有する、蓄積コンデンサと、駆動トランジスタの第２のソース－ドレイン端子に結合された第１の端子を有し、静電圧を受け取るように構成された第２の端子を有する、追加のコンデンサと、を更に含む。

別の実施形態によれば、駆動トランジスタの第１のソース－ドレイン端子は、正の電源線に短絡されており、複数の画素のうちの少なくとも１つの画素は、駆動トランジスタの第２のソース－ドレイン端子に結合された第１のソース－ドレイン端子、第２のソース－ドレイン端子、及びゲートドライバ回路から第１のエミッション信号を受信するように構成されたゲート端子を有する、第１のエミッショントランジスタと、第１のエミッショントランジスタの第２のソース－ドレイン端子に結合された第１のソース－ドレイン端子、アノード端子に結合された第２のソース－ドレイン端子、及びゲートドライバ回路から第２のエミッション信号を受信するように構成されたゲート端子を有する、第２のエミッショントランジスタと、第１のエミッショントランジスタの第２のソース－ドレイン端子に結合された第１のソース－ドレイン端子、初期化電圧を受け取るように構成された第２のソース－ドレイン端子、及び第３の走査信号を受信するように構成されたゲート端子を有する初期化トランジスタと、駆動トランジスタのゲート端子に結合された第１の端子を有し、第１のエミッショントランジスタの第２のソース－ドレイン端子に結合された第２の端子を有する、蓄積コンデンサと、第１のエミッショントランジスタの第２のソース－ドレイン端子に結合された第１の端子を有し、静電圧を受け取るように構成された第２の端子を有する、追加のコンデンサと、
を更に含む。

別の実施形態によれば、複数の画素内の少なくとも１つの画素は、
駆動トランジスタのゲート端子に結合された第１の端子を有し、駆動トランジスタの第２のソース－ドレイン端子に結合された第２の端子を有する、蓄積コンデンサと、駆動トランジスタの第２のソース－ドレイン端子に結合された第１の端子を有し、静電圧を受け取るように構成された第２の端子を有する、追加のコンデンサと、を更に含む。

実施形態によれば、ゲートドライバ回路と、各々が少なくとも発光ダイオード、駆動トランジスタ、データローディングトランジスタ、ゲート電圧設定トランジスタ、及び蓄積コンデンサを含む複数の画素とを有するディスプレイを動作させる方法であって、
閾値電圧サンプリングフェーズ中に、ゲートドライバ回路を用いて、ゲート電圧設定トランジスタをアクティブ化するために第２の走査信号をアサートすることによって、駆動トランジスタの閾値電圧を蓄積コンデンサ上にサンプリングすることと、データプログラミングフェーズ中に、ゲートドライバ回路を用いて、データローディングトランジスタをアクティブ化するために第１の走査信号をアサートすることによって、蓄積コンデンサ上にデータをロードすることと、
を含み、データプログラミングフェーズは、データリフレッシュ動作中に閾値電圧サンプリングフェーズの後に起こり、データプログラミングフェーズは第１の持続時間を有し、閾値電圧サンプリングフェーズは、第１の持続時間よりも長い第２の持続時間を有する、方法が提供される。

別の実施形態によれば、第２の持続時間は、第１の持続時間よりも少なくとも１０倍大きい。

別の実施形態によれば、複数の画素内の各画素は、アノードリセットトランジスタを更に含み、方法は、初期化フェーズ中に、ゲートドライバ回路を用いて、アノードリセットトランジスタをアクティブ化するために第３の走査信号をアサートすることによって、発光ダイオードのアノードをリセットすることを更に含む。

別の実施形態によれば、複数の画素内の各画素は、初期化トランジスタを更に含み、方法は、初期化フェーズ中に、ゲートドライバ回路を用いて、初期化トランジスタをアクティブ化するために第３の走査信号をアサートすることによって、駆動トランジスタにバイアス電圧を印加することを更に含む。

別の実施形態によれば、複数の画素内の各画素は、少なくとも１つのエミッショントランジスタを更に含み、方法は、初期化フェーズ中に、ゲートドライバ回路を用いて、少なくとも１つのエミッショントランジスタを非アクティブ化するためにエミッション制御信号をデアサートすることと、閾値電圧サンプリングフェーズ中に、ゲートドライバ回路を用いて、少なくとも１つのエミッショントランジスタをアクティブ化するためにエミッション制御信号をアサートすることと、を更に含む。

別の実施形態によれば、データプログラミングフェーズ中に、ゲートドライバ回路を使用して、エミッション制御信号をデアサートされたままにすることを更に含む。

別の実施形態によれば、方法は、データプログラミングフェーズ中に、ゲートドライバ回路を使用して、エミッション制御信号をアサートされたままにすることを更に含む。

別の実施形態によれば、複数の画素内の各画素は、第１及び第２のエミッショントランジスタを更に含み、方法は、初期化フェーズ中に、ゲートドライバ回路を用いて、第１のエミッショントランジスタを非アクティブ化するために第１のエミッション制御信号をデアサートすることと、初期化フェーズ中に、ゲートドライバ回路を用いて、第２のエミッショントランジスタを非アクティブ化するために第２のエミッション制御信号をデアサートすることと、閾値電圧サンプリングフェーズ中に、第２のエミッション制御信号がデアサートされている間に、ゲートドライバ回路を用いて、第１のエミッション制御信号をアサートして、第１のエミッショントランジスタをアクティブ化することと、を更に含む。

実施形態によれば、輝度を有する表示画素であって、アノード端子を有する発光ダイオードと、発光ダイオードと直列に結合された駆動トランジスタであって、第１のソース－ドレイン端子、第２のソース－ドレイン端子、及びゲート端子を有する駆動トランジスタと、駆動トランジスタのゲート端子に結合された第１のソース－ドレイン端子、データ線に結合された第２のソース－ドレイン端子、及び第１の走査信号を受信するように構成されたゲート端子を有するデータローディングトランジスタと、駆動トランジスタのゲート端子に結合された第１のソース－ドレイン端子、基準電圧を受け取るように構成された第２のソース－ドレイン端子、及び第２の走査信号を受信するように構成されたゲート端子を有するゲート電圧設定トランジスタと、発光ダイオード及び駆動トランジスタと直列に結合されたエミッショントランジスタであって、エミッション信号を受信するように構成されたゲート端子を有するエミッショントランジスタと、アノード端子に結合された第１のソース－ドレイン端子、リセット電圧を受け取るように構成された第２のソース－ドレイン端子、及び第３の走査信号を受信するように構成されたゲート端子を有するアノードリセットトランジスタと、を備え、表示画素は、ゲート電圧設定トランジスタ及びアノードリセットトランジスタがアクティブ化される初期化フェーズと、ゲート電圧設定トランジスタ及びエミッショントランジスタがアクティブ化される閾値電圧サンプリングフェーズと、データローディングトランジスタがアクティブ化されるデータプログラミングフェーズと、において動作可能であり、閾値電圧サンプリングフェーズは、輝度が温度の関数として変化する量を緩和するように選択された持続時間を有する表示画素が提供される。

上記は、単に例示にすぎず、様々な修正を記載の実施形態に行ってもよい。上記の実施形態は、個々に又は任意の組み合わせで実装されてもよい。

Claims (20)

1. ゲートドライバ回路と、
   前記ゲートドライバ回路に結合された複数の画素と、を備えるディスプレイであって、前記複数の画素のうちの少なくとも１つの画素が、
   アノード端子を有する発光ダイオードと、
   前記発光ダイオードと直列に結合された駆動トランジスタであって、ゲート端子、第１のソース－ドレイン端子、及び第２のソース－ドレイン端子を含む駆動トランジスタと、
   前記駆動トランジスタの前記ゲート端子に結合された第１のソース－ドレイン端子、データ線に結合された第２のソース－ドレイン端子、及び前記ゲートドライバ回路から第１の走査信号を受信するように構成されたゲート端子を有する、データローディングトランジスタと、
   前記駆動トランジスタの前記ゲート端子に結合された第１のソース－ドレイン端子、基準電圧を受け取るように構成された第２のソース－ドレイン端子、及び前記ゲートドライバ回路から第２の走査信号を受信するように構成されたゲート端子を有するゲート電圧設定トランジスタと、
   前記発光ダイオードの前記アノード端子に結合された第１のソース－ドレイン端子、アノードリセット電圧を受け取るように構成された第２のソース－ドレイン端子、及び前記ゲートドライバ回路から第３の走査信号を受信するように構成されたゲート端子を有するアノードリセットトランジスタと、を含み、前記ゲートドライバ回路は、
   閾値電圧サンプリングフェーズ中に、前記第２の走査信号をアサートし、
   データプログラミングフェーズ中に前記第１の走査信号をアサートするように構成されており、前記データプログラミングフェーズは第１の持続時間を有し、前記閾値電圧サンプリングフェーズは前記第１の持続時間よりも長い第２の持続時間を有し、
   垂直帰線消去期間中に、前記第３の走査信号をパルス化することにより複数のアノードリセット動作を実行する、ディスプレイ。
2. 前記ゲートドライバ回路は、リフレッシュ動作中に前記データプログラミングフェーズの前に前記閾値電圧サンプリングフェーズを実行するように構成され、前記データプログラミングフェーズ中に、前記データローディングトランジスタがアクティブ化され、前記アノードリセットトランジスタが非アクティブ化される、請求項１に記載のディスプレイ。
3. 前記第２の持続時間は、前記第１の持続時間の少なくとも１０倍長い、請求項１に記載のディスプレイ。
4. 前記複数の画素内の前記少なくとも１つの画素は、
   前記駆動トランジスタの前記第２のソース－ドレイン端子に結合された第１のソース－ドレイン端子、初期化電圧を受け取るように構成された第２のソース－ドレイン端子、及び前記第３の走査信号を受信するように構成されたゲート端子を有する初期化トランジスタを更に含み、前記ゲートドライバ回路は、初期化フェーズ中に前記第２の走査信号及び前記第３の走査信号をアサートするように構成されている、請求項１に記載のディスプレイ。
5. 前記複数の画素内の前記少なくとも１つの画素は、
   正の電源線と前記駆動トランジスタの前記第１のソース－ドレイン端子との間に結合された第１のエミッショントランジスタと、
   前記駆動トランジスタの前記第２のソース－ドレイン端子と前記アノード端子との間に結合された第２のエミッショントランジスタと、を更に含み、前記第１及び第２のエミッショントランジスタは、前記ゲートドライバ回路からエミッション信号を受信するように構成されたゲート端子を有し、前記ゲートドライバ回路は、前記閾値電圧サンプリングフェーズ中に前記エミッション信号をアサートするように構成されている、請求項４に記載のディスプレイ。
6. 前記駆動トランジスタ、前記データローディングトランジスタ、前記ゲート電圧設定トランジスタ、前記アノードリセットトランジスタ、前記初期化トランジスタ、前記第１のエミッショントランジスタ、及び前記第２のエミッショントランジスタは全て、半導体酸化物トランジスタを含む、請求項５に記載のディスプレイ。
7. 前記複数の画素内の前記少なくとも１つの画素は、
   前記駆動トランジスタの前記ゲート端子に結合された第１の端子を有し、前記アノード端子に結合された第２の端子を有する蓄積コンデンサを更に含む、請求項５に記載のディスプレイ。
8. 前記複数の画素内の前記少なくとも１つの画素は、
   前記アノード端子に結合された第１の端子を有し、定電圧を受け取るように構成された第２の端子を有する追加のコンデンサを更に含む、請求項７に記載のディスプレイ。
9. 前記複数の画素内の前記少なくとも１つの画素は、
   正の電源線と前記駆動トランジスタの前記第１のソース－ドレイン端子との間に結合された第１のエミッショントランジスタであって、前記ゲートドライバ回路から第１のエミッション信号を受信するように構成されたゲート端子を有する第１のエミッショントランジスタと、
   前記駆動トランジスタの前記第２のソース－ドレイン端子と前記アノード端子との間に結合された第２のエミッショントランジスタであって、前記ゲートドライバ回路から第２のエミッション信号を受信するように構成されたゲート端子を有する第２のエミッショントランジスタと、
   を更に含み、前記ゲートドライバ回路は前記閾値電圧サンプリングフェーズ中に、前記第１のエミッション信号をアサートし、前記第２のエミッション信号をデアサートするように構成された、請求項４に記載のディスプレイ。
10. 前記複数の画素内の前記少なくとも１つの画素は、前記駆動トランジスタの前記ゲート端子に結合された第１の端子を有し、前記駆動トランジスタの前記第２のソース－ドレイン端子に結合された第２の端子を有する蓄積コンデンサと、
    前記駆動トランジスタの前記第２のソース－ドレイン端子に結合された第１の端子を有し、定電圧を受け取るように構成された第２の端子を有する、追加のコンデンサと、
    を更に含む、請求項９に記載のディスプレイ。
11. 前記駆動トランジスタの前記第１のソース－ドレイン端子は、正の電源線に短絡されており、前記複数の画素のうちの前記少なくとも１つの画素は、
    前記駆動トランジスタの前記第２のソース－ドレイン端子に結合された第１のソース－ドレイン端子、第２のソース－ドレイン端子、及び前記ゲートドライバ回路から第１のエミッション信号を受信するように構成されたゲート端子を有する、第１のエミッショントランジスタと、
    前記第１のエミッショントランジスタの前記第２のソース－ドレイン端子に結合された第１のソース－ドレイン端子、前記アノード端子に結合された第２のソース－ドレイン端子、及び前記ゲートドライバ回路から第２のエミッション信号を受信するように構成されたゲート端子を有する、第２のエミッショントランジスタと、
    前記第１のエミッショントランジスタの前記第２のソース－ドレイン端子に結合された第１のソース－ドレイン端子、初期化電圧を受け取るように構成された第２のソース－ドレイン端子、及び前記第３の走査信号を受信するように構成されたゲート端子を有する初期化トランジスタと、
    前記駆動トランジスタの前記ゲート端子に結合された第１の端子を有し、前記第１のエミッショントランジスタの前記第２のソース－ドレイン端子に結合された第２の端子を有する蓄積コンデンサと、
    前記第１のエミッショントランジスタの前記第２のソース－ドレイン端子に結合された第１の端子を有し、前記正の電源線とは異なる定電圧線を受けるように構成された第２の端子を有する、追加のコンデンサと、
    を更に含む、請求項１に記載のディスプレイ。
12. 前記複数の画素内の前記少なくとも１つの画素は、
    前記駆動トランジスタの前記ゲート端子に結合された第１の端子を有し、前記駆動トランジスタの前記第２のソース－ドレイン端子に結合された第２の端子を有する、蓄積コンデンサと、
    前記駆動トランジスタの前記第２のソース－ドレイン端子に結合された第１の端子を有し、定電圧を受け取るように構成された第２の端子を有する、追加のコンデンサと、
    を更に含む、請求項１に記載のディスプレイ。
13. ゲートドライバ回路と、各々が少なくとも発光ダイオード、駆動トランジスタ、データローディングトランジスタ、ゲート電圧設定トランジスタ、アノードリセットトランジスタ、及び蓄積コンデンサを含む複数の画素とを有するディスプレイを動作させる方法であって、
    閾値電圧サンプリングフェーズ中に、前記ゲートドライバ回路を用いて、前記ゲート電圧設定トランジスタをアクティブ化するために第２の走査信号をアサートすることによって、前記駆動トランジスタの閾値電圧を前記蓄積コンデンサ上にサンプリングすることと、
    データプログラミングフェーズ中に、前記ゲートドライバ回路を用いて、前記データローディングトランジスタをアクティブ化するために第１の走査信号をアサートすることによって、前記蓄積コンデンサ上にデータをロードすることと、
    垂直帰線消去期間中に、前記ゲートドライバ回路で、第３の走査信号を複数回パルス化して前記アノードリセットトランジスタをアクティブ化することにより、複数のアノードリセット動作を実行することと、を含み、
    前記データプログラミングフェーズは、データリフレッシュ動作中に前記閾値電圧サンプリングフェーズの後に起こる、方法。
14. 前記データプログラミングフェーズは第１の持続時間を有し、前記閾値電圧サンプリングフェーズは、前記第１の持続時間の少なくとも１０倍大きい第２の持続時間を有する、請求項１３に記載の方法。
15. 前記方法は、
    初期化フェーズ中に、前記ゲートドライバ回路を用いて、前記アノードリセットトランジスタをアクティブ化するために前記第３の走査信号をアサートすることによって、前記発光ダイオードのアノードをリセットすることを更に含む、請求項１３に記載の方法。
16. 前記複数の画素内の各画素は、初期化トランジスタを更に含み、前記方法は、
    前記初期化フェーズ中に、前記ゲートドライバ回路を用いて、前記初期化トランジスタをアクティブ化するために前記第３の走査信号をアサートすることによって、前記駆動トランジスタにバイアス電圧を印加することを更に含む、請求項１５に記載の方法。
17. 前記複数の画素内の各画素は、少なくとも１つのエミッショントランジスタを更に含み、前記方法は、
    前記初期化フェーズ中に、前記ゲートドライバ回路を用いて、前記少なくとも１つのエミッショントランジスタを非アクティブ化するためにエミッション制御信号をデアサートすることと、
    前記閾値電圧サンプリングフェーズ中に、前記ゲートドライバ回路を用いて、前記少なくとも１つのエミッショントランジスタをアクティブ化するために前記エミッション制御信号をアサートすることと、を更に含む、請求項１６に記載の方法。
18. 前記複数の画素内の各画素は、第１及び第２のエミッショントランジスタを更に含み、前記方法は、
    前記初期化フェーズ中に、前記ゲートドライバ回路を用いて、前記第１のエミッショントランジスタを非アクティブ化するために第１のエミッション制御信号をデアサートすることと、
    前記初期化フェーズ中に、前記ゲートドライバ回路を用いて、前記第２のエミッショントランジスタを非アクティブ化するために第２のエミッション制御信号をデアサートすることと、
    前記閾値電圧サンプリングフェーズ中に、前記第２のエミッション制御信号がデアサートされている間に、前記ゲートドライバ回路を用いて、前記第１のエミッション制御信号をアサートして、第１のエミッショントランジスタをアクティブ化することと、を更に含む、請求項１６に記載の方法。
19. 表示画素であって、
    アノード端子を有する発光ダイオードと、
    正の電源線と接地線との間において、前記発光ダイオードと直列に結合された駆動トランジスタと、
    前記駆動トランジスタのゲート端子に結合された第１の端子、および前記駆動トランジスタのソース－ドレイン端子に結合された第２の端子を有する第１のコンデンサと、
    前記駆動トランジスタの前記ソース－ドレイン端子に結合された第１の端子、および前記正の電源線とは異なる電圧線に結合された第２の端子を有する第２のコンデンサと、
    前記駆動トランジスタの前記ゲート端子に結合された第１のソース－ドレイン端子、データ線に結合された第２のソース－ドレイン端子、及び第１の持続時間を有するデータローディングフェーズ中にアサートされる第１の走査信号を受信するように構成されたゲート端子を有するデータローディングトランジスタと、
    前記駆動トランジスタの前記ゲート端子に結合された第１のソース－ドレイン端子、基準電圧を受け取るように構成された第２のソース－ドレイン端子、及び前記第１の持続時間よりも長い第２の持続時間を有する閾値電圧サンプリングフェーズ中にアサートされる第２の走査信号を受信するように構成されたゲート端子を有するゲート電圧設定トランジスタと、
    前記発光ダイオード及び前記駆動トランジスタと直列に結合されたエミッショントランジスタであって、エミッション信号を受信するように構成されたゲート端子を有するエミッショントランジスタと、
    前記アノード端子に結合された第１のソース－ドレイン端子、リセット電圧を受け取るように構成された第２のソース－ドレイン端子、及び垂直帰線消去期間中に複数回アサートされる第３の走査信号を受信するように構成されたゲート端子を有するアノードリセットトランジスタと、を備える、表示画素。
20. 前記データローディングフェーズ中に、前記データローディングトランジスタがアクティブ化され、前記アノードリセットトランジスタが非アクティブ化される、請求項１９に記載の表示画素。