JP7538021B2

JP7538021B2 - PLC and PLC systems

Info

Publication number: JP7538021B2
Application number: JP2020207478A
Authority: JP
Inventors: 健一郎栗原; 基好宮地
Original assignee: Fanuc Corp
Current assignee: Fanuc Corp
Priority date: 2020-12-15
Filing date: 2020-12-15
Publication date: 2024-08-21
Anticipated expiration: 2040-12-15
Also published as: JP2022094533A

Description

本発明は、ＰＬＣ、及びＰＬＣシステムに関する。 The present invention relates to a PLC and a PLC system.

プログラマブルロジックコントローラ（ＰＬＣ）は、工場に設けられた機械や設備の制御装置である。工場には複数のＰＬＣが設置される。ＰＬＣには１台又は複数台の機械や設備、センサが取り付けられている。ＰＬＣは、プログラムを実行して制御対象の機械や設備に制御信号を出力する。複数のＰＬＣがネットワークに接続されており、互いにデータをやり取りできる。 A programmable logic controller (PLC) is a control device for machines and equipment installed in a factory. Multiple PLCs are installed in a factory. One or more machines, equipment, and sensors are attached to the PLC. The PLC executes a program and outputs control signals to the machines and equipment to be controlled. Multiple PLCs are connected to a network, allowing them to exchange data with each other.

従来、ＰＬＣの故障を原因とするシステムの停止を回避する手段として、あるＰＬＣの制御プログラムを他のＰＬＣで２重に実行し、一方の異常を検知すると、正常なＰＬＣの出力を、制御対象に出力する技術が知られている。例えば、特許文献１。 As a means of avoiding a system shutdown due to a PLC failure, a technique is known in which a control program for a certain PLC is executed in duplicate on another PLC, and when an abnormality is detected in one PLC, the output of the normal PLC is output to the controlled object. For example, see Patent Document 1.

特許第６３５６７３６号公報Patent No. 6356736

ＰＬＣが設置される工場内の環境としては、サーボモータ、インバータ、高圧電力装置など多種多様な装置がＰＬＣに接続され、あるいはＰＬＣの付近に配置されている。そのため、放射ノイズ、電源の瞬時停電、電磁界などにより、ＣＰＵモジュール内のメモリに格納されたデータの破壊が発生しやすくなる。また、ＣＰＵモジュール内のメモリのデータ破壊の現象は、宇宙線によっても生じる。 In the factory environment where PLCs are installed, a wide variety of devices such as servo motors, inverters, and high-voltage power devices are connected to the PLC or placed near the PLC. This makes it easy for data stored in the memory in the CPU module to be destroyed by radiation noise, momentary power outages, electromagnetic fields, etc. Data destruction in the memory in the CPU module can also be caused by cosmic rays.

特許文献１では、ソフトエラーを検出するために定期的にメモリの異常をチェックする。ソフトエラーを検出するために、メモリ全体のチェックをするのは時間がかかるため、異常が起きた時にリアルタイムに対応できない可能性がある。 In Patent Document 1, memory is periodically checked for abnormalities to detect soft errors. Checking the entire memory to detect soft errors takes time, so there is a possibility that real-time response cannot be made when an abnormality occurs.

ＰＬＣの分野では、異常が発生しても運転を継続する技術が望まれている。 In the field of PLC, there is a demand for technology that allows operations to continue even if an abnormality occurs.

本開示の一態様であるＰＬＣシステムは、Ｉ／Ｏ機器を介して制御対象に接続される複数のＰＬＣと、複数のＰＬＣを管理する上位制御装置とを備えるＰＬＣシステムであって、上位制御装置は、それぞれのＰＬＣに対して、該ＰＬＣ自身に接続された制御対象を制御する制御プログラムを自己プログラムとして割り当てるとともに、ＰＬＣシステム全体で１実行周期内に３箇所又はそれ以上でそれぞれの制御プログラムが並行に実行されるように、ＰＬＣシステムに含まれる他のＰＬＣの制御プログラムを他プログラムとして上位制御装置及び複数のＰＬＣに割り当て、ＰＬＣは、プロセッサと、メインメモリと、通信部と、を備え、通信部は、自己の制御対象から送信された入力データを記憶する第１入力用バッファメモリと、第１入力用バッファメモリに記憶する第１入力データに対する自己プログラムの実行結果である第１出力データを記憶する第１出力用バッファメモリと、上位制御装置又は複数のＰＬＣから受信した当該ＰＬＣの制御プログラムの実行結果を第２出力データとして記憶する少なくとも２つの第２出力用バッファメモリと、第１出力用バッファメモリに記憶するデータと第２出力用バッファメモリに記憶するデータの多数決を取り、多数派のデータをＩ／Ｏ機器を介して前記制御対象に出力する多数決回路と、を備え、ＰＬＣのプロセッサは、多数決により少数派となるデータが存在する場合、多数決により多数派となった上位制御装置又はＰＬＣのメインメモリのデータを多数決により少数派となった上位制御装置又はＰＬＣのメインメモリのデータで再書き込みする、ＰＬＣシステム。
本開示の一態様であるＰＬＣは、Ｉ／Ｏ機器を介して制御対象に接続される複数のＰＬＣと、複数のＰＬＣを管理する上位制御装置とを備えるＰＬＣシステムに含まれるＰＬＣであって、プロセッサと、メインメモリと、通信部と、を備え、メインメモリは、ＰＬＣが制御対象を制御する制御プログラムである自己プログラムと、ＰＬＣシステムに含まれる他のＰＬＣの制御プログラムである他プログラムとを記憶し、それぞれの制御プログラムはコントローラシステム全体で１実行周期内に３箇所以上で並行に実行されるように割り当てられており、通信部は、自己の制御対象から送信された入力データを記憶する第１入力用バッファメモリと、第１入力用バッファメモリに記憶する第１入力データに対する自己プログラムの実行結果である第１出力データを記憶する第１出力用バッファメモリと、上位制御装置又は複数のＰＬＣが他プログラムとして実行した当該ＰＬＣの制御プログラムの実行結果を第２出力データとして記憶する少なくとも２つの第２出力用バッファメモリと、第１出力用バッファメモリに記憶するデータと第２出力用バッファメモリに記憶するデータの多数決を取り、多数派のデータを前記Ｉ／Ｏ機器を介して前記制御対象に出力する多数決回路と、を備え、プロセッサは、多数決により多数派となった上位制御装置又はＰＬＣのメインメモリのデータを多数決により少数派となった上位制御装置又はＰＬＣのメインメモリのデータで再書き込みする。 A PLC system according to one aspect of the present disclosure is a PLC system including a plurality of PLCs connected to control objects via I/O devices, and an upper control device that manages the plurality of PLCs, in which the upper control device assigns, to each PLC , a control program that controls the control object connected to the PLC itself as its own program, and assigns control programs of other PLCs included in the PLC system to the upper control device and the plurality of PLCs as other programs so that each control program is executed in parallel at three or more locations within one execution cycle in the entire PLC system, the PLC includes a processor, a main memory, and a communication unit, and the communication unit includes a first input buffer memory that stores input data transmitted from the control object of the PLC, and a second input buffer memory that stores the first input buffer memory. a first output buffer memory that stores first output data which is a result of execution of the PLC's own program against first input data stored in the first output buffer memory; at least two second output buffer memories that store as second output data a result of execution of the control program of the PLC received from a higher-level control device or a plurality of PLCs; and a majority voting circuit that takes a majority vote between the data to be stored in the first output buffer memory and the data to be stored in the second output buffer memory and outputs the majority data to the control target via an I/O device, wherein when there is data which is the minority as a result of the majority vote, the processor of the PLC rewrites the data in the higher-level control device or main memory of the PLC which is the majority as a result of the majority vote with the data in the higher-level control device or main memory of the PLC which is the minority as a result of the majority vote.
A PLC according to one aspect of the present disclosure is a PLC included in a PLC system including a plurality of PLCs connected to control targets via I/O devices and a host control device that manages the plurality of PLCs, and includes a processor, a main memory, and a communication unit. The main memory stores a self program, which is a control program by which the PLC controls the control target, and other programs, which are control programs of other PLCs included in the PLC system, and each control program is assigned to be executed in parallel at three or more locations within one execution period in the entire controller system. The communication unit stores a first input buffer memory that stores input data transmitted from the control target, and a first input buffer memory that stores input data transmitted from the control target. The system comprises a first output buffer memory for storing first output data which is the result of execution of its own program against input data, at least two second output buffer memories for storing second output data which is the result of execution of the control program of the PLC executed as another program by a higher-level control device or a plurality of PLCs, and a majority voting circuit for taking a majority vote between the data to be stored in the first output buffer memory and the data to be stored in the second output buffer memory and outputting the majority data to the control target via the I/O device, and the processor rewrites the data in the main memory of the higher-level control device or PLC which is the majority by majority vote with the data in the main memory of the higher-level control device or PLC which is the minority by majority vote.

本発明の一態様により、ＰＬＣシステムで異常が発生しても運転を継続することができる。 One aspect of the present invention allows the PLC system to continue operation even if an abnormality occurs.

ＰＬＣシステムの概略図である。FIG. 1 is a schematic diagram of a PLC system. ＰＣの概略構成図である。FIG. 2 is a schematic diagram of a PC. ＰＬＣの概略構成図である。FIG. 2 is a schematic diagram of a PLC. ＰＬＣシステムへの制御プログラムの割り当て例を示す図である。FIG. 1 is a diagram illustrating an example of allocation of control programs to a PLC system. ＰＣ及びＰＬＣにおける１実行周期ごとの動作を説明する図である。1 is a diagram illustrating operations in a PC and a PLC for each execution cycle. ＰＬＣのハードウェア構成を示す図である。FIG. 2 is a diagram illustrating a hardware configuration of a PLC. ＰＬＣシステムにおける入出力データの更新処理を説明する図である。FIG. 1 is a diagram illustrating an update process of input/output data in a PLC system. ＰＬＣシステムの動作を説明するフローチャートである。4 is a flowchart illustrating an operation of the PLC system. 多数決において少数派が発生した場合の処理を説明するフローチャートである。11 is a flowchart illustrating a process when a minority party occurs in a majority vote.

［第１の開示］
図１は、本開示のＰＬＣ（プログラマブルロジックコントローラ）システム１００の概略図である。ＰＬＣシステム１００は、上位制御装置であるＰＣ１２と、ＰＣ１２とデイジーチェーンで接続された複数（本開示では、５個）のＰＬＣ１４（ＰＬＣ１４_１～１４_５）と、複数のＰＬＣ１４の各々に接続されたＩ／Ｏ機器１６とを備える。またＩ／Ｏ機器１６には、各ＰＬＣ１４の制御対象１８が接続されている。制御対象１８は、工作機械や搬送機、ロボットなどの工場内の機械である。 [First Disclosure]
1 is a schematic diagram of a PLC (Programmable Logic Controller) system 100 according to the present disclosure. The PLC system 100 includes a PC 12, which is a host control device, a plurality of PLCs 14 (5 in the present disclosure, PLCs 14 ₁ to 14 ₅ ) connected to the PC 12 in a daisy chain, and I/O devices 16 connected to each of the plurality of PLCs 14. In addition, a control target 18 of each PLC 14 is connected to the I/O devices 16. The control target 18 is a machine in a factory, such as a machine tool, a conveyor, or a robot.

ＰＣ１２とＰＬＣ１４は、例えばＥｔｈｅｒＣＡＴ（登録商標）システムによって接続されている。通信方式はＥｔｈｅｒＣＡＴに限定されず、シリアル通信、ＰＬＣ間データリンクなどでもよい。また、接続方式はデイジーチェーンでなくともよい。
ＥｔｈｅｒＣＡＴを含むＥｔｈｅｒｎｅｔの通信では、フレームを送受信する。フレームの先頭には、送信先のアドレス情報が記載されている。フレームを受信したＰＬＣ１４は、自アドレスのフレームを入力し、自アドレス以外のフレームを後段のＰＬＣ１４に転送する。また、ＰＬＣ１４からＰＣ１２にデータを送信する場合、ＰＬＣ１４は、後段から送られてきたＰＣ１２宛のフレームを前段に接続されたＰＣ１２又はＰＬＣ１４に送信する。 The PC 12 and the PLC 14 are connected by, for example, an EtherCAT (registered trademark) system. The communication method is not limited to EtherCAT, and may be serial communication, a data link between PLCs, or the like. The connection method does not have to be a daisy chain.
In Ethernet communications including EtherCAT, frames are sent and received. The beginning of a frame contains destination address information. When a PLC 14 receives a frame, it inputs the frame addressed to itself and transfers frames addressed to other addresses to a subsequent PLC 14. When transmitting data from the PLC 14 to the PC 12, the PLC 14 transmits the frame addressed to the PC 12 sent from the subsequent stage to the PC 12 or the PLC 14 connected in the previous stage.

図２は、ＰＣ１２の概略構成図、図３は、ＰＬＣ１４の概略構成図である。図２に示すＰＣ１２は、ＣＰＵ等のプロセッサ２０と、メインメモリ（記憶部）２２と、通信部２４とを備える。図３に示すＰＬＣ１４は、ＣＰＵ等のプロセッサ３０とメインメモリ（記憶部）３２と、通信部３４とを備える。
ＰＬＣ１４の通信部３４は、デイジーチェーンで他のＰＬＣ１４及びＰＣ１２の通信部３４、２４と接続されている（図１参照）。ＰＬＣ１４のメインメモリ３２は、複数のＰＬＣ１４の各々で実行（処理）される複数のプログラムｎ（プログラム１～プログラム５）を記憶している。このプログラムｎは、ＰＬＣ１４_ｎの制御対象１８を制御するためのプログラムである。添え字は、ＰＬＣ１４とプログラムの対応関係を表現する。例えば、ＰＬＣ１４_１の制御プログラムはプログラム１であり、ＰＬＣ１４_２の制御プログラムは制御プログラム２であり、ＰＬＣ１４_３の制御プログラムはプログラム３である。以下、ＰＬＣ１４が自己の制御対象１８を制御するためのプログラムを自己プログラムと呼ぶ。また、自己に割り当てられた他のＰＬＣ１４の制御プログラムを他プログラムと呼ぶ。 Fig. 2 is a schematic diagram of the PC 12, and Fig. 3 is a schematic diagram of the PLC 14. The PC 12 shown in Fig. 2 includes a processor 20 such as a CPU, a main memory (storage unit) 22, and a communication unit 24. The PLC 14 shown in Fig. 3 includes a processor 30 such as a CPU, a main memory (storage unit) 32, and a communication unit 34.
The communication unit 34 of the PLC 14 is connected to the other PLCs 14 and the communication units 34, 24 of the PC 12 in a daisy chain (see FIG. 1). The main memory 32 of the PLC 14 stores a plurality of programs n (programs 1 to 5) that are executed (processed) by each of the plurality of PLCs 14. This program n is a program for controlling the control object 18 of the PLC 14 _n . The subscripts express the correspondence between the PLCs 14 and the programs. For example, the control program of PLC 14 ₁ is program 1, the control program of PLC 14 ₂ is control program 2, and the control program of PLC 14 ₃ is program 3. Hereinafter, a program for a PLC 14 to control its own control object 18 is referred to as its own program. Also, the control program of another PLC 14 assigned to itself is referred to as another program.

５つのプログラム１～５は、図４に示すように、ＰＣ１２、ＰＬＣ１４に分散して割り当てられる。このとき、１つのプログラムが必ず３つの情報処理装置（ＰＣ１２又はＰＬＣ１４）で実行されるようにプログラムを割り当てる。なお、割り当てる数は３つ以上でもよい。ここでは、３つの情報処理装置（ＰＣ１２又はＰＬＣ１４）に制御プログラムを割り当てる例を説明する。 As shown in FIG. 4, the five programs 1 to 5 are distributed and assigned to the PC 12 and the PLC 14. At this time, the programs are assigned so that one program is always executed by three information processing devices (PC 12 or PLC 14). Note that the number of programs assigned may be three or more. Here, an example is described in which control programs are assigned to three information processing devices (PC 12 or PLC 14).

図４では、ＰＣ１２に「プログラム１」と「プログラム３」、ＰＬＣ１４_１に「プログラム１」と「プログラム３」、ＰＬＣ１４_２に「プログラム２」と「プログラム４」と「プログラム５」、ＰＬＣ１４_３に「プログラム３」と「プログラム１」、ＰＬＣ１４_４に「プログラム４」と「プログラム２」と「プログラム５」、ＰＬＣ１４_５に「プログラム５」と「プログラム２」と「プログラム４」が割り当てられている。 In FIG. 4, “Program 1” and “Program 3” are assigned to PC 12, “Program 1” and “Program 3” to _PLC _14-1 , “Program 2”, “Program 4”, and “Program 5” to PLC _14-2 , “Program 3” and “Program 1” to PLC 14-3, “Program 4”, “Program 2”, and “Program 5” to PLC _14-4 , and “Program 5”, “Program 2”, and “Program 4” to PLC _14-5 .

ＰＬＣ１４_１の自己プログラムであるプログラム１は、「ＰＬＣ１４_１」と「ＰＬＣ１４_２」と「ＰＬＣ１４_３」の３つの情報処理装置に割り当てられている。ＰＬＣ１４_２の自己プログラムであるプログラム２は、「ＰＬＣ１４_２」と「ＰＬＣ１４_４」と「ＰＬＣ１４_５」に割り当てられている。ＰＬＣ１４_３の自己プログラムであるプログラム３は、「ＰＣ１２」と「ＰＬＣ１４_１」と「ＰＬＣ１４_３」に割り当てられている。ＰＬＣ１４_４の自己プログラムであるプログラム４は、「ＰＬＣ１４_２」と「ＰＬＣ１４_４」と「ＰＬＣ１４_５」に割り当てられている。ＰＬＣ１４_５の自己プログラムであるプログラム５は、「ＰＬＣ１４_２」と「ＰＬＣ１４_４」と「ＰＬＣ１４_５」に割り当てられている。このように、各制御プログラムは３つの情報処理装置（ＰＣ１２又はＰＬＣ１４）に割り当てられる。 Program 1, which is the own program of PLC ₁₄₁ , is assigned to three information processing devices, "PLC ₁₄₁ ", "PLC ₁₄₂ ", and "PLC ₁₄₃ ". Program 2, which is the own program of PLC ₁₄₂ , is assigned to "PLC ₁₄₂ ", "PLC ₁₄₄ ", and "PLC ₁₄₅ ". Program ₃ , which is the own program of PLC 143, is assigned to "PC12", "PLC ₁₄₁ ", and "PLC ₁₄₃ ". Program ₄ , which is the own program of PLC 144, is assigned to "PLC ₁₄₂ ", "PLC ₁₄₄ ", and "PLC ₁₄₅ ". Program 5, which is the own program of PLC ₁₄₅ , is assigned to "PLC ₁₄₂ ", "PLC ₁₄₄ ", and "PLC ₁₄₅ ". In this manner, each control program is assigned to one of the three information processing devices (PC 12 or PLC 14).

制御プログラムの割り当ては以下のようにして行う。
制御プログラムの割り当てでは、最初に、各ＰＬＣ１４に自己プログラムをロードする。そして、各ＰＬＣ１４でプログラムを実行し、制御プログラムの負荷情報を算出する。ＰＬＣ１４は、負荷情報をＰＣ１２に出力する。ＰＣ１２は、ＰＬＣ１４からの負荷情報を全て取得する。ＰＣ１２は、１実行周期におけるＰＣ１２のプロセッサの最大負荷Ｌｐｍａｘ、１実行周期内におけるＰＬＣ１４の最大負荷Ｌｍａｘを超えず、かつ、負荷率が例えば９０％を超えないように制御プログラムを割り当てる。負荷率とは、ＰＬＣ１４にかかる負荷を最大負荷Ｌｍａｘで除算した値である。例えば、プログラム１の負荷をＬ１とすると、プログラム１の実行によってかかる負荷の負荷率は、Ｌ１／Ｌｍａｘである。 The control programs are assigned as follows.
In the allocation of the control programs, first, the own program is loaded into each PLC 14. Then, each PLC 14 executes the program and calculates the load information of the control program. The PLC 14 outputs the load information to the PC 12. The PC 12 acquires all the load information from the PLC 14. The PC 12 allocates the control programs so that the maximum load Lpmax of the processor of the PC 12 in one execution cycle and the maximum load Lmax of the PLC 14 in one execution cycle are not exceeded, and the load factor does not exceed, for example, 90%. The load factor is a value obtained by dividing the load on the PLC 14 by the maximum load Lmax. For example, if the load of program 1 is L1, the load factor of the load caused by the execution of program 1 is L1/Lmax.

ＰＣ１２及びＰＬＣ１４は、割り当てられた制御プログラムを１実行周期ごとに並行して同時に実行する。１実行周期とは、制御プログラムの実行を開始して次の実行を開始するまでの期間である。ＰＣ１２及びＰＬＣ１４は、１実行周期ごとに割り当てられた制御プログラムを繰り返し実行する。本開示では、図５に示すように、ＰＬＣ１４_１は「プログラム１」と「プログラム３」を繰り返し実行する。ＰＬＣ１４_２は「プログラム２」と「プログラム４」とプログラム５」を繰り返し実行する。ＰＬＣ１４_３は「プログラム３」と「プログラム１」を繰り返し実行する。ＰＬＣ１４_４は「プログラム４」と「プログラム２」と「プログラム５」を繰り返し実行する。ＰＬＣ１４_５は「プログラム５」と「プログラム２」と「プログラム４」を繰り返し実行する。ＰＣ１２は「プログラム１」と「プログラム３」を繰り返し実行する。１実行周期が終了し次の実行周期が開始する前の期間は、入出力データの更新を行う。入出力データの更新については、図７を参照して後段で説明する。 The PC 12 and the PLC 14 execute the assigned control programs in parallel at the same time for each execution cycle. One execution cycle is a period from when the execution of a control program starts until the next execution starts. The PC 12 and the PLC 14 repeatedly execute the assigned control programs for each execution cycle. In the present disclosure, as shown in FIG. 5, the PLC _{14 1} repeatedly executes "Program 1" and "Program 3". The PLC _{14 2} repeatedly executes "Program 2", "Program 4", and "Program 5". The PLC _{14 3} repeatedly executes "Program 3" and "Program 1". The PLC _{14 4} repeatedly executes "Program 4", "Program 2", and "Program 5". The PLC _{14 5} repeatedly executes "Program 5", "Program 2", and "Program 4". The PC 12 repeatedly executes "Program 1" and "Program 3". During the period between the end of one execution cycle and the start of the next execution cycle, input/output data is updated. The update of input/output data will be described later with reference to FIG. 7.

次に、図６を参照して、ＰＬＣ１４のハードウェア構成について説明する。ＰＬＣ１４の通信部３４は、プロセッサ３０と通信を行うためのシステムバスＩ／Ｆ４０、第１入力用バッファメモリ４２、第２入力用バッファメモリ４４、第１出力用バッファメモリ４６、第２出力用バッファメモリ４８、第３出力用バッファメモリ５０、ＰＬＣに接続されたＩ／Ｏ機器１６と通信を行うためのＭＡＣ５２、ＰＣ１２及び自己以外の他のＰＬＣ１４と通信を行うためのＭＡＣ５４、多数決回路５６を備える。 Next, the hardware configuration of the PLC 14 will be described with reference to FIG. 6. The communication unit 34 of the PLC 14 includes a system bus I/F 40 for communicating with the processor 30, a first input buffer memory 42, a second input buffer memory 44, a first output buffer memory 46, a second output buffer memory 48, a third output buffer memory 50, a MAC 52 for communicating with the I/O device 16 connected to the PLC, a MAC 54 for communicating with the PC 12 and other PLCs 14 other than the PLC 14 itself, and a majority circuit 56.

なお、ＰＣ１２は、以下に説明するＰＬＣ１４の機能をエミュレートする。ＰＣ１２のメインメモリ２２はＰＬＣ１４の他プログラムを記憶している。ＰＣ１２は、ＰＬＣ１４から第２入力データを受信しメインメモリ２２に記憶する。ＰＣ１２は、ＰＬＣ１４の実行周期に合わせて他プログラムを実行し、第３出力データを作成する。ＰＣ１２は、第３出力データを対応するＰＬＣ１４に出力する。ＰＬＣ１４は、第３出力データを第２出力用バッファメモリ４８に記憶する。すなわち、ＰＣ１２は、他プログラムの実行と、他のＰＬＣ１４のデータ更新を行う。ＰＣ１２は、第１入力用バッファメモリ４２、第１出力用バッファメモリ４６、多数決回路５６に対応する機能は備えない。 The PC 12 emulates the functions of the PLC 14 described below. The main memory 22 of the PC 12 stores other programs of the PLC 14. The PC 12 receives second input data from the PLC 14 and stores it in the main memory 22. The PC 12 executes the other programs in accordance with the execution period of the PLC 14 and creates third output data. The PC 12 outputs the third output data to the corresponding PLC 14. The PLC 14 stores the third output data in the second output buffer memory 48. That is, the PC 12 executes the other programs and updates the data of the other PLC 14. The PC 12 does not have functions corresponding to the first input buffer memory 42, the first output buffer memory 46, and the majority circuit 56.

通信部３４のシステムバスＩ／Ｆ４０とプロセッサ３０とはシステムバス６０によって接続されている。ＭＡＣ５２は、例えばＭＩＩ（メディア・インデペンデント・インターフェース）６２を介してＰＨＹチップ６４と接続されている。ＰＨＹチップ６４は、Ｉ／Ｏ機器１６を介して制御対象に接続されている。
ＭＡＣ５４は、ＭＩＩ６６を介してＰＨＹチップ６８、７０に接続されている。ＰＨＹチップ６８は前段のＰＬＣ１４又はＰＣ１２に接続されている。ＰＨＹチップ７０は、後段のＰＬＣ１４に接続されている。前段のＰＬＣ１４又はＰＣ１２から受信したフレームは、ＭＡＣ５４に入力される。ＭＡＣ５４は、入力したフレームが自己宛てのフレームか否かを判定し、自己宛てのフレームでない場合には、後段のＰＬＣ１４に転送する。自己宛てのフレームの場合には、フレームに含まれる入力データを読み出す。
また、ＭＡＣ５４は、第３出力用バッファメモリ５０に記憶する他プログラムの実行結果を、対応する他のＰＬＣ１４に出力する。他のＰＬＣ１４は、受信した第３出力データを第２出力データとして第２出力用バッファメモリ４８に記憶する。
ＭＡＣ５４は、第１入力用バッファメモリ４２に記憶する制御対象からの入力データを、対応する他のＰＬＣ１４に出力する。他のＰＬＣ１４は、受信した入力データを用いてＰＬＣ１４の制御プログラムを他プログラムとして実行する。 The system bus I/F 40 of the communication unit 34 and the processor 30 are connected by a system bus 60. The MAC 52 is connected to a PHY chip 64 via, for example, an MII (Media Independent Interface) 62. The PHY chip 64 is connected to a control target via an I/O device 16.
The MAC 54 is connected to PHY chips 68, 70 via the MII 66. The PHY chip 68 is connected to the PLC 14 or PC 12 in the previous stage. The PHY chip 70 is connected to the PLC 14 in the subsequent stage. A frame received from the PLC 14 or PC 12 in the previous stage is input to the MAC 54. The MAC 54 determines whether the input frame is addressed to itself or not, and if it is not, it transfers it to the PLC 14 in the subsequent stage. If it is, the input data included in the frame is read out.
Further, the MAC 54 outputs the execution results of the other programs stored in the third output buffer memory 50 to the corresponding other PLC 14. The other PLC 14 stores the received third output data in the second output buffer memory 48 as second output data.
The MAC 54 outputs the input data from the control target stored in the first input buffer memory 42 to the corresponding other PLC 14. The other PLC 14 executes the control program of the PLC 14 as another program using the received input data.

ＭＡＣ５２、５４は、データリンク層の通信処理を行う。ＰＨＹチップ６４、６８、７０は、物理層の通信処理を行う。ＰＬＣ１４は、ＰＨＹチップ６４及びＭＡＣ５２、Ｉ／Ｏ機器１６を介して、制御対象と通信を行う。ＰＬＣ１４は、ＭＡＣ５４及びＰＨＹチップ６８を介して前段のＰＬＣ１４又はＰＣ１２と通信を行う。ＰＬＣ１４は、ＭＡＣ５４及びＰＨＹチップ７０を介して後段のＰＬＣ１４と通信を行う。 The MACs 52 and 54 perform communication processing at the data link layer. The PHY chips 64, 68 and 70 perform communication processing at the physical layer. The PLC 14 communicates with the control target via the PHY chip 64, the MAC 52 and the I/O device 16. The PLC 14 communicates with the previous PLC 14 or the PC 12 via the MAC 54 and the PHY chip 68. The PLC 14 communicates with the next PLC 14 via the MAC 54 and the PHY chip 70.

第１入力用バッファメモリ４２は、ＰＬＣ１４の制御対象からのデータを記憶する。第１入力用バッファメモリ４２に記憶した第１入力データは、システムバスＩ／Ｆ４０を介してメインメモリ３２に記憶される。 The first input buffer memory 42 stores data from the control object of the PLC 14. The first input data stored in the first input buffer memory 42 is stored in the main memory 32 via the system bus I/F 40.

第２入力用バッファメモリ４４は、他のＰＬＣ１４から受信した第２入力データを記憶する。第２入力用バッファメモリ４４の数は、各ＰＬＣ１４に割り当てられた他プログラムと同数又はそれ以上設けられる。図４の例では、ＰＬＣ１４_１に割り当てられた他プログラム（プログラム３）は１つであるため、第２入力用バッファメモリの数４４は１つである。ＰＬＣ１４_２に割り当てられた他プログラム（プログラム４及びプログラム５）は２つであるため、第２入力用バッファメモリ４４の数は２つになる。ＰＬＣ１４_３に割り当てられた他プログラム（プログラム１）の数は１つであるため、第２入力用バッファメモリ４４の数は１つになる。ＰＬＣ１４_４に割り当てられた他プログラム（プログラム２及びプログラム５）の数は２つであるため、第２入力用バッファメモリ４４の数は２つになる。ＰＬＣ１４_５に割り当てられた他プログラム（プログラム２及びプログラム４）の数は２つであるため、第２入力用バッファメモリ４４の数は２つになる。ただし、一つのメモリデバイスが、複数のバッファ用メモリの役割の担う形となってもよい。
第２入力用バッファメモリ４４に記憶した第２入力データは、システムバスＩ／Ｆ４０を介してメインメモリ３２に記憶される。 The second input buffer memory 44 stores the second input data received from the other PLC 14. The number of the second input buffer memories 44 is equal to or greater than the number of other programs assigned to each PLC 14. In the example of FIG. 4, the number of the second input buffer memories 44 is one because the number of other programs (program 3) assigned to the PLC _14-1 is one. The number of the other programs (program 4 and program 5) assigned to the PLC _14-2 is two, so the number of the second input buffer memories 44 is two. The number of the other programs (program 1) assigned to the PLC _14-3 is one, so the number of the second input buffer memories 44 is one. The number of the other programs (program 2 and program 5) assigned to the _{PLC 14-4} is two, so the number of the second input buffer memories 44 is two. The number of the other programs (program 2 and program 4) assigned to the PLC _14-5 is two, so the number of the second input buffer memories 44 is two. However, one memory device may serve as a plurality of buffer memories.
The second input data stored in the second input buffer memory 44 is stored in the main memory 32 via the system bus I/F 40 .

プロセッサ３０は、メインメモリ３２に記憶された自己プログラムと他プログラムとを実行する。自己プログラムとは、上述したように、ＰＬＣ１４が自己の制御対象を制御するための制御プログラムである。自己プログラムを実行する際、プロセッサ３０は、メインメモリ３２から第１入力データを読み出し、自己プログラムを実行する。第１入力データの実行結果は、システムバスＩ／Ｆ４０を介して第１出力用バッファメモリ４６に記憶される。
他プログラムとは、上述したように、ＰＬＣ１４に割り当てられた他のＰＬＣ１４の制御プログラムである。図４の例では、ＰＬＣ１４_１の他プログラムは、ＰＬＣ１４_３の自己プログラム（プログラム３）である。
ＰＬＣ１４は、実行周期を開始する前に他のＰＬＣ１４からの第２入力データを更新している。プロセッサ３０は、他のＰＬＣ１４_３から取得した第２入力データをメインメモリ３２から読み出し、他プログラムを実行する。 The processor 30 executes its own program and other programs stored in the main memory 32. As described above, the own program is a control program for the PLC 14 to control its own control target. When executing the own program, the processor 30 reads first input data from the main memory 32 and executes the own program. The execution result of the first input data is stored in the first output buffer memory 46 via the system bus I/F 40.
As described above, the other program is a control program of another PLC 14 that is assigned to the PLC 14. In the example of Fig. 4, the other program of PLC _14-1 is the own program (program 3) of PLC _14-3 .
Before starting the execution cycle, the PLC 14 updates the second input data from the other PLC 14. The processor 30 reads the second input data acquired from the other PLC ₁₄ from the main memory 32 and executes the other program.

プロセッサ３０は、他プログラムの実行結果である第３出力データを、第３出力用バッファメモリ５０に記憶する。第３出力用バッファメモリ５０は、ＰＬＣ１４が実行する他プログラムの数だけ設けられる。第３出力用バッファメモリ５０に記憶した第３出力データは、ＭＡＣ５４でフレーム化され、他のＰＬＣ１４へ出力される。 The processor 30 stores the third output data, which is the result of executing the other program, in the third output buffer memory 50. The third output buffer memory 50 is provided for each other program executed by the PLC 14. The third output data stored in the third output buffer memory 50 is framed by the MAC 54 and output to the other PLC 14.

他のＰＬＣ１４又はＰＣ１２から出力された第３出力データは、第２出力用バッファメモリ４８に記憶される。第２出力用バッファメモリ４８は、ＰＬＣ１４の制御プログラムを他プログラムとして実行する情報処理装置（ＰＣ１２又は他のＰＬＣ１４）の個数だけ設けられる。図４の例では、２つの情報処理装置（ＰＣ１２とＰＬＣ１４_３）がＰＬＣ１４_１の制御プログラム（プログラム１）を実行するので、ＰＬＣ１４_１には、ＰＣ１２用とＰＬＣ１４_３用の２つの第２出力用バッファメモリ４８が設けられる。２つの情報処理装置（ＰＬＣ１４_４及びＰＬＣ１４_５）がＰＬＣ１４_２の制御プログラム（プログラム２）を実行するので、ＰＬＣ１４_２にはＰＬＣ１４_４用とＰＬＣ１４_５用の２つＰＬＣ１４_２の第２出力用バッファメモリ４８が設けられる。 The third output data output from the other PLC 14 or the PC 12 is stored in the second output buffer memory 48. The number of second output buffer memories 48 provided is equal to the number of information processing devices (PC 12 or other PLCs 14) that execute the control program of the PLC 14 as another program. In the example of Fig. 4, two information processing devices (PC 12 and PLC ₁₄₃ ) execute the control program (program 1) of the PLC ₁₄₁ , so _two second output buffer memories 48 for the PC 12 and the PLC ₁₄₃ are provided in the PLC 141. Two information processing devices (PLC ₁₄₄ and PLC ₁₄₅ ) execute the control program (program 2) of the PLC ₁₄₂ , so two second output buffer memories 48 for the PLC ₁₄₄ and the PLC ₁₄₅ are provided in _the PLC ₁₄₂ .

１実行周期が完了し、次の実行周期が開始するまでの間に、入出力データの更新を行う。入出力データの更新では、第１入力用バッファメモリ４２、第２入力用バッファメモリ４４、第１出力用バッファメモリ４６、第２出力用バッファメモリ４８、第３出力用バッファメモリ５０の入出力データが更新される。 The input/output data is updated between the completion of one execution cycle and the start of the next execution cycle. When updating the input/output data, the input/output data in the first input buffer memory 42, the second input buffer memory 44, the first output buffer memory 46, the second output buffer memory 48, and the third output buffer memory 50 is updated.

図７は、ＰＬＣ１４とＰＣ１２、他のＰＬＣ１４との間の入出力データの更新処理を示している。データの更新は、１実行周期の完了から次の実行周期の開始までの間に行う。１実行周期が完了すると、自己プログラムの実行結果である第１出力データ、及び他プログラムの実行結果である第３出力データが生成されメインメモリ３２に記憶される。ＰＬＣ１４は、第１出力データで第１出力用バッファメモリ４６を更新する内部処理を行う。ＰＣ１２は、第３出力データで第３出力用バッファメモリ５０を更新する内部処理を行う。
時刻Ｔ１において、ＰＬＣ１４は、Ｉ／Ｏ機器１６と通信を行い。制御対象１８から入力データを取得する。時刻Ｔ２において、ＰＬＣ１４は、第１入力データで第１入力用バッファメモリ４２を更新する。第１入力データの値はシステムバスＩ／Ｆ４０を介してメインメモリ３２に記憶される。
時刻Ｔ３において、ＰＬＣ１４は、他のＰＬＣ１４及びＰＣ１２と通信を行う。この通信において、ＰＬＣ１４は、他のＰＬＣ１４及びＰＣ１２に、第３出力用バッファメモリ５０に記憶した他プログラムの実行結果と、第１入力用バッファメモリ４２に記憶した制御対象１８からの入力データをＰＣ１２及び他のＰＬＣ１４に出力する。同時に、ＰＬＣ１４は、他のＰＬＣ１４の制御対象１８からの入力データと、ＰＣ１２及び他のＰＬＣ１４の第３出力データを入力する。
時刻Ｔ４において、ＰＬＣ１４は、他のＰＬＣ１４の制御対象からの入力データで、第２入力用バッファメモリ４４を更新し、他のＰＬＣ１４及びＰＣ１２からの第３出力データで第２出力用バッファメモリ４８を更新する。 7 shows an update process of input/output data between the PLC 14 and the PC 12, and between the PLC 14 and the other PLC 14. Data is updated between the completion of one execution cycle and the start of the next execution cycle. When one execution cycle is completed, first output data which is the execution result of the own program and third output data which is the execution result of the other program are generated and stored in the main memory 32. The PLC 14 performs an internal process to update the first output buffer memory 46 with the first output data. The PC 12 performs an internal process to update the third output buffer memory 50 with the third output data.
At time T1, the PLC 14 communicates with the I/O device 16 and acquires input data from the control target 18. At time T2, the PLC 14 updates the first input buffer memory 42 with the first input data. The value of the first input data is stored in the main memory 32 via the system bus I/F 40.
At time T3, the PLC 14 communicates with the other PLCs 14 and the PC 12. In this communication, the PLC 14 outputs to the other PLCs 14 and the PC 12 the execution results of the other programs stored in the third output buffer memory 50 and the input data from the control object 18 stored in the first input buffer memory 42 to the PC 12 and the other PLCs 14. At the same time, the PLC 14 inputs the input data from the control object 18 of the other PLC 14 and the third output data of the PC 12 and the other PLC 14.
At time T 4 , the PLC 14 updates the second input buffer memory 44 with input data from the controlled object of the other PLC 14 , and updates the second output buffer memory 48 with third output data from the other PLC 14 and the PC 12 .

このように、入出力データを更新すると、ＰＬＣ１４は、次の実行周期に入り、プロセッサ３０は、自己プログラムと他プログラムを実行する。 In this way, when the input/output data is updated, the PLC 14 enters the next execution cycle, and the processor 30 executes its own program and other programs.

本開示のＰＬＣシステム１００では、ＰＣ１２及び複数のＰＬＣ１４が同じ制御プログラムを並行して同時に実行するロックステップ方式になっている。ＰＬＣ１４は、次の実行周期のための入力データと、手前の実行周期における制御プログラムの実行結果を記憶している。１つの制御プログラムは、ＰＬＣ１４と他のＰＬＣ１４又はＰＣ１２の３箇所で実行する。制御プログラムの実行結果は、第１出力用バッファメモリ４６、及び第２出力用バッファメモリ４８に記憶される。 The PLC system 100 of the present disclosure uses a lock-step method in which the PC 12 and multiple PLCs 14 simultaneously execute the same control program in parallel. The PLC 14 stores input data for the next execution cycle and the execution results of the control program in the previous execution cycle. One control program is executed in three locations: the PLC 14 and another PLC 14 or the PC 12. The execution results of the control program are stored in the first output buffer memory 46 and the second output buffer memory 48.

多数決回路５６は、第１出力用バッファメモリ４６と第２出力用バッファメモリ４８に記憶する実行結果の多数決を取る。多数決回路５６は、複数のデータを入力し、入力したデータのなかで最も多いデータ（多数派のデータ）を出力する。全てのデータが同じであれば、そのデータを出力する。多数決回路５６は、既知の論理回路であるため技術的な説明は省略する。 The majority circuit 56 takes a majority vote on the execution results stored in the first output buffer memory 46 and the second output buffer memory 48. The majority circuit 56 inputs multiple pieces of data and outputs the most prevalent data (majority data) among the input data. If all data are the same, that data is output. The majority circuit 56 is a known logic circuit, so a technical explanation will be omitted.

多数決回路５６の出力は、ＭＡＣ５２、ＰＨＹチップ６４、Ｉ／Ｏ機器１６を介して制御対象１８に出力される。制御対象１８は、多数決回路５６の内容に従い動作する。
多数決回路５６が少数派を検出すると、プロセッサ３０は、異常発生時のプログラムを起動し、少数派の実行結果を出力したバッファメモリ（第１出力用バッファメモリ４６、又は第２出力用バッファメモリ４８）を特定する。プロセッサ３０は、バッファメモリ（第１出力用バッファメモリ４６又は第２出力用バッファメモリ４８）に対応するＰＣ１２又はＰＬＣ１４を特定する。
第１出力用バッファメモリ４６が少数派の場合、プロセッサ３０は、他のＰＬＣ１４やＰＣ１２から自己のＰＬＣ１４で使用するメインメモリの内容（入力情報、中間処理情報、制御プログラム）を受信する。ＰＬＣ１４は、受信したメインメモリの内容の再書き込みを行う。
また、ＰＣ１２の実行結果が少数派の場合、ＰＬＣ１４のメインメモリ３２からＰＣ１２で使用するメインメモリの内容（入力情報、中間処理情報、制御プログラム）を読み出しＰＣ１２に転送する。ＰＣ１２は受信したメインメモリの内容の再書き込みを行う。
他のＰＬＣ１４の実行結果が少数派の場合、対応するＰＬＣ１４で使用するメインメモリの内容（入力情報、中間処理情報、制御プログラム）を対応するＰＬＣ１４に転送する。対応するＰＬＣ１４は、受信したメインメモリの内容の再書き込みを行う。
異常がソフトエラーによるものであれば、メモリの再書き込みを行うことで異常は解消される。再書き込みは、ＰＬＣ１４の制御と別に動作するため、ＰＬＣ１４の制御を遅延させることなく、ソフトエラーを解消することができる。 The output of the majority circuit 56 is output to the control target 18 via the MAC 52, the PHY chip 64, and the I/O device 16. The control target 18 operates according to the contents of the majority circuit 56.
When the majority circuit 56 detects the minority, the processor 30 starts the program for when the abnormality occurs and identifies the buffer memory (the first output buffer memory 46 or the second output buffer memory 48) that outputs the execution result of the minority. The processor 30 identifies the PC 12 or the PLC 14 corresponding to the buffer memory (the first output buffer memory 46 or the second output buffer memory 48).
When the first output buffer memory 46 is in the minority, the processor 30 receives the contents of the main memory used in its own PLC 14 (input information, intermediate processing information, control programs) from another PLC 14 or the PC 12. The PLC 14 rewrites the received contents of the main memory.
Furthermore, if the execution results of the PC 12 are in the minority, the contents of the main memory used by the PC 12 (input information, intermediate processing information, control programs) are read from the main memory 32 of the PLC 14 and transferred to the PC 12. The PC 12 rewrites the received contents of the main memory.
When the execution results of the other PLC 14 are in the minority, the contents of the main memory used by the corresponding PLC 14 (input information, intermediate processing information, control program) are transferred to the corresponding PLC 14. The corresponding PLC 14 rewrites the received contents of the main memory.
If the abnormality is due to a soft error, the abnormality can be resolved by rewriting the memory. Since the rewriting is performed separately from the control of the PLC 14, the soft error can be resolved without delaying the control of the PLC 14.

プロセッサ３０は、その後、異常の発生回数をカウントする。ソフトエラーは、ハードウェアの物理的な損傷が伴わないため、メモリを再書き込みして再度同じ動作を行うとソフトエラーは解消し正常に動作する。ソフトエラーは、再現性がないことが多く、また連続性がないため、同じ出力用バッファメモリ（第１出力用バッファメモリ４６又は第２出力用バッファメモリ４８）が連続して複数回少数派になった場合には、ソフトエラー以外の異常が発生したとみなしてオペレータに警告を出力する。
ソフトエラー以外の異常としては、プロセッサ３０やＭＡＣ５２、５４などのチップの故障や、通信経路の故障などハードウェアの故障がある。本開示のＰＬＣシステムでは、ソフトエラー以外の異常の有無を検出しても、異常を解消したり、異常の発生原因を特定したりすることはできない。 The processor 30 then counts the number of times the abnormality has occurred. Since soft errors do not cause physical damage to the hardware, rewriting the memory and performing the same operation again will resolve the soft error and allow normal operation. Since soft errors are often not reproducible and are not continuous, if the same output buffer memory (the first output buffer memory 46 or the second output buffer memory 48) becomes the minority several times in succession, it is assumed that an abnormality other than a soft error has occurred and a warning is output to the operator.
Abnormalities other than soft errors include hardware failures such as failures of chips such as the processor 30 and the MACs 52 and 54, and failures of communication paths. In the PLC system disclosed herein, even if the presence or absence of an abnormality other than a soft error is detected, it is not possible to eliminate the abnormality or identify the cause of the abnormality.

本開示のＰＬＣシステム１００では、３つのバッファメモリのいずれかにソフトエラーが発生しても、残りの２つのバッファメモリに問題がなければ、そのデータを利用してそのまま処理を継続することができる。 In the PLC system 100 disclosed herein, even if a soft error occurs in one of the three buffer memories, as long as there are no problems with the remaining two buffer memories, processing can continue as is using that data.

次いで、図８を参照して、本開示のＰＬＣシステム１００の動作を説明する。前処理として、ＰＬＣシステム１００は、制御プログラムの割り当てを行う。制御プログラムの割り当ての演算は、ＰＣ１２が行うが他の情報処理装置で行ってもよい。ＰＬＣ１４は各々の制御プログラムを実行する。そして、制御プログラムの負荷を算出する（ステップＳ１）。ＰＣ１２は、制御プログラムがＰＬＣ１４及びＰＣ１２の最大負荷Ｌｍａｘ及びＬｐｍａｘを超えない範囲で、負荷率が超えないようにＰＣ１２及びＰＬＣ１４に制御プログラムを割り当てる。このとき、各制御プログラムを３つの情報処理装置（ＰＣ１２及びＰＬＣ１４）に割り当てる（ステップＳ２）。 Next, the operation of the PLC system 100 of the present disclosure will be described with reference to FIG. 8. As preprocessing, the PLC system 100 assigns control programs. The calculation of the control program assignment is performed by the PC 12, but may be performed by another information processing device. The PLC 14 executes each control program. Then, the load of the control program is calculated (step S1). The PC 12 assigns the control programs to the PC 12 and the PLC 14 so that the load rate is not exceeded within a range in which the control programs do not exceed the maximum loads Lmax and Lpmax of the PLC 14 and the PC 12. At this time, each control program is assigned to three information processing devices (PC 12 and PLC 14) (step S2).

ＰＬＣシステム１００は、ＰＣ１２及びＰＬＣ１４の入出力データを更新する。最初の更新では、プログラムを実行していないので、自身の制御対象からの入力データで第１入力用バッファメモリ４２を更新し、他のＰＬＣ１４の制御対象からの入力データで第２入力用バッファメモリ４４を更新する。
２回目以降の更新では、制御プログラムの実行結果も更新する。プロセッサ３０は、第１入力データと第２入力データをメインメモリ３２に記憶し、自己プログラムと他プログラムとを実行する。そして、自己プログラムの実行結果で第１出力用バッファメモリ４６を更新し、他プログラムの実行結果で第３出力用バッファメモリ５０を更新する。
その後、第３出力データを他のＰＬＣ１４に出力するとともに、ＰＣ１２及び他のＰＬＣ１４からの第３出力データを受信し、第２出力用バッファメモリ４８を更新する（ステップＳ３）。 The PLC system 100 updates the input/output data of the PC 12 and the PLC 14. In the first update, since no program is being executed, the first input buffer memory 42 is updated with input data from the control target of the PC 12 and the second input buffer memory 44 is updated with input data from the control target of the other PLC 14.
In the second and subsequent updates, the execution result of the control program is also updated. The processor 30 stores the first input data and the second input data in the main memory 32, and executes its own program and the other program. Then, the processor 30 updates the first output buffer memory 46 with the execution result of its own program, and updates the third output buffer memory 50 with the execution result of the other program.
Thereafter, the third output data is output to the other PLC 14, and the third output data is received from the PC 12 and the other PLC 14, and the second output buffer memory 48 is updated (step S3).

このとき多数決回路５６は、第１出力用バッファメモリ４６に記憶する第１出力データと、第２出力用バッファメモリ４８に記憶する第２出力データの多数決をとる（ステップＳ４）。多数決回路５６は、多数派のデータを制御対象１８に出力する（ステップＳ５）。制御対象１８は、多数派のデータに従って動作する。
入出力データを更新すると、プロセッサ３０は、一実行周期で自己プログラム及び他プログラムを実行する（ステップＳ６）。 At this time, the majority decision circuit 56 makes a majority decision between the first output data stored in the first output buffer memory 46 and the second output data stored in the second output buffer memory 48 (step S4). The majority decision circuit 56 outputs the majority data to the control target 18 (step S5). The control target 18 operates according to the majority data.
After updating the input/output data, the processor 30 executes its own program and other programs in one execution cycle (step S6).

ステップＳ４の制御プログラムの実行は、ＰＬＣ１４のプロセッサ３０で行う処理であり、多数派データの出力は、通信部３４の多数決回路５６で行う処理であるため、並行して行うことができる。 The execution of the control program in step S4 is a process performed by the processor 30 of the PLC 14, and the output of the majority data is a process performed by the majority circuit 56 of the communication unit 34, so they can be performed in parallel.

多数派データを出力することにより問題なく運転を継続できる場合には（ステップＳ７；Ｙｅｓ）、ステップＳ２に移行し、入出力データの更新を行う。オペレータの指示により運転を停止したり、ソフトエラー以外の問題が発生したり、作業が完了した場合には（ステップＳ７；Ｎｏ）、ＰＬＣシステム１００の運転を終了する。 If operation can be continued without problems by outputting the majority data (step S7; Yes), proceed to step S2 and update the input/output data. If operation is stopped at the operator's instruction, a problem other than a soft error occurs, or the work is completed (step S7; No), the operation of the PLC system 100 is terminated.

図９を参照して少数派が発生した場合の処理について説明する。ステップＳ４の多数決の結果、少数派が存在した場合、プロセッサ３０は異常発生時のプログラムを起動する。異常発生時の処理において、プロセッサ３０は、少数派を記憶しているバッファメモリを基に、異常が疑われるＰＣ１２又はＰＬＣ１４を特定する（ステップＳ１１）。
少数派のＰＣ１２又はＰＬＣ１４は、ソフトエラーの発生が疑われるため、プロセッサ３０は、多数派のＰＣ１２又はＰＬＣ１４からメモリの内容（入力情報、中間処理情報、制御プログラムなど）を読み出し。少数派のＰＣ１２又はＰＬＣ１４のメモリにコピーする（ステップＳ１２）。
また、プロセッサ３０は、多数決の結果をカウントしており、同じバッファメモリが連続して少数派の場合には（ステップＳ１３；Ｙｅｓ）、ソフトエラー以外の異常が発生した可能性があるため、オペレータに警告を発する（ステップＳ１４）。前回と異なるバッファメモリが少数派となる場合には（ステップＳ１３；Ｎｏ）、ソフトエラーは解消したと考えられる。 The process when a minority occurs will be described with reference to Fig. 9. If a minority exists as a result of the majority decision in step S4, the processor 30 starts a program for when an abnormality occurs. In the process when an abnormality occurs, the processor 30 identifies the PC 12 or PLC 14 suspected of having an abnormality based on the buffer memory that stores the minority (step S11).
Since the minority PC 12 or PLC 14 is suspected of having a soft error, the processor 30 reads the memory contents (input information, intermediate processing information, control programs, etc.) from the majority PC 12 or PLC 14 and copies them to the memory of the minority PC 12 or PLC 14 (step S12).
The processor 30 also counts the results of the majority vote, and if the same buffer memory is in the minority consecutively (step S13; Yes), an abnormality other than a soft error may have occurred, so a warning is issued to the operator (step S14).If a buffer memory different from the previous time becomes the minority (step S13; No), the soft error is considered to have been resolved.

なお、図９に示す少数派が発生した場合の処理と図８に示す制御プログラムを実行する処理のタスクやコアを別にしてもよい。このような構成にすることで、２つの処理が並列して実行できるようになり、制御プログラムの実行に遅延が発生しない。 The processing when a minority occurs as shown in FIG. 9 and the processing for executing the control program as shown in FIG. 8 may be performed using different tasks or cores. With such a configuration, the two processes can be executed in parallel, and no delay occurs in the execution of the control program.

以上説明したように、本開示のＰＬＣシステム１００は、複数のＰＬＣ１４を含み、３つ以上の情報処理装置（ＰＣ１２又はＰＬＣ１４）に各ＰＬＣ１４の制御プログラムを分配する。そして、ＰＬＣ１４の１実行周期に合わせて、３つ以上の情報処理装置（ＰＣ１２又はＰＬＣ１４）における制御プログラムの実行結果をバッファメモリ（第１出力用バッファメモリ４６及び第２出力用バッファメモリ４８）に記憶し、多数決回路５６を用いて実行結果の多数決を取る。
このとき多数派の値を制御対象に出力することにより、３つ以上の情報処理装置（ＰＣ１２又はＰＬＣ１４）のいずれかにおいてソフトエラーが発生しても、ソフトエラーの影響を受けない実行結果を選択することができる。ソフトエラーは、メモリの再書き込みにより解消される。同じバッファメモリ（第１出力用バッファメモリ４６又は第２出力用バッファメモリ４８）が連続して複数回少数派となる場合には、ソフトエラー以外の異常が発生したことが分かる。 As described above, the PLC system 100 of the present disclosure includes a plurality of PLCs 14, and distributes a control program of each PLC 14 to three or more information processing devices (PCs 12 or PLCs 14). Then, in accordance with one execution cycle of the PLC 14, the execution results of the control programs in the three or more information processing devices (PCs 12 or PLCs 14) are stored in buffer memories (first output buffer memory 46 and second output buffer memory 48), and a majority vote of the execution results is taken using the majority circuit 56.
In this case, by outputting the majority value to the controlled object, even if a soft error occurs in any of the three or more information processing devices (PC 12 or PLC 14), it is possible to select an execution result that is not affected by the soft error. The soft error is eliminated by rewriting the memory. If the same buffer memory (first output buffer memory 46 or second output buffer memory 48) becomes the minority multiple times in succession, it is found that an abnormality other than a soft error has occurred.

ＰＬＣシステム１００は、同じ制御プログラムを同じ実行周期で繰り返し実行するので、制御プログラムを複数の情報処理装置（ＰＣ１２又はＰＬＣ１４）に多重化して割り当てるだけで、同期的に動作する多重システムを構築することができる。制御プログラムを多重化して実行することにより、１つの情報処理装置（ＰＣ１２又はＰＬＣ１４）で異常が発生してもシステムの運転を継続することができる。 Since the PLC system 100 repeatedly executes the same control program at the same execution cycle, a multiplexed system that operates synchronously can be constructed simply by multiplexing and assigning the control program to multiple information processing devices (PC 12 or PLC 14). By multiplexing and executing the control program, the system can continue to operate even if an abnormality occurs in one information processing device (PC 12 or PLC 14).

なお、本開示では、３つの情報処理装置（ＰＣ１２又はＰＬＣ１４）に制御プログラムを割り当てるとしたが、４つ以上の情報処理装置に制御プログラムを割り当ててもよい。４つ以上の情報処理装置に制御プログラムを割り当てると、１つの情報処理装置がメモリの再書き込みにより停止した状態であっても、多数決を取ることができる。すなわち、４つ以上の情報処理装置に制御プログラムを割り当てると、１つの情報処理装置が異常な状態であっても、３つ以上継続して動作するので多数決を取ることができる。
また、可動中の情報処理装置が２台になり、多数決が取れなくなった場合には、ＥＣＣなどの異常検出技術を用いて正常なメモリの選択するようにしてもよい。このとき、異常検出の方法を、多数決からＥＣＣなどに変更したことをオペレータに通知してもよい。オペレータは、通知を参考にＰＬＣシステム１００を運転継続するか否かを判断してもよい。 In the present disclosure, the control program is assigned to three information processing devices (PC 12 or PLC 14), but the control program may be assigned to four or more information processing devices. When the control program is assigned to four or more information processing devices, a majority vote can be taken even if one information processing device is stopped due to memory rewriting. In other words, when the control program is assigned to four or more information processing devices, a majority vote can be taken because three or more continue to operate even if one information processing device is in an abnormal state.
Furthermore, when the number of operational information processing devices becomes two and a majority vote cannot be obtained, a normal memory may be selected using an abnormality detection technique such as ECC. At this time, an operator may be notified that the abnormality detection method has been changed from the majority vote to ECC or the like. The operator may refer to the notification to determine whether or not to continue operating the PLC system 100.

１００ＰＬＣシステム
１２ＰＣ
１４ＰＬＣ
１６Ｉ／Ｏ機器
１８制御対象
２０プロセッサ
２２メインメモリ
２４通信部
３０プロセッサ
３２メインメモリ
３４通信部
４２第１入力用バッファメモリ
４４第２入力用バッファメモリ
４６第１出力用バッファメモリ
４８第２出力用バッファメモリ
５０第３出力用バッファメモリ
５６多数決回路 100 PLC system 12 PC
14 PLC
16 I/O device 18 Control target 20 Processor 22 Main memory 24 Communication unit 30 Processor 32 Main memory 34 Communication unit 42 First input buffer memory 44 Second input buffer memory 46 First output buffer memory 48 Second output buffer memory 50 Third output buffer memory 56 Majority circuit

Claims

A PLC system including a plurality of PLCs connected to control targets via I/O devices, and a host control device that manages the plurality of PLCs,
The upper control device includes:
a control program for controlling the control target connected to each of the PLCs is assigned as a self program to each of the PLCs, and control programs of other PLCs included in the PLC system are assigned as other programs to the upper control device and the plurality of PLCs so that each of the control programs is executed in parallel at three or more locations in the PLC system within one execution period;
The PLC comprises:
A processor;
A main memory;
A communication unit,
The communication unit is
a first input buffer memory for storing input data transmitted from a control target of the first input buffer memory;
a first output buffer memory for storing first output data which is a result of executing the self program on first input data stored in the first input buffer memory;
at least two second output buffer memories for storing execution results of the control programs of the PLCs received from the higher-level control device or the plurality of PLCs as second output data;
a majority decision circuit that takes a majority decision between the data to be stored in the first output buffer memory and the data to be stored in the second output buffer memory, and outputs the majority data to the control target via the I/O device;
Equipped with
The processor of the PLC
When there is data that becomes the minority due to the majority vote, the PLC system rewrites the data in the main memory of the higher-level control device or the PLC that becomes the majority due to the majority vote into the main memory of the higher-level control device or the PLC that becomes the minority due to the majority vote.

The communication unit is
a second input buffer memory for storing second input data which is input data from a control target of another program stored in the main memory;
a third output data storage unit configured to store third output data that is an execution result of executing the other program using the second input data;
Equipped with
2. The PLC system according to claim 1, wherein the third output data stored in the third output data storage section is output to a corresponding PLC.

The processor of the PLC
2. The PLC system according to claim 1, wherein the number of times the same upper level control device or PLC becomes the minority by the majority vote is counted, and if the same upper level control device or PLC becomes the minority consecutively, an operator of the PLC is warned of an abnormality.

While rewriting the main memory of the PLC that is in the minority by the majority vote,
The processor of the PLC detects the presence or absence of an abnormality in the main memory,
2. The PLC system according to claim 1, wherein the communication unit outputs normal data to the PLC in which an abnormality has been detected if the main memory of the PLC itself is normal.

A PLC included in a PLC system including a plurality of PLCs connected to control targets via I/O devices and a host control device that manages the plurality of PLCs,
A processor;
A main memory;
A communication unit,
the main memory stores a self program, which is a control program by which the PLC controls the control target, and other programs, which are control programs of other PLCs included in the PLC system, and each control program is assigned to be executed in parallel at three or more locations of the PLC system within one execution period;
The communication unit is
a first input buffer memory for storing input data transmitted from a control target of the first input buffer memory;
a first output buffer memory for storing first output data which is a result of executing the self program on first input data stored in the first input buffer memory;
at least two second output buffer memories for storing, as second output data, execution results of the control programs of the PLCs executed by the higher-level control device or the plurality of PLCs as other programs;
a majority decision circuit that takes a majority decision between the data to be stored in the first output buffer memory and the data to be stored in the second output buffer memory, and outputs the majority data to the control target via the I/O device;
Equipped with
The processor rewrites data in the main memory of the higher-level control device or the PLC that has become the majority by the majority vote to the main memory of the higher-level control device or the PLC that has become the minority by the majority vote.

The communication unit is
a second input buffer memory for storing second input data which is input data from a control target of another program stored in the main memory;
a third output data storage unit configured to store third output data that is an execution result of executing the other program using the second input data;
Equipped with
6. The PLC according to claim 5, wherein the third output data stored in the third output data storage section is output to a corresponding PLC.

The PLC of claim 5, wherein the processor of the PLC counts the number of times the same control device or PLC becomes the minority by the majority vote, and warns the operator of the PLC of an abnormality if the same upper-level control device or PLC is consecutively in the minority.

While rewriting the main memory of the PLC that is in the minority by the majority vote,
The processor of the PLC detects the presence or absence of an abnormality in the main memory,
6. The PLC according to claim 5, wherein the communication unit outputs normal data to the PLC in which an abnormality has been detected if the main memory of the PLC itself is normal.