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JP7595669B2 - 容量性処理ユニット - Google Patents

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Description

本発明は、一般に、人工ニューラル・ネットワークを実装するために使用可能なニューロモーフィック・ハードウェアおよびシステムのメモリ・デバイスに関する。
人工ニューラル・ネットワーク（ＡＮＮ）は、人間または動物の脳の生物学的ニューラル・ネットワークに着想を得た計算モデルである。ＡＮＮは、例を使用してタスクを累進的かつ自主的に学習する。ＡＮＮの応用には、音声認識、テキスト処理、および画像分類が含まれ得るが、これらに限定されない。ＡＮＮは、接続された１組のノード（またはニューロン）とエッジ（ノード間の接続）とを含む。ノード間のエッジに沿って、信号を伝送することができる。信号を受信したノードは、受信した信号を処理し、処理された信号（出力）を接続されたノードに伝達することができる。接続およびノードに重みを関連付けることができ、学習が進むにつれて重みを調整することができる。
一部の例では、メモリ・デバイスの構造が一般的に説明される。構造は、メモリ・セルのアレイを含むことができる。メモリ・セルは、少なくとも１つの金属酸化物半導体（ＭＯＳ）素子を含むことができ、少なくとも１つのＭＯＳ素子のソース端子がＭＯＳ素子のドレイン端子に接続される。ソース端子がドレイン端子に接続されることにより、少なくとも１つのＭＯＳ素子が、電気エネルギーを保存するための容量性挙動（ｃａｐａｃｉｔｉｖｅ ｂｅｈａｖｉｏｒ）を示すことができる。第１のトランジスタを少なくとも１つのＭＯＳ素子に接続することができ、第１のトランジスタの活性化により、メモリ・セルへの書込み動作を容易にすることができる。第２のトランジスタを少なくとも１つのＭＯＳ素子に接続することができ、第２のトランジスタの活性化により、メモリ・セルからの読出し動作を容易にすることができる。
一部の例では、メモリ、プロセッサ、および構造を含むシステムが、一般的に説明される。プロセッサは、メモリと通信するように構成され得る。構造は、メモリおよびプロセッサと通信するように構成され得る。構造は、メモリ・セルのアレイを含むことができる。メモリ・セルは、少なくとも１つの金属酸化物半導体（ＭＯＳ）素子を含むことができ、少なくとも１つのＭＯＳ素子のソース端子がＭＯＳ素子のドレイン端子に接続される。ソース端子がドレイン端子に接続されることにより、少なくとも１つのＭＯＳ素子が、電気エネルギーを保存するための容量性挙動を示すことができる。第１のトランジスタを少なくとも１つのＭＯＳ素子に接続することができ、第１のトランジスタの活性化により、メモリ・セルへの書込み動作を容易にすることができる。第２のトランジスタを少なくとも１つのＭＯＳ素子に接続することができ、第２のトランジスタの活性化により、メモリ・セルからの読出し動作が容易になる。プロセッサは、メモリ・セルのアレイの書込み動作および読出し動作を制御するための１つまたは複数の制御信号を生成するように構成され得る。
一部の例では、メモリ・デバイスが一般的に説明される。メモリ・デバイスは、データを保存するように構成された不揮発性メモリと、不揮発性メモリに結合された構造とを含むことができる。構造は、メモリ・セルのアレイを含むことができる。メモリ・セルは、少なくとも１つの金属酸化物半導体（ＭＯＳ）素子を含むことができ、少なくとも１つのＭＯＳ素子のソース端子がＭＯＳ素子のドレイン端子に接続される。ソース端子がドレイン端子に接続されることにより、少なくとも１つのＭＯＳ素子が、電気エネルギーを保存するための容量性挙動を示すことができる。第１のトランジスタを少なくとも１つのＭＯＳ素子に接続することができ、第１のトランジスタの活性化により、メモリ・セルへの書込み動作が容易になる。第２のトランジスタを少なくとも１つのＭＯＳ素子に接続することができ、第２のトランジスタの活性化により、メモリ・セルからの読出し動作が容易になる。書込み動作により、少なくとも１つのＭＯＳ素子の容量を変更することができ、変更された容量は、不揮発性メモリに保存されているデータを更新することができる。
以下で、添付図面を参照しながら、様々な実施形態のさらなる特徴ならびに構造および動作について詳細に説明する。図中、同様の参照符号は同一または機能的に同様の要素を示す。
一実施形態における１つまたは複数の容量性処理（ｃａｐａｃｉｔｉｖｅ ｐｒｏｃｅｓｓｉｎｇ）ユニットを含むシステムの例を示す図である。 一実施形態における容量性処理ユニットを含む構造の追加の詳細を示す図である。 一実施形態における容量性処理ユニットの詳細を示す図である。 一実施形態における容量性処理ユニットにより実装可能な回路の詳細を示す図である。 一実施形態における容量性処理ユニットの例示的な実装形態を示す図である。 一実施形態における容量性処理ユニットの例示的な実装形態を示す表である。 一実施形態における統合容量性処理ユニットを含むメモリ・デバイスの例を示す図である。 本発明の一実施形態における容量性処理ユニットを実装可能なコンピュータまたは処理システムの例の概略図である。
様々なタイプのニューラル・ネットワークの例示的な実施形態の以下の説明は、例として提示される。本明細書に記載のニューラル・ネットワークの実施形態は、本明細書に記載の例に限定されないことに留意されたい。
深層ニューラル・ネットワーク（ＤＮＮ）は、入力層と出力層との間に複数の層を有するＡＮＮである。ＤＮＮは、入力データと出力データとの関係を学習することができ、学習した関係を使用して将来の入力を出力に変換することができる。ＤＮＮは各出力の確率を計算する層を通って移動し、各機能操作は層と見なされる。ＤＮＮが画像認識に応用される例では、ＤＮＮの目標の例は、人間の入力を必要とせずに、画像の特徴を学習し、新しい入力画像を学習した特徴と比較することによって分類することである。ＤＮＮは、比較的複雑な非線形関係をモデル化するために使用することもでき、通常はフィードフォワード・ネットワークである。
フィードフォワード・ニューラル・ネットワーク（多層パーセプトロンなど）において、複数のノードを層状に配置することができる。隣接する層のノードは、それらの間に接続を有し、接続は重みに関連付けられている。フィードフォワード・ニューラル・ネットワークは、それぞれの層に配置された３種類のノード、すなわち、入力ノード、隠れノード、および出力ノードを含むことができる。入力ノードは入力層のノードであり、外部からネットワークに情報を提供するタスクを担う。一部の例では、入力ノードは、隠れ層の隠れノードに情報を渡し、計算を実行するように構成されていないことがある。隠れノードは１つまたは複数の隠れ層に配置され、ネットワークの外部から隠される。隠れノードは、計算を実行し、かつ入力層から出力ノードへ情報を転送するように構成されている。出力層の出力ノードは、計算を行い、ネットワークから外部へ情報を転送することができる。一例では、情報はフィードフォワード・ネットワークにおいて、隠れノードを通って一方向（順方向）に伝播する。順方向は、入力ノードから出力ノードへ向かう方向である。フィードフォワード・ネットワークは、サイクルまたはループが存在しなくてよく、これはノード間の循環接続を伴うリカレント・ニューラル・ネットワーク（ＲＮＮ）とは異なる。リカレント・ニューラル・ネットワーク（ＲＮＮ）は、データが任意の方向に流れることができるネットワークである。ＲＮＮは、言語モデリングなどの応用に使用することができる。
畳み込みニューラル・ネットワーク（ＣＮＮ）は、深層ニューラル・ネットワークの一種である。ＣＮＮは、例えば、最小限の前処理を必要とするように設計された様々な多層パーセプトロンを使用する。ＣＮＮは、その重み共有構造および並進不変特性に基づいて、シフト不変または位置不変人工ニューラル・ネットワーク（ＳＩＡＮＮ）とも呼ばれる。一例では、ＣＮＮは、画像処理アプリケーションなどの様々なアプリケーションにおいてフィルタを学習することができ、学習は、事前の知識および人間の入力から独立している。ＣＮＮの応用には、画像および動画認識、コンピュータ・ビジョン、レコメンダ・システム、画像分類、医用画像解析、自動音声認識（ＡＳＲ）のための音響モデリング、ならびに自然言語処理が含まれ得るが、これらに限定されない。
図１は、一実施形態における１つまたは複数の容量性処理ユニットを含むシステムの例を示す図である。図１に示す例では、システム１００は、ＤＮＮ１０２などのニューラル・ネットワークを実装するように構成されたデバイス１０１を含むことができる。デバイス１０１は、入力１３０を受信するように構成されたコンピュータ・デバイスであってよく、入力１３０は、限定されないが、ピクセル値を含む画像データなどの入力データを含むことができる。デバイス１０１は、ニューラル・ネットワーク（例えば、ＤＮＮ１０２）を実装して出力１３２を生成することができ、出力１３２は、例えば、入力１３０の分類であってよい。デバイス１０２は、プロセッサ１１０と、プロセッサ１１０と通信するように構成されたメモリ・デバイス（またはメモリ）１２０と、プロセッサ１１０およびメモリ１２０と通信するように構成された構造１５０とを含むことができる。例示的な一実施形態において、構造１５０およびメモリ１２０を、同じメモリ・デバイス内に統合することができる。別の例示的な実施形態において、構造１５０は、メモリ・アクセラレータであってよい。
一例では、プロセッサ１１０は、入力１３０を受信し、入力１３０を構造１５０に送信することができる。構造１５０は、複数の容量性処理ユニットまたはデバイス１６０（「セル１６０」）を含むことができる。図１に示す例では、構造１５０は、Ｎ×Ｍ個の容量性処理ユニット１６０（行ｉ＝１、…、ＮのＮ行、および列ｊ＝１、…、ＭのＭ列）を含むことができる。構造１５０の中のいくつかの容量性処理ユニット１６０を、ＤＮＮ１０２の所望の実装、ＤＮＮ１０２の属性（例えば、サイズ、層数）、入力１３０および出力１３２の属性（例えば、サイズ）、または他の要因、あるいはその組合せに基づいて活性化することができる。例えば、構造１５０は、Ｘ個のメモリ・セルを含むことができ、Ｎ×Ｍ個のセルを活性化してＤＮＮ１０２をトレーニングすることができる。構造１５０は、容量性処理ユニット１６０を接続する複数の導電性ワイヤをさらに含むことができる。例えば、構造１５０は、Ｎ本の書込みワード線（ＷＷＬ）ワイヤ、Ｎ本の読出しワード線（ＲＷＬ）ワイヤ、およびＭ本の真ビット線（ＢＬＴ）ワイヤを含むことができる。プロセッサ１１０は、構造１５０の動作を制御するための制御信号を生成するように構成され得る。例えば、プロセッサ１１０は、ロジック「１」信号をすべてのＲＷＬワイヤに書き込んで読出し動作を実施することができ、容量性処理ユニット１６０に保存され得る電気エネルギーを蓄積することができ、蓄積された電気エネルギーをデジタル値として読み出すことができるようになっている。
構造１５０は、回路１５１、回路１５２、および複数の回路１７０をさらに含むことができる。回路１５１および回路１５２は、プロセッサ１１０から制御信号を受信し、ＷＷＬワイヤおよびＲＷＬワイヤへの制御信号の書込みを容易にするように構成され得る。回路１５１は、セル１６０の１つまたは複数の行（行１～Ｎ）の選択または活性化を容易にするように構成されたデコーダ（行デコーダ）を含むことができる。回路１５２は、セル１６０の１つまたは複数の列（列１～Ｍ）の選択または活性化を容易にするように構成されたデコーダ（列デコーダ）を含むことができる。例えば、プロセッサ１１０は、行ｉ＝１およびｉ＝２のＷＷＬワイヤに対応するビット位置１および２におけるロジック「１」を有する制御信号を回路１５１に送信し、列ｊ＝２のＢＬＴワイヤに対応するビット位置２におけるロジック「１」を有する制御信号を回路１５２に送信して、セル（１，２）および（２，２）への書込み動作を容易にすることができる。一部の例では、回路１５１は、デジタル入力をセル１６０に入力できるアナログ信号（または電流）に変換するために使用可能なデジタル－アナログ・コンバータ（ＤＡＣ）などの追加の回路を含むことができる。一部の例では、回路１５２は、セル１６０に保存された電気エネルギーから蓄積されたデータの読出しを容易にするために使用可能なセンス増幅器などの追加の回路を含むことができる。プロセッサ１１０によって生成された制御信号を使用して、ＤＮＮ１０２をトレーニングおよび実装するために、行列演算（例えば、加算、乗算）およびベクトル行列演算（例えば、乗算－累積など）などの演算を実行するように構造１５０を制御することができる。構造１５０によって実行されるこれらの演算は、ＤＮＮ１０２の重みを更新すること、およびデバイス１０１により受信された入力データを分類するためにＤＮＮ１０２を実装することを含む、ＤＮＮ１０２のトレーニングを容易にすることができる。複数の回路１７０は、アナログ回路であってよく、セル１６０から出力および蓄積された電気エネルギーを保存するように構成され得る。例示的な実施形態において、セル１６０の各列は、１つの回路１７０に接続される。図１に示す例では、Ｍ列のセル１６０に対応するＭ個の回路１７０がある。
本発明による実施形態において説明されるセル１６０は、処理能力および保存能力の両方を含む。セル１６０は、１つまたは複数の金属酸化物半導体（ＭＯＳ）素子を含むことができ、１つまたは複数のＭＯＳ素子は、電気エネルギーを保存するように動作可能な１つまたは複数の容量性素子として構成され得る。さらに、１つまたは複数のクロック信号を使用して、１つまたは複数のＭＯＳ素子を異なるタイミングで切り替えて、計算を実行するように容量性処理デバイスを構成することができる。したがって、セル１６０は、ニューラル・ネットワークの実装においてインメモリ計算を提供することができる。インメモリ計算は、容量性処理デバイスの容量性素子に保存された電気エネルギーから重みを得ることができ、容量性処理デバイスを使用して計算を局所的に実行することもできる（インメモリ計算）ので、例えば、待ち時間を短縮することによって、ニューラル・ネットワークの実装における効率を高めることができる。
図２は、一実施形態における容量性処理ユニットを含む構造の追加の詳細を示す図である。図２は、図１の構成要素と同一名称の構成要素を含むことがあるが、明確にするために、これらについては再び説明しない。図２の説明は、図１の構成要素の少なくとも一部を参照することがある。
図２に示す例では、構造１５０は、セル１６０の異なる動作を容易にするための追加の構成要素およびワイヤを含むことができる。１つのセル１６０に注目すると、セル１６０に異なる動作を実行させるためにプロセッサ１１０によって提供される異なる信号を使用して制御可能な、通過ゲートまたは送信ゲートなどの複数の構成要素に、セル１６０を接続することができる。構造１５０によって受信できる複数の制御信号は、例えば、１）ＷＲＩＴＥ、２）ＷＥＩＧＨＴ、３）書込みワード線（ＷＷＬ）信号、４）読出しワード線（ＲＷＬ）信号、５）プリチャージ（ＰＣＨ）信号、６）ＤＡＴＡと表記されたバイアス電圧、および７）ＤＡＴＡ＿Ｔと表記されたバイアス電圧である。追加の入力信号を構造１５０によって受信できることに留意されたい。ＰＣＨ信号は１ビットであってよく、ＢＬＴワイヤなどの出力線を初期化するためのプリチャージ信号であってよい。ＷＲＩＴＥ信号は１ビットであってよく、ＷＲＩＴＥ＝「１」である場合、ＤＡＴＡ＿Ｔを、セル１６０内の第１の組のＭＯＳ素子をバイアスするための信号ＢＩＡＳ＿Ｔとして、パス・ゲート２０４を介してセル１６０に渡すことができる。同様に、ＷＲＩＴＥ＝「１」である場合、ＤＡＴＡを、セル１６０内の第２の組のＭＯＳ素子をバイアスする信号ＢＩＡＳ＿Ｂとして、パス・ゲート２０６を介してセル１６０に渡すことができる。ＤＡＴＡおよびＤＡＴＡ＿Ｔは各々、構造１５０内のセル１６０の列数に対応するＭビット長であってよい。ＷＷＬ信号およびＲＷＬ信号は、構造１５０内のセル１６０の行数に対応するＮビット長であってよい。ＷＷＬ信号およびＲＷＬ信号は、構造１５０またはデバイス１０１の一部であり得るローカル・クロック発生器によって生成され得る。
ＷＥＩＧＨＴ信号は、Ｎビット長であってよく、メモリ１２０に書き込まれているか、またはメモリ１２０において更新されている重み値であってよい。ＷＷＬ信号がロジック「１」である場合、パス・ゲート２０２により、ＷＥＩＧＨＴ信号をセル１６０に送信することが可能になり得る。例示的な実施形態において、ＤＮＮ１０２の重みを、セル１６０に保存することができ、セル１６０に保存された電気エネルギーを蓄積することによって読み出すことができる。ＤＮＮ１０２の重みは、書込み動作によって選択されたセル１６０内の容量性素子の充電または放電などによって、ＷＥＩＧＨＴ信号により更新され得る。したがって、重みの更新は、セル１６０内で局所的に実行され得る。セル１６０間の電気エネルギーの更新量を、相補ビット線（ＢＬＣ）と表記された内部ノードに接続可能なＷＥＩＧＨＴ＿ＯＵＴピンを介して出力することができる。内部ノードＢＬＣをＢＬＴワイヤに接続することができ、ＢＬＴワイヤと内部ＢＬＣノードとの電圧差は、セル１６０に保存されている電気エネルギーの量を表すことができる。電気エネルギーの更新量は、回路１７０、１５２によって蓄積され、デジタル値としてメモリ１２０に出力され得る。
図３は、一実施形態における容量性処理ユニットの詳細を示す図である。このような構成は、回路部品の行列配置を含むことができる。図３は、図１、図２の構成要素と同一名称の構成要素を含むことがあるが、明確にするために、これらについては再び説明しない。図３の説明は、図１、図２の構成要素の少なくとも一部を参照することがある。
セル１６０は、複数のＭＯＳ素子、例えばＮ型ＭＯＳ（ＮＭＯＳ）およびＰ型ＭＯＳ（ＰＭＯＳ）トランジスタを含むことができる。図３に示す例では、ＮＭＯＳトランジスタ３０２を、ＷＷＬワイヤから受信した信号によって制御することができる。別のＮＭＯＳトランジスタ３０４を、ＲＷＬワイヤから受信した信号によって制御することができる。ＷＷＬから受信した信号がロジック「１」である場合、電流がＢＬＴワイヤからセル１６０内に流れ、書込み動作を容易にすることができることに留意されたい。同様に、ＲＷＬから受信した信号がロジック「１」である場合、電流がセル１６０からＢＬＣワイヤに向かって流れ、読出し動作を容易にすることができる。
セル１６０は、ＰＭＯＳトランジスタ３１０およびＰＭＯＳトランジスタ３１２をさらに含むことができる。ＰＭＯＳトランジスタ３１０のソース端子を、ＰＭＯＳトランジスタ３１０のドレイン端子、または同じ電圧源に接続することができる。同様に、ＰＭＯＳトランジスタ３１２のソース端子を、ＰＭＯＳトランジスタ３１２のドレイン端子、または同じ電圧源に接続することができる。図３に示す例では、ＰＭＯＳトランジスタ３１０、３１２のソース端子は、それ自体のドレイン端子、それ自体のゲート、および同じ電圧源に接続されている。ＰＭＯＳトランジスタ３１０、３１２は、ＷＲＩＴＥ信号がロジック「１」であることに応答してパス・ゲート２０４により渡されたＢＩＡＳ＿Ｔ信号によってバイアスされ得る。ＢＩＡＳ＿Ｔ信号はＤＡＴＡ＿Ｔ信号であってよい。
セル１６０は、ＮＭＯＳトランジスタ３１４およびＮＭＯＳトランジスタ３１６をさらに含むことができる。ＮＭＯＳトランジスタ３１４のソース端子を、ＮＭＯＳトランジスタ３１４のドレイン端子、または同じ電圧源に接続することができる。同様に、ＮＭＯＳトランジスタ３１６のソース端子を、ＮＭＯＳトランジスタ３１６のドレイン端子、または同じ電圧源に接続することができる。図３に示す例では、ＮＭＯＳトランジスタ３１４、３１６のソース端子は、それ自体のドレイン端子、それ自体のゲート、および同じ電圧源に接続されている。ＮＭＯＳトランジスタ３１４、３１６は、ＷＲＩＴＥ信号がロジック「１」であることに応答してパス・ゲート２０６により渡されたＢＩＡＳ＿Ｂ信号によってバイアスされ得る。ＢＩＡＳ＿Ｂ信号はＤＡＴＡ信号であってよい。
ＭＯＳのソース端子とドレイン端子とが互いに接続されると、ＭＯＳは、ＭＯＳのゲートに異なる電圧（ゲート電圧）が印加されることに応答して、異なるレベルの容量を示すことができる。したがって、ＭＯＳは、ＭＯＳキャパシタと呼ぶことができるキャパシタと同様に動作することができる。容量をゲート電圧と比較すると、ＭＯＳキャパシタの容量変化は、ゲート電圧領域０～１ボルト（Ｖ）、または０～－１Ｖで直線状になり得る。ＭＯＳキャパシタの容量は、これらの領域のゲート電圧に対して直線状に変化する。ＭＯＳキャパシタのこのような容量－電圧特性の直線性を利用して、メモリ・セル内の容量性素子として使用することができる。ＭＯＳキャパシタをメモリ・セル内の容量性素子として使用することにより、電気エネルギーを保存するように、かつ様々な制御信号を使用してインメモリ処理を行ってＭＯＳ素子を制御するように、メモリ・セルを制御することができる。
例示的な実施形態において、ＢＬＴワイヤとＢＬＣワイヤとの間の電圧差３３０は、セル１６０に保存されている電気エネルギーの量を表すことができる。セル１６０の列は、それぞれの出力ワイヤＢＬＴまたはＢＬＣにおけるそれぞれの電圧差３３０を出力することができる。同じ列のセルから出力された電圧差を蓄積して、列の出力を生成することができる。構造１５０がＮ×Ｍ個のセル１６０を有する例を使用して、構造１５０は、Ｍ値を表すＭ個の蓄積された電圧差を並列に出力することができる。セル１６０のｊ番目の列からｊ番目のＢＬＴワイヤまたはｊ番目のＢＬＣワイヤに伝達された電気エネルギーは、回路１５２内のｊ番目のセンス増幅器によって差動増幅およびラッチされ得、これにより、セル１６０のｊ番目の列から蓄積された電気エネルギーが出力される。
図４は、一実施形態における容量性処理ユニットにより実装可能な回路の詳細を示す図である。図４は、図１～図３の構成要素と同一名称の構成要素を含むことがあるが、明確にするために、これらについては再び説明しない。図４の説明は、図１～図３の構成要素の少なくとも一部を参照することがある。
図４は、一実施形態における回路１７０の詳細を示す。ａｎａｌｏｇ＿ｉｎ（ａｎａ＿ｉｎ）ピン４０２を、対応する列のＢＬＴワイヤに接続することができる。例えば、列Ｍ＝１の回路１７０＿１のピン４０２を、列Ｍ＝１のＢＬＴワイヤに接続することができる。回路１７０は、ピン４０４において選択信号を受信することができ、選択信号は回路１７０を活性化または非活性化することができる。例えば、ＳＥＬピンがロジック「１」信号を受信すると、入力インピーダンスが高く、出力インピーダンスが低くなるため、回路１７０はアナログ・バッファとして動作し、回路１７０に電流を流すことができる。ＳＥＬピンがロジック「０」信号を受信すると、回路１７０はオフになり、入力インピーダンスおよび出力インピーダンスの両方が高くなり、回路１７０に電流が流れない。ｊ番目の回路１７０は、セル１６０のｊ番目の列から出力された電気エネルギーを集めることができ、読出し動作中に、ｊ番目の回路１７０は、セル１６０のｊ番目の列から蓄積された保存電気エネルギーを、ｔ＿ｏｕｔピン４０６を介して出力することができる。ｔ＿ｏｕｔピン４０６を構造１５０の読出しピンに接続することができ、セル１６０の列から蓄積されたエネルギーを、この読出しピンを介して、構造１５０の外部の１つまたは複数のデバイスに出力することができる。
図５は、一実施形態における容量性処理ユニットの例示的な実装形態を示す図である。図５は、図１～図４の構成要素と同一名称の構成要素を含むことがあるが、明確にするために、これらについては再び説明しない。図５の説明は、図１～図４の構成要素の少なくとも一部を参照することがある。
図５の例示図を使用して、セル１６０のいくつかの電気的特性を表すことができる。図５のダイアグラムを図３と比較すると、スイッチＳ１はＰＭＯＳ３１２を表すことができ、スイッチＳ３はＰＭＯＳ３１０を表すことができ、スイッチＳ２はＮＭＯＳ３１６を表すことができ、スイッチＳ４はＮＭＯＳ３１４を表すことができる。ＮＭＯＳトランジスタ３１０、３１２およびＰＭＯＳトランジスタ３１４、３１６を、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４として実装することができる（例えば、それぞれのゲート端子にクロック信号を印加することによって、これらのスイッチをオンまたはオフにすることができる）。電圧Ｖ１、Ｖ３はＢＩＡＳ＿Ｔ電圧を表すことができ、電圧Ｖ２、Ｖ４はＢＩＡＳ＿Ｂ電圧を表すことができる。キャパシタＣは、ＢＬＴワイヤとＢＬＣワイヤとの間の電圧差３３０に対応する容量を表すことができる。一例では、スイッチＳ１、Ｓ３が同じであり（例えば、両方ともＮＭＯＳ）、スイッチＳ２、Ｓ４が同じである（例えば、両方ともＰＭＯＳ）ので、容量Ｃは、第１の差Ｖ１－Ｖ３および第２の差Ｖ２－Ｖ４に基づいており、セル１６０を差動入力差動出力増幅器（ｄｉｆｆｅｒｅｎｔｉａｌ ｉｎ， ｄｉｆｆｅｒｅｎｔｉａｌ ｏｕｔ ａｍｐｌｉｆｉｅｒ）に類似して動作させることができる。
別の例では、スイッチＳ１、Ｓ４が第１のタイプのＭＯＳを表し、スイッチＳ２、Ｓ３が第２のタイプのＭＯＳを表す場合、電圧差（Ｖ１－Ｖ４）と（Ｖ２－Ｖ３）との間に同等の抵抗を形成することができる。Ｓ１～Ｓ４を同じタイプのトランジスタから作ることもでき、正しい機能のために、Ｓ１およびＳ４の両方を第１の位相でオンにすることができ、Ｓ２およびＳ３の両方を第２の位相でオンにすることができるが、第１の位相と第２の位相とは重ならない。あるいは、Ｓ１およびＳ４が同時にオンになり、Ｓ２およびＳ３が同時にオンになり、Ｓ１およびＳ２が本質的に相補的であり得ることを保証するために、Ｓ１およびＳ２は、同じ位相で動作するトランジスタの反対の極性であってよい。別の例では、スイッチＳ１、Ｓ４が第１のタイプのＭＯＳを表し、スイッチＳ２、Ｓ３が第２のタイプのＭＯＳを表し、電圧Ｖ１＝Ｖ３、かつ電圧Ｖ２＝Ｖ４である場合、Ｖ１（またはＶ３）とＶ２（またはＶ４）との間にＴ／Ｃの値を有する抵抗を形成することができ、ここで、Ｔは、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４として実装されているトランジスタのゲート端子にクロック信号が印加される期間を示す。
図６は、一実施形態における容量性処理ユニットの例示的な実装形態を示す表である。図６は、図１～図５の構成要素と同一名称の構成要素を含むことがあるが、明確にするために、これらについては再び説明しない。図６の説明は、図１～図５の構成要素の少なくとも一部を参照することがある。
一例では、表６００は、本明細書に記載のセル１６０の例示的な実装形態を示す。表６００において、行Ｔ１、Ｔ２、Ｔ３は、ＷＥＩＧＨＴ信号「００」を第１のセル（ＣＥＬＬ＿０）および第２のセル（ＣＥＬＬ＿１）に書き込み、書き込まれた重みを電圧量として読み出す３つの演算である。Ｔ１では、ＣＥＬＬ＿０のＷＷＬワイヤ（ＷＷＬ＿０）はロジック「１」を受信し、ＣＥＬＬ＿１のＷＷＬワイヤ（ＷＷＬ＿１）はロジック「１」を受信しないため、ＣＥＬＬ＿０への書込み動作は容易になるが、ＣＥＬＬ＿１への書込み動作は容易にならない。Ｔ１では、ＲＷＬ＿０＝「１」およびＲＷＬ＿１＝「０」であり、読出し動作を実行するためにはすべてのＲＷＬワイヤがロジック「１」である必要があるので、読出し動作は行われないことに留意されたい。したがって、Ｔ１では、「０」がＣＥＬＬ＿０に書き込まれる（ＣＥＬＬ＿０のＭＯＳ素子は充電されない）。Ｔ２では、ＣＥＬＬ＿１のＷＷＬワイヤ（ＷＷＬ＿１）がロジック「１」を受信するため、ＣＥＬＬ＿１への書込み動作が容易になる。Ｔ２では、ＲＷＬ＿０＝「０」およびＲＷＬ＿１＝「１」であり、読出し動作を実行するためにはすべてのＲＷＬワイヤがロジック「１」である必要があるので、読出し動作は行われないことに留意されたい。したがって、Ｔ２では、「０」がＣＥＬＬ＿１に書き込まれる。Ｔ３では、ＲＷＬ＿０およびＲＷＬ＿１の両方がロジック「１」であり、セルＣＥＬＬ＿０およびＣＥＬＬ＿１に保存された電気エネルギーが電圧（０．３８ｍＶ）として読み出され、これは、この場合、ロジック「０」を表す。
行Ｔ４、Ｔ５、Ｔ６は、ＷＥＩＧＨＴ信号「０１」を第１のセル（ＣＥＬＬ＿０）および第２のセル（ＣＥＬＬ＿１）に書き込み、書き込まれた重みを電圧量として読み出す３つの演算である。Ｔ４では、ＣＥＬＬ＿０のＷＷＬワイヤ（ＷＷＬ＿０）はロジック「１」を受信し、ＣＥＬＬ＿１のＷＷＬワイヤ（ＷＷＬ＿１）はロジック「１」を受信しないため、ＣＥＬＬ＿０への書込み動作は容易になるが、ＣＥＬＬ＿１への書込み動作は容易にならない。Ｔ４では、ＲＷＬ＿０＝「１」およびＲＷＬ＿１＝「０」であり、読出し操作を実行するためにはすべてのＲＷＬワイヤがロジック「１」である必要があるので、読出し動作は行われないことに留意されたい。したがって、Ｔ４では、「０」がＣＥＬＬ＿０に書き込まれる。Ｔ５では、ＣＥＬＬ＿１のＷＷＬワイヤ（ＷＷＬ＿１）がロジック「１」を受信するため、ＣＥＬＬ＿１への書込み動作が容易になる。Ｔ５では、ＲＷＬ＿０＝「０」およびＲＷＬ＿１＝「１」であり、読出し動作を実行するためにはすべてのＲＷＬワイヤがロジック「１」である必要があるので、読出し動作は行われないことに留意されたい。したがって、Ｔ５では、「１」がＣＥＬＬ＿１に書き込まれる。Ｔ６では、ＲＷＬ＿０およびＲＷＬ＿１の両方がロジック「１」であり、セルＣＥＬＬ＿０およびＣＥＬＬ＿１に保存された電気エネルギーが電圧（０．５５０ｍＶ）として読み出され、これは、この場合、ロジック「１」を表す。Ｔ３をＴ６と比較すると、ＣＥＬＬ＿１が先にＴ２で「０」を保存し、その後Ｔ５で「１」を保存するように更新された（または充電された）ため、Ｔ６は、より高い電圧を出力することに留意されたい。
行Ｔ７、Ｔ８、Ｔ９は、ＷＥＩＧＨＴ信号「１１」を第１のセル（ＣＥＬＬ＿０）および第２のセル（ＣＥＬＬ＿１）に書き込み、書き込まれた重みを電圧量として読み出す３つの演算である。Ｔ７では、ＣＥＬＬ＿０のＷＷＬワイヤ（ＷＷＬ＿０）はロジック「１」を受信し、ＣＥＬＬ＿１のＷＷＬワイヤ（ＷＷＬ＿１）はロジック「１」を受信しないため、ＣＥＬＬ＿０への書込み動作は容易になるが、ＣＥＬＬ＿１への書込み動作は容易にならない。Ｔ７では、ＲＷＬ＿０＝「１」およびＲＷＬ＿１＝「０」であり、読出し動作を実行するためにはすべてのＲＷＬワイヤがロジック「１」である必要があるので、読出し動作は行われないことに留意されたい。したがって、Ｔ７では、「１」がＣＥＬＬ＿０に書き込まれる。Ｔ８では、ＣＥＬＬ＿１のＷＷＬワイヤ（ＷＷＬ＿１）がロジック「１」を受信するため、ＣＥＬＬ＿１への書込み動作が容易になる。Ｔ８では、ＲＷＬ＿０＝「０」およびＲＷＬ＿１＝「１」であり、読出し動作を実行するためにはすべてのＲＷＬワイヤがロジック「１」である必要があるので、読出し動作は行われないことに留意されたい。したがって、Ｔ８では、「１」がＣＥＬＬ＿１に書き込まれる。Ｔ９では、ＲＷＬ＿０およびＲＷＬ＿１の両方がロジック「１」であり、セルＣＥＬＬ＿０およびＣＥＬＬ＿１に保存された電気エネルギーが電圧（０．７９９ｍＶ）として読み出され、これは、この場合、ロジック「１」を表す。Ｔ６をＴ９と比較すると、ＣＥＬＬ＿０が先にＴ５で「０」を保存し、その後Ｔ８で「１」を保存するように更新された（または充電された）ため、Ｔ９は、より高い電圧を出力することに留意されたい。
図７は、一実施形態における統合容量性処理ユニットを含むメモリ・デバイスの例を示す図である。図７は、図１～図６の構成要素と同一名称の構成要素を含むことがあるが、明確にするために、これらについては再び説明しない。図７の説明は、図１～図６の構成要素の少なくとも一部を参照することがある。
メモリ１２０に結合された構造１５０は、インメモリ処理を実行するように構成されたメモリ・デバイス７００としてパッケージ化され得る。図７に示す例では、メモリ１２０は、磁気抵抗ランダムアクセス・メモリ（ＭＲＡＭ）などの不揮発性メモリ（ＮＶＭ）、または他のタイプの不揮発性メモリ（例えば、ＲｅＲＡＭ、ＲＲＡＭ、ＦＬＡＳＨなど）であってよい。構造１５０がＮＶＭ１２０に結合されていることに基づいて、セル１６０内の容量性素子が充電または放電されていると、メモリ１２０に保存され得る重みもそれに応じて更新され得る。構造１５０を不揮発性メモリ（例えば、メモリ１２０）に結合することにより、構造１５０とメモリ１２０との間のデータの伝送を容易にするための追加の構成要素を有する必要なく、不揮発性メモリに保存された重みの更新をセル１６０内で局所的に行うことができる。一部の例示的な実施形態において、セル１６０を揮発性メモリ・セルとして実装することができる。メモリ・デバイス７００を、揮発性ストレージおよび不揮発性ストレージの両方を提供するメモリ・デバイスとして実装することができ、揮発性ストレージ要素に対して行われている更新を、不揮発性ストレージ要素に直接転送することができる。
図７に示す例では、容量Ｃは、セル１６０の中の容量性素子のうちの１つまたは複数（例えば、ＰＭＯＳ３１０、３１２またはＮＭＯＳ３１４、３１６あるいはその両方）を表すことができる。一部の例では、容量Ｃは、トランジスタ・ベースのキャパシタ、トレンチ・ベースのキャパシタ、誘電体ベースのキャパシタ、金属絶縁体金属（ＭＩＭ）のようなワイヤ・キャパシタ、または他の形態のキャパシタ、あるいはその組合せなどの容量性素子の容量であってよい。一部の例では、セル１６０に実装されるキャパシタのタイプは、システム１００の所望の実装形態に基づくことができる。トランジスタＭ１はＮＭＯＳ３０４を表すことができ、トランジスタＭ２はＮＭＯＳ３０２を表すことができ、クロック信号Ｃｌｋ１はＲＷＬ信号を表すことができ、クロック信号Ｃｌｋ２はＷＷＬ信号を表すことができる。Ｃｌｋ１が高く（ロジック「１」）、Ｃｌｋ２が低い（ロジック「０」）場合、トランジスタＭ１を活性化することができ、トランジスタＭ２は活性化されず、ＭＲＡＭ７０１は更新されない。さらに、トランジスタＭ１が活性化され、トランジスタＭ２が非活性化されることにより、保存されたエネルギーをセル１６０から電圧Ｖとして読み出す読出し動作を容易にすることができる。Ｃｌｋ１が低く、Ｃｌｋ２が高いとき、トランジスタＭ１を非活性化することができ、トランジスタＭ２を活性化することができ、ＭＲＡＭビット７０１を容量Ｃに応じて更新することができる。例示的な実施形態において、ＭＲＡＭビット７０１（または他の不揮発性メモリ・ビット）は、ＢＬＴワイヤと対応するセル１６０との間に配置または接続され得ることに留意されたい。例えば、図３の例を参照すると、ＭＲＡＭビット７０１をＢＬＴワイヤとトランジスタ３０２との間に接続することができる。
図８は、本発明の一実施形態における容量性処理ユニットを実装可能なコンピュータまたは処理システムの例の概略図である。コンピュータ・システムは、適切な処理システムの一例に過ぎず、本明細書に記載の方法の実施形態の使用範囲または機能に関するいかなる制限も示唆するものではない。図示の処理システムは、多数の他の汎用もしくは専用コンピューティング・システム環境または構成と共に動作可能である。図８に示す処理システムと共に使用するのに適している可能性のある周知のコンピューティング・システム、環境、または構成、あるいはその組合せの例として、パーソナル・コンピュータ・システム、サーバ・コンピュータ・システム、シン・クライアント、シック・クライアント、ハンドヘルド・デバイスまたはラップトップ・デバイス、マルチ・プロセッサシステム、マイクロプロセッサ・ベースのシステム、セット・トップ・ボックス、プログラマブル家庭用電子機器、ネットワークＰＣ、ミニコンピュータ・システム、メインフレーム・コンピュータ・システム、スーパ・コンピュータ、および上記のシステムまたはデバイスのうちのいずれかを含む分散クラウド・コンピューティング環境などが挙げられ得るが、これらに限定されない。
コンピュータ・システムは、コンピュータ・システムによって実行されるプログラム・モジュールなどのコンピュータ・システム実行可能命令の一般的な文脈で説明することができる。一般に、プログラム・モジュールは、特定のタスクを実行するか、または特定の抽象データ型を実装する、ルーチン、プログラム、オブジェクト、コンポーネント、ロジック、データ構造などを含むことができる。コンピュータ・システムは、通信ネットワークを介してリンクされたリモート処理デバイスによってタスクが実行される分散クラウド・コンピューティング環境において実践され得る。分散クラウド・コンピューティング環境において、プログラム・モジュールは、メモリ・ストレージ・デバイスを含むローカルおよびリモートの両方のコンピュータ・システム記憶媒体内に配置され得る。
コンピュータ・システムのコンポーネントには、１つまたは複数のプロセッサまたは処理ユニット１２、システム・メモリ１６、およびシステム・メモリ１６を含む様々なシステム・コンポーネントをプロセッサ１２に結合するバス１４が含まれ得るが、これらに限定されない。プロセッサ１２は、本明細書に記載の方法を実行するモジュール３０（例えば、機械学習モジュール３０）を含むことができる。モジュール３０は、プロセッサ１２の集積回路にプログラムすることができ、あるいはメモリ１６、ストレージ・デバイス１８、もしくはネットワーク２４、またはその組合せからロードすることができる。
バス１４は、メモリ・バスまたはメモリ・コントローラ、周辺機器バス、アクセラレイティッド・グラフィックス・ポート、および、様々なバス・アーキテクチャのいずれかを使用するプロセッサまたはローカル・バスを含むいくつかのタイプのバス構造のうちのいずれかの１つまたは複数を表すことができる。限定ではなく例として、このようなアーキテクチャには、インダストリ・スタンダード・アーキテクチャ（ＩＳＡ）・バス、マイクロ・チャネル・アーキテクチャ（ＭＣＡ）・バス、エンハンストＩＳＡ（ＥＩＳＡ）・バス、ビデオ・エレクトロニクス・スタンダーズ・アソシエーション（ＶＥＳＡ）・ローカル・バス、およびペリフェラル・コンポーネント・インターコネクト（ＰＣＩ）・バスが含まれる。
コンピュータ・システムは、様々なコンピュータ・システム可読媒体を含むことができる。このような媒体は、コンピュータ・システムによってアクセス可能な任意の利用可能な媒体であってよく、揮発性媒体および不揮発性媒体、取外し可能媒体および取外し不能媒体の両方を含むことができる。
システム・メモリ１６は、ランダム・アクセス・メモリ（ＲＡＭ）、またはキャッシュ・メモリ、あるいはその両方などの、揮発性メモリの形態のコンピュータ・システム可読媒体を含むことができる。コンピュータ・システムは、他の取外し可能／取外し不能な、揮発性／不揮発性のコンピュータ・システム記憶媒体をさらに含むことができる。単に例として、取外し不能な不揮発性磁気媒体（例えば「ハード・ドライブ」）に対する読出しおよび書込みを行うためのストレージ・システム１８を設けることができる。図示しないが、取外し可能な不揮発性磁気ディスク（例えば「フロッピー（Ｒ）・ディスク」）に対する読出しおよび書込みを行うための磁気ディスク・ドライブ、および、ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、または他の光媒体などの取外し可能な不揮発性光ディスクに対する読出しおよび書込みを行うための光ディスク・ドライブを設けることができる。このような事例では、各々を、１つまたは複数のデータ媒体インターフェースによってバス１４に接続することができる。一部の例では、システム・メモリ１６は、本明細書に記載の１つまたは複数の容量性処理ユニットを含む構造を含むことができる。
コンピュータ・システムは、キーボード、ポインティング・デバイス、ディスプレイ２８などの１つもしくは複数の外部デバイス２６、ユーザがコンピュータ・システムと対話することを可能にする１つもしくは複数のデバイス、またはコンピュータ・システムが１つもしくは複数の他のコンピューティング・デバイスと通信することを可能にする任意のデバイス（例えば、ネットワーク・カード、モデムなど）、あるいはその組合せと通信することもできる。そのような通信は、入出力（Ｉ／Ｏ）インターフェース２０を介して行うことができる。
さらに、コンピュータ・システムは、ネットワーク・アダプタ２２を介して、ローカル・エリア・ネットワーク（ＬＡＮ）、汎用ワイド・エリア・ネットワーク（ＷＡＮ）、またはパブリック・ネットワーク（例えば、インターネット）、あるいはその組合せなどの１つまたは複数のネットワーク２４と通信することができる。図示のように、ネットワーク・アダプタ２２は、バス１４を介してコンピュータ・システムの他のコンポーネントと通信する。図示しないが、他のハードウェア・コンポーネントまたはソフトウェア・コンポーネントあるいはその両方を、コンピュータ・システムと組み合わせて使用してもよいことを理解されたい。例として、マイクロコード、デバイス・ドライバ、冗長処理ユニット、外部ディスク・ドライブ・アレイ、ＲＡＩＤシステム、テープ・ドライブ、およびデータ・アーカイバル・ストレージ・システムなどが挙げられるが、これらに限定されない。
本発明は、任意の可能な統合の技術的詳細レベルにおけるシステム、方法、またはコンピュータ・プログラム製品、あるいはその組合せであってよい。コンピュータ・プログラム製品は、プロセッサに本発明の態様を実行させるためのコンピュータ可読プログラム命令を有する１つまたは複数のコンピュータ可読記憶媒体を含むことができる。
コンピュータ可読記憶媒体は、命令実行デバイスによって使用するための命令を保持し格納することができる有形デバイスであってよい。コンピュータ可読記憶媒体は、例えば、電子ストレージ・デバイス、磁気ストレージ・デバイス、光学ストレージ・デバイス、電磁ストレージ・デバイス、半導体ストレージ・デバイス、またはこれらの任意の適切な組合せであってよいが、これらに限定されない。コンピュータ可読記憶媒体のより具体的な例の非網羅的なリストには、以下のもの、すなわち、携帯型コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、消去可能なプログラマブル読取り専用メモリ（ＥＰＲＯＭもしくはフラッシュ・メモリ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、携帯型コンパクト・ディスク読取り専用メモリ（ＣＤ－ＲＯＭ）、デジタル・バーサタイル・ディスク（ＤＶＤ）、メモリ・スティック、フロッピー（Ｒ）・ディスク、パンチカードもしくは命令が記録されている溝内の隆起構造などの機械的に符号化されたデバイス、およびこれらの任意の適切な組合せが含まれる。本明細書で使用されるコンピュータ可読記憶媒体は、電波もしくは他の自由に伝搬する電磁波、導波路もしくは他の伝送媒体を伝搬する電磁波（例えば、光ファイバ・ケーブルを通過する光パルス）、または電線を介して伝送される電気信号などの、一過性の信号自体であると解釈されるべきではない。
本明細書に記載のコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体からそれぞれのコンピューティング／処理デバイスにダウンロードすることができ、または、ネットワーク、例えばインターネット、ローカル・エリア・ネットワーク、ワイド・エリア・ネットワーク、または無線ネットワーク、あるいはその組合せを介して、外部コンピュータまたは外部ストレージ・デバイスにダウンロードすることができる。ネットワークは、銅伝送ケーブル、光伝送ファイバ、無線伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイ・コンピュータ、またはエッジ・サーバ、あるいはその組合せを含むことができる。各コンピューティング／処理デバイスにおけるネットワーク・アダプタ・カードまたはネットワーク・インターフェースが、ネットワークからコンピュータ可読プログラム命令を受信し、それらのコンピュータ可読プログラム命令を、それぞれのコンピューティング／処理デバイス内のコンピュータ可読記憶媒体に格納するために転送する。
本発明の動作を実行するためのコンピュータ可読プログラム命令は、アセンブラ命令、命令セット・アーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ、集積回路の構成データ、あるいはＳｍａｌｌｔａｌｋ（Ｒ）、Ｃ＋＋などのオブジェクト指向プログラミング言語および「Ｃ」プログラミング言語もしくは同様のプログラミング言語などの手続き型プログラミング言語を含む、１つまたは複数のプログラミング言語の任意の組合せで書かれたソース・コードまたはオブジェクト・コードであってよい。コンピュータ可読プログラム命令は、全体的にユーザのコンピュータ上で、一部がユーザのコンピュータ上で、独立型ソフトウェア・パッケージとして、一部がユーザのコンピュータ上かつ一部がリモート・コンピュータ上で、または全体的にリモート・コンピュータもしくはサーバ上で実行することができる。後者の場合、リモート・コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）もしくはワイド・エリア・ネットワーク（ＷＡＮ）を含む任意の種類のネットワークを介してユーザのコンピュータに接続することができ、または（例えば、インターネット・サービス・プロバイダを使用してインターネットを介して）外部コンピュータに接続することができる。一部の実施形態において、本発明の態様を実行するために、例えば、プログラマブル論理回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、またはプログラマブル・ロジック・アレイ（ＰＬＡ）を含む電子回路が、コンピュータ可読プログラム命令の状態情報を利用して電子回路をパーソナライズすることにより、コンピュータ可読プログラム命令を実行することができる。
本発明の実施形態による方法、装置（システム）、およびコンピュータ・プログラム製品のフローチャート図またはブロック図あるいはその両方を参照しながら、本発明の態様について本明細書で説明している。フローチャート図またはブロック図あるいはその両方の各ブロック、およびフローチャート図またはブロック図あるいはその両方におけるブロックの組合せは、コンピュータ可読プログラム命令によって実装できることが理解されるだろう。
これらのコンピュータ可読プログラム命令は、コンピュータまたは他のプログラマブル・データ処理装置のプロセッサを介して実行される命令が、フローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックに指定される機能／動作を実施する手段を作り出すべく、汎用コンピュータ、専用コンピュータ、または他のプログラマブル・データ処理装置のプロセッサに提供されてマシンを作り出すものであってよい。これらのコンピュータ可読プログラム命令は、命令が保存されたコンピュータ可読記憶媒体が、フローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックに指定される機能／動作の態様を実施する命令を含んだ製品を含むべく、コンピュータ可読記憶媒体に格納されて、コンピュータ、プログラマブル・データ処理装置、または他のデバイス、あるいはその組合せに特定の方式で機能するように指示できるものであってもよい。
コンピュータ可読プログラム命令は、コンピュータ、他のプログラマブル装置、または他のデバイスで実行される命令が、フローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックに指定される機能／動作を実施するように、コンピュータによって実行されるプロセスを作り出すべく、コンピュータ、他のプログラマブル・データ処理装置、または他のデバイスにロードされ、コンピュータ、他のプログラマブル装置、または他のデバイス上で一連の動作ステップを実行させるものであってもよい。
図中のフローチャートおよびブロック図は、本発明の様々な実施形態によるシステム、方法、およびコンピュータ・プログラム製品の可能な実装形態のアーキテクチャ、機能、および動作を示す。これに関して、フローチャートまたはブロック図の各ブロックは、指定された論理機能を実施するための１つまたは複数の実行可能命令を含む、命令のモジュール、セグメント、または部分を表すことができる。一部の代替実装形態において、ブロックに示す機能を、図示する順序以外で行うことができる。例えば、連続して示す２つのブロックを、実際には略同時に実行することができ、または、関与する機能に応じて、それらのブロックを時として逆の順序で実行することができる。また、ブロック図またはフローチャート図あるいはその両方の各ブロック、およびブロック図またはフローチャート図あるいはその両方におけるブロックの組合せは、指定された機能もしくは動作を実行する、または専用ハードウェア命令とコンピュータ命令との組合せを実行する専用ハードウェア・ベースのシステムによって実装することができることにも留意されたい。
本明細書で使用されている用語は、特定の実施形態を説明することのみを目的としたものであり、本発明を限定することは意図していない。本明細書で使用されるとき、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が他の解釈を明確に示していない限り複数形も含むことを意図している。「含む」または「含んでいる」という用語あるいはその両方は、本明細書で使用されるとき、記載されている特徴、整数、ステップ、動作、要素、または構成要素、あるいはその組合せの存在を明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、またはこれらのグループ、あるいはその組合せの存在も追加も排除しないことがさらに理解されよう。
以下の特許請求の範囲内のすべてのミーンズまたはステップ・プラス・ファンクション要素の対応する構造、材料、動作、および均等物は、存在する場合、具体的に特許請求されるように、他の特許請求される要素と組み合わせて機能を実行するための任意の構造、材料、または動作を含むことが意図されている。本発明の説明は、例示および説明の目的で提示されているが、網羅的であることも、本発明を開示された形態に限定することも意図していない。本発明の範囲から逸脱することなく、多くの変更および変形形態が当業者には明らかになろう。実施形態は、本発明の原理および実際の応用を最もよく説明するために、かつ企図された特定の使用に適した様々な変更を含む様々な実施形態について、本発明を当業者が理解できるようにするために選択され説明された。

Claims (9)

  1. メモリ・セルのアレイを含む構造であって、メモリ・セルが、
    少なくとも１つの金属酸化物半導体（ＭＯＳ）素子であって、前記少なくとも１つのＭＯＳ素子のソース端子が前記ＭＯＳ素子のドレイン端子に接続され、前記ソース端子が前記ドレイン端子に接続されることにより、前記少なくとも１つのＭＯＳ素子が、電気エネルギーを保存するための容量性挙動を示す、前記ＭＯＳ素子と、
    前記少なくとも１つのＭＯＳ素子に接続された第１のトランジスタであって、前記第１のトランジスタの活性化により、前記メモリ・セルへの書込み動作を容易にする、前記第１のトランジスタと、
    前記少なくとも１つのＭＯＳ素子に接続された第２のトランジスタであって、前記第２のトランジスタの活性化により、前記メモリ・セルからの読出し動作を容易にする、前記第２のトランジスタと
    を含み、
    前記少なくとも１つのＭＯＳ素子が、第１のｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタ、第２のＰＭＯＳトランジスタ、第１のｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ、および第２のＮＭＯＳトランジスタを含み、
    前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとが並列に接続され、前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとが並列に接続されている、
    構造。
  2. 前記メモリ・セルの列に保存されている前記電気エネルギーが蓄積されて、人工ニューラル・ネットワークの重みを表す、請求項１に記載の構造。
  3. 前記第１のトランジスタが第１のＮＭＯＳトランジスタであり、
    前記第２のトランジスタが第２のＮＭＯＳトランジスタであり、
    前記第１のトランジスタの前記第１のＮＭＯＳトランジスタのドレイン端子が、真ビット線（ＢＬＴ）ワイヤに接続され、
    前記第１のトランジスタの前記第１のＮＭＯＳトランジスタのソース端子が、前記少なくとも１つのＭＯＳ素子に接続され、
    前記第２のトランジスタの前記第２のＮＭＯＳトランジスタのドレイン端子が、前記少なくとも１つのＭＯＳ素子に接続され、
    前記第２のトランジスタの前記第２のＮＭＯＳトランジスタのソース端子が、相補ビット線（ＢＬＣ）ワイヤに接続されている、請求項１に記載の構造。
  4. 前記第１のトランジスタの前記第１のＮＭＯＳトランジスタのゲートが、第１のクロック信号によって制御され、
    前記第２のトランジスタの前記第２のＮＭＯＳトランジスタのゲートが、第２のクロック信号によって制御され、
    前記第１のクロック信号が前記第１のトランジスタの前記第１のＮＭＯＳトランジスタを活性化することに応答して、前記ＢＬＴワイヤからの入力が前記少なくとも１つのＭＯＳ素子に送信され、
    前記第２のクロック信号が前記第２のトランジスタの前記第２のＮＭＯＳトランジスタを活性化することに応答して、前記ＢＬＴワイヤと前記ＢＬＣワイヤとの間の電圧差が出力される、請求項３に記載の構造。
  5. 前記少なくとも１つのＭＯＳ素子の容量をバイアスするように構成された少なくとも１つの回路をさらに含む、請求項１に記載の構造。
  6. メモリ・セルの前記アレイが不揮発性メモリと統合されている、請求項１に記載の構造。
  7. メモリ・セルの対応する列から出力された電気エネルギーを蓄積および保存するように構成された複数のアナログ回路をさらに含む、請求項１に記載の構造。
  8. メモリと、
    前記メモリと通信するように構成されたプロセッサと、
    前記メモリおよび前記プロセッサと通信するように構成された、請求項１ないし７のいずれか一項に記載の構造と
    を含む、システム。
  9. データを保存するように構成された不揮発性メモリと、
    前記不揮発性メモリに結合された、請求項１ないし７のいずれか一項に記載の構造と
    を含む、メモリ・デバイス。
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