JP7438091B2 - 半導体デバイス駆動回路 - Google Patents

Description

本開示は、半導体デバイス駆動回路に関する。

１次側回路から２次側回路へのレベルシフトを伴う半導体デバイス駆動回路において、２次側基準電位ＶＳの変動により誤信号が発生することがある。以下、２次側基準電位ＶＳの変動をｄＶ／ｄｔとも表記する。特許文献１には、誤信号の発生を抑制するため、ｄＶ／ｄｔ時にレベルシフト回路のインピーダンスを調整する手法が開示されている。

国際公開第２０１７／１５９０５８号

特許文献１に開示された手法によれば、ｄＶ／ｄｔ時に、レベルシフト回路のインピーダンスそのものが調整される。ｄＶ／ｄｔ検出回路はレベルシフト回路の出力信号を受け、ｄＶ／ｄｔ期間を検出しインピーダンス調整部へ出力する。ｄＶ／ｄｔ検出回路は、インピーダンス調整部が駆動することによるフィードバックを受けるため、ｄＶ／ｄｔ検出回路が安定してｄＶ／ｄｔ期間を検出できず、レベルシフト回路の出力が不安定になるという課題があった。

本開示は上記課題を解決するためになされたものであり、ｄＶ／ｄｔ時の誤動作を安定的に防止する半導体デバイス駆動回路の提供を目的とする。

本開示の半導体デバイス駆動回路は、入力信号の立ち上がりに同期したオンパルス信号および立下りに同期したオフパルス信号を出力するパルス発生回路と、オンパルス信号の基準電位を１次側基準電位から２次側基準電位へレベルシフトしたレベルシフトオンパルス信号を出力するオン側レベルシフト回路と、オフパルス信号の基準電位を１次側基準電位から２次側基準電位へレベルシフトしたレベルシフトオフパルス信号を出力するオフ側レベルシフト回路と、レベルシフトオンパルス信号に基づきオンパルス伝達信号を出力するオン側パルス伝達回路と、レベルシフトオフパルス信号に基づきオフパルス伝達信号を出力するオフ側パルス伝達回路と、レベルシフトオンパルス信号およびレベルシフトオフパルス信号に基づき、２次側基準電位の変動期間であるｄｖ／ｄｔ期間を検出するｄＶ／ｄｔ検出回路と、オン側パルス伝達回路およびオフ側パルス伝達回路の次段に設けられ、オンパルス伝達信号およびオフパルス伝達信号が共に入力された場合に出力を変化させないロジックフィルタ回路と、ロジックフィルタ回路の出力に同期した信号を出力するラッチ回路と、を備える。オン側パルス伝達回路は、ｄＶ／ｄｔ期間にオンパルス伝達信号の信号レベルを低下させるオン側インピーダンス調整部を備える。オフ側パルス伝達回路は、ｄＶ／ｄｔ期間にオフパルス伝達信号の信号レベルを低下させるオフ側インピーダンス調整部を備え、オン側パルス伝達回路およびオフ側パルス伝達回路は、ラッチ回路の出力信号を受け、オン側インピーダンス調整部は、ｄＶ／ｄｔ期間かつラッチ回路の出力信号がＬＯＷの場合に、オンパルス伝達信号の信号レベルを低下させ、オフ側インピーダンス調整部は、ｄＶ／ｄｔ期間かつラッチ回路の出力信号がＨＩＧＨの場合に、オフパルス伝達信号の信号レベルを低下させる。

本開示の半導体デバイス駆動回路は、ｄＶ／ｄｔ期間にオンパルス伝達信号およびオフパルス伝達信号の信号レベルを低下させることにより、半導体デバイスを誤って駆動することを防ぐ。また、オンパルス伝達信号およびオフパルス伝達信号はｄＶ／ｄｔ検出回路に入力されないため、ｄＶ／ｄｔ期間を安定的に検出することができる。従って、ｄＶ／ｄｔ時の誤動作を安定的に防止することができる。

比較例のハーフブリッジ回路の構成を示す回路ブロック図である。 レベルシフト回路の回路図である。 実施の形態１の半導体デバイス駆動回路を用いたハーフブリッジ回路の構成を示す回路ブロック図である。 実施の形態１の半導体デバイス駆動回路の回路図である。 実施の形態１の半導体デバイス駆動回路におけるｄＶ／ｄｔ時の各信号の波形を示す図である。 実施の形態２の半導体デバイス駆動回路を用いたハーフブリッジ回路の構成を示す回路ブロック図である。 実施の形態２の半導体デバイス駆動回路の回路図である。 実施の形態２の半導体デバイス駆動回路におけるｄＶ／ｄｔ時の各信号の波形を示す図である。

＜Ａ．比較例＞
図１は、比較例のハーフブリッジ回路１００の構成を示す回路ブロック図である。ハーフブリッジ回路１００は、Ｐ側スイッチング素子であるＩＧＢＴ（Insulated Gate Bipolar Transistor）１８ｐ、Ｎ側スイッチング素子であるＩＧＢＴ１８ｎ、および半導体デバイス駆動回路ＨＶＩＣ０，ＬＶＩＣ０を備える。

半導体デバイス駆動回路ＨＶＩＣ０は、１次側基準電位ＧＮＤを基準として動作する１次側回路１１と、２次側基準電位ＶＳを基準として動作する２次側回路１２とを備える。半導体デバイス駆動回路ＨＶＩＣ０は、１次側基準電位ＧＮＤを基準とした入力信号ＨＩＮを受け、２次側基準電位ＶＳを基準としたハイサイド駆動信号ＨＯを出力し、２次側基準電位ＶＳを基準電位として動作するＩＧＢＴ１８ｐを駆動する。半導体デバイス駆動回路ＬＶＩＣ０は、１次側基準電位ＧＮＤを基準とした入力信号ＬＩＮを受け、入力信号ＬＩＮに同期した信号ローサイド駆動信号ＬＯを出力し、ＩＧＢＴ１８ｎを駆動する。

半導体デバイス駆動回路ＨＶＩＣ０の１次側回路１１および半導体デバイス駆動回路ＬＶＩＣ０と１次側基準電位ＧＮＤとの間には電源１７ａが接続されている。すなわち、半導体デバイス駆動回路ＨＶＩＣ０の１次側回路１１および半導体デバイス駆動回路ＬＶＩＣ０は電源１７ａによる電源電位ＶＣＣで駆動される。半導体デバイス駆動回路ＨＶＩＣ０の２次側回路１２と２次側基準電位ＶＳとの間には電源１７ｂが接続されている。すなわち、半導体デバイス駆動回路ＨＶＩＣ０の２次側回路１２は電源１７ｂによる電源電位ＶＢで駆動される。ＩＧＢＴ１８ｐのコレクタとＧＮＤとの間には電源１７ｃが接続されている。すなわち、ＩＧＢＴ１８ｐのコレクタには電源１７ｃによる電源電位ＶＥが印加される。

半導体デバイス駆動回路ＨＶＩＣ０は、パルス発生回路１、レベルシフト回路２、インバータ３ａ，３ｂ、ロジックフィルタ回路４、ラッチ回路５、および駆動回路６を備えて構成される。パルス発生回路１およびレベルシフト回路２の１次側が１次側回路１１を構成し、レベルシフト回路２の２次側、インバータ３ａ，３ｂ、ロジックフィルタ回路４、ラッチ回路５、および駆動回路６が２次側回路１２を構成する。

パルス発生回路１は、入力信号ＨＩＮを受け、入力信号ＨＩＮの立ち上がりに同期したオンパルス信号ＬＯＮ、および立ち下りに同期したオフパルス信号ＬＯＦＦを出力する。

レベルシフト回路２は、オン側レベルシフト回路であるレベルシフト回路２ａと、オフ側レベルシフト回路であるレベルシフト回路２ｂとを備える。

レベルシフト回路２ａは、オンパルス信号ＬＯＮを反転すると共に、基準電位を１次側基準電位ＧＮＤから２次側基準電位ＶＳへレベルシフトすることによって、レベルシフトオンパルス信号ＨＯＮｍを出力する。

レベルシフト回路２ｂは、オフパルス信号ＬＯＦＦを反転すると共に、基準電位を１次側基準電位ＧＮＤから２次側基準電位ＶＳへレベルシフトすることによって、レベルシフトオフパルス信号ＨＯＦＦｍを出力する。

インバータ３ａは、レベルシフトオンパルス信号ＨＯＮｍを受け、レベルシフトオンパルス信号ＨＯＮｍを反転することにより、オンパルス伝達信号ＨＯＮを出力する。

インバータ３ｂは、レベルシフトオフパルス信号ＨＯＦＦｍを受け、レベルシフトオフパルス信号ＨＯＦＦｍを反転することにより、オフパルス伝達信号ＨＯＦＦを出力する。

ロジックフィルタ回路４は、オンパルス伝達信号ＨＯＮおよびオフパルス伝達信号ＨＯＦＦが同時に入力される場合、すなわち、オンパルス伝達信号ＨＯＮおよびオフパルス伝達信号ＨＯＦＦの信号レベルが共にＨＩＧＨである場合に、いずれの入力も受け付けず、出力を変化させない回路である。ロジックフィルタ回路４は、オンパルス伝達信号ＨＯＮのみが入力される場合にＳ＿Ｈを出力し、オフパルス伝達信号ＨＯＦＦのみが入力される場合にＲ＿Ｈを出力する。すなわち、ロジックフィルタ回路４の一方の出力Ｓ＿Ｈは、オンパルス伝達信号ＨＯＮがＨＩＧＨでオフパルス伝達信号ＨＯＦＦがＬＯＷである場合にＨＩＧＨとなり、他方の出力Ｒ＿Ｈは、オンパルス伝達信号ＨＯＮがＬＯＷでオフパルス伝達信号ＨＯＦＦがＨＩＧＨである場合にＨＩＧＨとなる。

ラッチ回路５はＳ＿ＨおよびＲ＿Ｈを受け、Ｓ＿Ｈの立ち上がりに同期して立ち上がり、Ｒ＿Ｈの立ち上がりに同期して立ち下がる信号Ｑ＿Ｈを出力する。

駆動回路６は、Ｑ＿Ｈの立ち上がりに同期して立ち上がり、Ｑ＿Ｈの立ち下がりに同期して立ち下がるハイサイド駆動信号ＨＯを出力する。

次に、ＶＳの変動（ｄＶ／ｄｔ）による誤動作について説明する。

図２は、レベルシフト回路２の回路図である。図２に示されるように、レベルシフト回路２は、高耐圧ＮＭＯＳ２１ａ，２１ｂ、抵抗２２ａ，２２ｂ、ダイオード２３ａ，２３ｂを備えて構成される。

高耐圧ＮＭＯＳ２１ａ，２１ｂのソースは１次側基準電位ＧＮＤに接続されている。高耐圧ＮＭＯＳ２１ａのドレインと電源電位ＶＢとの間には抵抗２２ａが接続され、高耐圧ＮＭＯＳ２１ａのドレインとＶＳとの間にはダイオード２３ａがカソードをドレインに向けて接続されている。高耐圧ＮＭＯＳ２１ｂのドレインと電源電位ＶＢとの間には抵抗２２ｂが接続され、高耐圧ＮＭＯＳ２１ｂのドレインと２次側基準電位ＶＳとの間にはダイオード２３ｂがカソードをドレインに向けて接続されている。高耐圧ＮＭＯＳ２１ａのドレイン電圧がレベルシフトオンパルス信号ＨＯＮｍとなり、高耐圧ＮＭＯＳ２１ｂのドレイン電圧がレベルシフトオフパルス信号ＨＯＦＦｍとなる。高耐圧ＮＭＯＳ２１ａのゲートにはオンパルス信号ＬＯＮが入力され、高耐圧ＮＭＯＳ２１ｂのゲートにはオフパルス信号ＬＯＦＦが入力される。

ダイオード２３ａは、レベルシフトオンパルス信号ＨＯＮｍの電位が２次側基準電位ＶＳ以下となることを防止する役割を果たし、ダイオード２３ｂは、レベルシフトオフパルス信号ＨＯＦＦｍの電位が２次側基準電位ＶＳ以下となることを防止する役割を果たす。

オンパルス信号ＬＯＮおよびオフパルス信号ＬＯＦＦの信号レベルが共にＨＩＧＨであるとき、高耐圧ＮＭＯＳ２１ａ，２１ｂは共に導通し、レベルシフトオンパルス信号ＨＯＮｍおよびレベルシフトオフパルス信号ＨＯＦＦｍの信号レベルはＨＩＧＨからＬＯＷに遷移する。

２次側基準電位ＶＳが変動するｄＶ／ｄｔ時には、２次側基準電位ＶＳより電源１７ｂの電源電圧分だけ高い電源電位ＶＢもＶＳに追従して変動する。そして、高耐圧ＮＭＯＳ２１ａ，２１ｂは、それぞれ寄生容量２４ａ，２４ｂを有しているため、寄生容量２４ａ，２４ｂに由来する変位電流が抵抗２２ａ，２２ｂを経由して流れる。従って、ｄＶ／ｄｔ期間中は、オンパルス信号ＬＯＮおよびオフパルス信号ＬＯＦＦが入力されていない場合、すなわちオンパルス信号ＬＯＮおよびオフパルス信号ＬＯＦＦの信号レベルが共にＬＯＷであっても、レベルシフトオンパルス信号ＨＯＮｍおよびレベルシフトオフパルス信号ＨＯＦＦｍの信号レベルがＬＯＷになってしまう。

寄生容量２４ａ，２４ｂの製造バラツキまたは充電状態によって、レベルシフトオンパルス信号ＨＯＮｍおよびレベルシフトオフパルス信号ＨＯＦＦｍの信号レベルがｄＶ／ｄｔに由来するＬＯＷからＨＩＧＨに戻る時間には僅かに差が生じる。そのため、レベルシフトオンパルス信号ＨＯＮｍまたはレベルシフトオフパルス信号ＨＯＦＦｍのｄＶ／ｄｔに由来するＬＯＷを、後段のロジックフィルタ回路４で除去できない場合がある。例えば、ハイサイド駆動信号ＨＯがＬＯＷのときにｄＶ／ｄｔが生じ、レベルシフトオンパルス信号ＨＯＮｍおよびレベルシフトオフパルス信号ＨＯＦＦｍの信号レベルがＬＯＷになった後、レベルシフトオンパルス信号ＨＯＮｍの信号レベルがレベルシフトオフパルス信号ＨＯＦＦｍの信号レベルよりも遅くＬＯＷからＨＩＧＨに戻る場合、ロジックフィルタ回路４がＬＯＷのレベルシフトオンパルス信号ＨＯＮｍに由来するＨＩＧＨのオンパルス伝達信号ＨＯＮを除去できず、ＨＩＧＨレベルのＳ＿Ｈを出力してしまう。その結果、ハイサイド駆動信号ＨＯがＨＩＧＨとなり、ＩＧＢＴ１８ｐが誤オンしてしまう可能性がある。同様に、ハイサイド駆動信号ＨＯがＨＩＧＨのときにｄＶ／ｄｔが生じ、レベルシフトオンパルス信号ＨＯＮｍおよびレベルシフトオフパルス信号ＨＯＦＦｍの信号レベルがＬＯＷになった後、レベルシフトオフパルス信号ＨＯＦＦｍの信号レベルがレベルシフトオンパルス信号ＨＯＮｍの信号レベルよりも遅くＬＯＷからＨＩＧＨに戻る場合、ロジックフィルタ回路４がＬＯＷのレベルシフトオンパルス信号ＨＯＦＦｍに由来するＨＩＧＨのオンパルス伝達信号ＨＯＦＦを除去できず、ＨＩＧＨレベルのＲ＿Ｈを出力してしまう。その結果、ハイサイド駆動信号ＨＯがＬＯＷとなり、ＩＧＢＴ１８ｐが誤オフしてしまう可能性がある。

このような誤動作の抑制を目的として、例えば国際公開第２０１２／０４３７５０号または国際公開第２０１７／１５９０５８号では、ｄＶ／ｄｔ時にレベルシフト回路のインピーダンスを変化させる方法が開示されている。例えば、国際公開第２０１２／０４３７５０号に開示される半導体デバイス駆動回路は、ｄＶ／ｄｔ期間をｄＶ／ｄｔ検出回路によって検出し、ｄＶ／ｄｔ期間中、オン側およびオフ側のレベルシフト回路のインピーダンスを低下させることによって、レベルシフト回路の出力の信号レベルを低下させる。

しかし、国際公開第２０１２／０４３７５０号に開示される半導体デバイス駆動回路では、レベルシフト回路の出力をｄＶ／ｄｔ検出回路が受けるため、レベルシフト回路の信号レベルが低下した後、ｄＶ／ｄｔ検出回路がｄＶ／ｄｔ検出信号を出力しなくなる。すると、レベルシフト回路のインピーダンスが元に戻るためレベルシフト回路が再び信号を出力し、ｄＶ／ｄｔ検出回路が再びｄＶ／ｄｔ検出信号を出力する。このようにｄＶ／ｄｔ検出回路が安定してｄＶ／ｄｔ期間を検出できず、レベルシフト回路の出力が不安定になるという課題があった。本開示はレベルシフト回路の発振動作を防止することを目的とする。

＜Ｂ．実施の形態１＞
＜Ｂ－１．構成＞
図３は、実施の形態１の半導体デバイス駆動回路ＨＶＩＣ１を用いたハーフブリッジ回路１０１の構成を示す回路ブロック図である。ハーフブリッジ回路１０１は、比較例のハーフブリッジ回路１００の半導体デバイス駆動回路ＨＶＩＣ０を半導体デバイス駆動回路ＨＶＩＣ１に置き換えた構成である。半導体デバイス駆動回路ＨＶＩＣ１は、インバータ３ａ，３ｂに代えてパルス伝達回路７ａ，７ｂおよびｄＶ／ｄｔ検出回路９を備える点で、比較例の半導体デバイス駆動回路ＨＶＩＣ０と異なる。

パルス伝達回路７ａはオン側に設けられ、レベルシフト回路２ａの出力信号であるレベルシフトオンパルス信号ＨＯＮｍを受ける。そして、パルス伝達回路７ａは、２次側基準電位ＶＳに変動がない場合にレベルシフトオンパルス信号ＨＯＮｍを反転させた信号をオンパルス伝達信号ＨＯＮとして出力する。パルス伝達回路７ａはインピーダンス調整部８ａを備える。パルス伝達回路７ａをオン側パルス伝達回路とも称し、インピーダンス調整部８ａをオン側インピーダンス調整部とも称する。

パルス伝達回路７ｂはオフ側に設けられ、レベルシフト回路２ａの出力信号であるレベルシフトオフパルス信号ＨＯＦＦｍを受ける。そして、パルス伝達回路７ｂは、２次側基準電位ＶＳに変動がない場合にレベルシフトオフパルス信号ＨＯＦＦｍを反転させた信号をオフパルス伝達信号ＨＯＦＦとして出力する。パルス伝達回路７ｂはインピーダンス調整部８ｂを備える。パルス伝達回路７ｂをオフ側パルス伝達回路とも称し、インピーダンス調整部８ａをオフ側インピーダンス調整部とも称する。

ｄＶ／ｄｔ検出回路９はレベルシフトオンパルス信号ＨＯＮｍおよびレベルシフトオフパルス信号ＨＯＦＦｍを受ける。ｄＶ／ｄｔ検出回路９は、レベルシフトオンパルス信号ＨＯＮｍおよびレベルシフトオフパルス信号ＨＯＦＦｍからｄＶ／ｄｔ期間を検出し、ｄＶ／ｄｔ期間中にマスク信号ＭＡＳＫをインピーダンス調整部８ａ，８ｂに出力する。すなわち、マスク信号ＭＡＳＫの信号レベルはｄＶ／ｄｔ期間中にＨＩＧＨとなり、それ以外の期間でＬＯＷとなる。インピーダンス調整部８ａ，８ｂは、ＨＩＧＨレベルのマスク信号ＭＡＳＫを受けると、パルス伝達回路７ａ，７ｂのインピーダンスを低減し、パルス伝達回路７ａ，７ｂの出力であるオンパルス伝達信号ＨＯＮおよびオフパルス伝達信号ＨＯＦＦを抑制、すなわちそれらの信号レベルをＬＯＷにする。

このように、半導体デバイス駆動回路ＨＶＩＣ１は、ｄＶ／ｄｔ時にレベルシフト回路２ａ，２ｂではなくパルス伝達回路７ａ，７ｂのインピーダンスを変化させることによって、ｄＶ／ｄｔに由来するＩＧＢＴ１８ｐの誤出力を抑制する。パルス伝達回路７ａ，７ｂの出力信号であるオンパルス伝達信号ＨＯＮおよびオフパルス伝達信号ＨＯＦＦはｄＶ／ｄｔ検出回路９に入力されないため、パルス伝達回路７ａ，７ｂのインピーダンスを変化させても、ｄＶ／ｄｔ検出回路９は安定して出力する。従って、ｄＶ／ｄｔに由来する誤信号の発生が安定して抑制される。

＜Ｂ－２．詳細構成＞
図４は、半導体デバイス駆動回路ＨＶＩＣ１の回路図である。図５は、半導体デバイス駆動回路ＨＶＩＣ１におけるｄＶ／ｄｔ時の各信号の波形を示している。

パルス伝達回路７ａは、ＰＭＯＳ７１ａ，抵抗７２ａ、ＮＭＯＳ８１ａ、およびバッファ７４ａを備えて構成される。このうち、ＮＭＯＳ８１ａがインピーダンス調整部８ａに相当する。ＰＭＯＳ７１ａのゲートにはレベルシフトオンパルス信号ＨＯＮｍが入力される。ＰＭＯＳ７１ａのソースは電源電位ＶＢに接続され、ドレインには抵抗７２ａ、ＮＭＯＳ８１ａ、およびバッファ７４ａが接続される。抵抗７２ａは、一端がＰＭＯＳ７１ａのドレインに接続され、他端が２次側基準電位ＶＳに接続される。ＮＭＯＳ８１ａのドレインは、ＰＭＯＳ７１ａのドレインに接続され、ＮＭＯＳ８１ａのソースは２次側基準電位ＶＳに接続される。バッファ７４ａは、一端がＰＭＯＳ７１ａのドレインに接続され、他端がロジックフィルタ回路４の入力に接続される。

パルス伝達回路７ｂは、ＰＭＯＳ７１ｂ、抵抗７２ｂ、ＮＭＯＳ８１ｂ、およびバッファ７４ｂを備えて構成される。このうち、ＮＭＯＳ８１ｂがインピーダンス調整部８ｂに相当する。ＰＭＯＳ７１ｂのゲートにはレベルシフトオフパルス信号ＨＯＦＦｍが入力される。ＰＭＯＳ７１ｂのソースは電源電位ＶＢに接続され、ドレインには抵抗７２ｂ、ＮＭＯＳ８１ｂ、およびバッファ７４ｂが接続される。抵抗７２ｂは、一端がＰＭＯＳ７１ｂのドレインに接続され、他端が２次側基準電位ＶＳに接続される。ＮＭＯＳ８１ｂのドレインは、ＰＭＯＳ７１ｂのドレインに接続され、ＮＭＯＳ８１ｂのソースは２次側基準電位ＶＳに接続される。バッファ７４ｂは、一端がＰＭＯＳ７１ｂのドレインに接続され、他端がロジックフィルタ回路４の入力に接続される。

ｄＶ／ｄｔ検出回路９は、ＰＭＯＳ９１，９２、抵抗９３，９４、バッファ９５，９６、およびＡＮＤゲート９７を備えて構成される。

ＰＭＯＳ９１は、ソースが電源電位ＶＢに接続され、ゲートにレベルシフトオンパルス信号ＨＯＮｍが入力される。ＰＭＯＳ９１のドレインには、抵抗９３およびバッファ９５が接続される。抵抗９３は、一端がＰＭＯＳ９１のドレインに接続され、他端が２次側基準電位ＶＳに接続される。バッファ９５は、一端がＰＭＯＳ９１のドレインに接続され、他端がＡＮＤゲート９７の一方の入力に接続される。

ＰＭＯＳ９２は、ソースが電源電位ＶＢに接続され、ゲートにレベルシフトオフパルス信号ＨＯＦＦｍが入力される。ＰＭＯＳ９２のドレインには、抵抗９４およびバッファ９６が接続される。抵抗９４は、一端がＰＭＯＳ９２のドレインに接続され、他端が２次側基準電位ＶＳに接続される。バッファ９６は、一端がＰＭＯＳ９２のドレインに接続され、他端がＡＮＤゲート９７の他方の入力に接続される。

ＡＮＤゲート９７の出力はＭＡＳＫ信号となり、インピーダンス調整部８ａ，８ｂに相当するＮＭＯＳ８１ａ，８１ｂのゲートに入力される。

まず、２次側基準電位ＶＳに変動がない場合の動作を説明する。パルス発生回路１の出力ＬＯＮ，ＬＯＦＦが同時にＨＩＧＨとなることはないため、レベルシフト回路２ａのレベルシフトオンパルス信号ＨＯＮｍの信号レベルとレベルシフト回路２ｂのレベルシフトオフパルス信号ＨＯＦＦｍの信号レベルは、ともにＬＯＷとなることはなく、ともにＨＩＧＨとなるか、またはどちらか片方のみがＬＯＷとなる。レベルシフト回路２ａのレベルシフトオンパルス信号ＨＯＮｍの信号レベルがＬＯＷで、レベルシフト回路２ｂのレベルシフトオフパルス信号ＨＯＦＦｍの信号レベルがＨＩＧＨとなる場合、以下の動作となる。

レベルシフト回路２ａのレベルシフトオンパルス信号ＨＯＮｍの信号レベルがＬＯＷになると、ＰＭＯＳ７１ａが導通し抵抗７２ａに電流が流れる。これにより、バッファ７４ａにレベルシフトオンパルス信号ＨＯＮｍを反転させた信号ＨＯＮｎが入力される。バッファ７４ａは信号ＨＯＮｎを整形することによりオンパルス伝達信号ＨＯＮをロジックフィルタ回路４に出力する。

レベルシフト回路２ａの出力であるレベルシフトオンパルス信号ＨＯＮｍは、ＰＭＯＳ９１にも入力される。レベルシフトオンパルス信号ＨＯＮｍの信号レベルがＬＯＷになると、ＰＭＯＳ９１が導通し抵抗９３に電流が流れる。これにより、バッファ９５にレベルシフトオンパルス信号ＨＯＮｍの反転信号が入力される。その結果、ＡＮＤゲート９７の一方入力端子にはバッファ９５からＨＩＧＨレベルの信号が入力される。

一方、レベルシフトオフパルス信号ＨＯＦＦｍの信号レベルがＨＩＧＨであるため、ＰＭＯＳ９２は非導通であり、ＡＮＤゲート９７の他方入力端子にはバッファ９６からＬＯＷレベルの信号が入力される。従って、ＡＮＤゲート９７の出力であるマスク信号ＭＡＳＫの信号レベルはＬＯＷとなる。

レベルシフト回路２ａのレベルシフトオンパルス信号ＨＯＮｍの信号レベルがＨＩＧＨで、レベルシフト回路２ｂのレベルシフトオフパルス信号ＨＯＦＦｍの信号レベルがＬＯＷとなる場合、上記とは反対に、バッファ９５の出力レベルがＬＯＷ、バッファ９６の出力レベルがＨＩＧＨとなる。この場合も、ＡＮＤゲート９７の出力であるマスク信号ＭＡＳＫの信号レベルはＬＯＷとなる。

次に、ｄＶ／ｄｔ時の動作を説明する。ｄＶ／ｄｔ時はレベルシフトオンパルス信号ＨＯＮｍおよびレベルシフトオフパルス信号ＨＯＦＦｍの信号レベルが同時にＬＯＷとなる。この場合、ｐＭＯＳ７１ａ，７１ｂ，９１，９２が同時に導通し、抵抗７２ａ，７２ｂ，９３，９４に電流が流れる。その結果、バッファ７４ａ，７４ｂ，９５，９６の出力レベルは共にＨＩＧＨとなる。バッファ９５，９６の出力レベルが共にＨＩＧＨとなることにより、ＡＮＤゲート９７の出力であるマスク信号ＭＡＳＫの信号レベルはＨＩＧＨとなる。そして、ＮＭＯＳ８１ａ，８１ｂはゲートにマスク信号ＭＡＳＫが入力されることで導通し、ＨＯＮｎ、ＨＯＦＦｎの信号レベルが低下する。ＨＯＮｎ、ＨＯＦＦｎの信号レベルがそれぞれバッファ７４ａ，７４ｂの閾値Ｖｔｈａ，Ｖｔｈｂよりも低下したとき、バッファ７４ａ，７４ｂの出力であるオンパルス伝達信号ＨＯＮおよびオフパルス伝達信号ＨＯＦＦの信号レベルはＬＯＷとなる。ここで、マスク信号ＭＡＳＫの信号レベルは、ＮＭＯＳ８１ａ，８１ｂが導通することによる影響を受けないため、ｄＶ／ｄｔ期間中、安定してＨＩＧＨとなる。

以上の動作により、半導体デバイス駆動回路ＨＶＩＣ１によれば、レベルシフトオンパルス信号ＨＯＮｍおよびレベルシフトオフパルス信号ＨＯＦＦｍを安定的に出力しながら、ｄＶ／ｄｔに由来する誤信号の発生を抑制することが可能である。

＜Ｂ－３．変形例＞
ロジックフィルタ回路４は、オンパルス伝達信号ＨＯＮおよびオフパルス伝達信号ＨＯＦＦに加えてマスク信号ＭＡＳＫを受けてもよい。そして、ロジックフィルタ回路４は、オンパルス伝達信号ＨＯＮおよびオフパルス伝達信号ＨＯＦＦの信号レベルが同時にＨＩＧＨの場合に加えて、マスク信号ＭＡＳＫの信号レベルがＨＩＧＨの場合にも、オンパルス伝達信号ＨＯＮおよびオフパルス伝達信号ＨＯＦＦの入力を受け付けない構成としてもよい。

図１および図３では、半導体デバイス駆動回路ＨＶＩＣ０の駆動対象のスイッチング素子をＩＧＢＴとしたが、ＳｉＣ－ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）でもよい。スイッチング素子にＳｉＣ－ＭＯＳが使用される場合、ＶＳの変動が急峻になり、ＶＳ電位自体が発振（リンギング）するため、本開示の構成が特に有効である。

＜Ｂ－４．効果＞
実施の形態１の半導体デバイス駆動回路ＨＶＩＣ１は、入力信号ＨＩＮの立ち上がりに同期したオンパルス信号ＬＯＮおよび立下りに同期したオフパルス信号ＬＯＦＦを出力するパルス発生回路１と、オンパルス信号ＬＯＮの基準電位を１次側基準電位ＧＮＤから２次側基準電位ＶＳへレベルシフトしたレベルシフトオンパルス信号ＨＯＮｍを出力するレベルシフト回路２ａと、オフパルス信号ＬＯＦＦの基準電位を１次側基準電位ＧＮＤから２次側基準電位ＶＳへレベルシフトしたレベルシフトオフパルス信号ＨＯＦＦｍを出力するレベルシフト回路２ｂと、レベルシフトオンパルス信号ＨＯＮｍに基づきオンパルス伝達信号ＨＯＮを出力するパルス伝達回路７ａと、レベルシフトオフパルス信号ＨＯＦＦｍに基づきオフパルス伝達信号ＨＯＦＦを出力するパルス伝達回路７ｂと、レベルシフトオンパルス信号ＨＯＮｍおよびレベルシフトオフパルス信号ＨＯＦＦｍに基づき、２次側基準電位ＶＳの変動期間であるｄｖ／ｄｔ期間を検出するｄＶ／ｄｔ検出回路９と、パルス伝達回路７ａおよびパルス伝達回路７ｂの次段に設けられ、オンパルス伝達信号ＨＯＮおよびオフパルス伝達信号ＨＯＦＦが共に入力された場合に出力Ｓ＿Ｈ，Ｒ＿Ｈを変化させないロジックフィルタ回路４と、ロジックフィルタ回路の出力に同期した信号Ｑ＿Ｈを出力するラッチ回路５と、を備え、パルス伝達回路７ａは、ｄＶ／ｄｔ期間にオンパルス伝達信号ＨＯＮの信号レベルを低下させるインピーダンス調整部８ａを備え、パルス伝達回路７ｂは、ｄＶ／ｄｔ期間にオフパルス伝達信号ＨＯＦＦの信号レベルを低下させるインピーダンス調整部８ｂを備える。

以上の構成により、半導体デバイス駆動回路ＨＶＩＣ１は、ｄＶ／ｄｔ期間はオンパルス伝達信号ＨＯＮおよびオフパルス伝達信号ＨＯＦＦの信号レベルを低下させることにより、スイッチング素子の誤出力を抑制することができる。また、オンパルス伝達信号ＨＯＮおよびオフパルス伝達信号ＨＯＦＦはｄＶ／ｄｔ検出回路９に入力されないため、安定してｄＶ／ｄｔ期間を検出することができる。従って、半導体デバイス駆動回路ＨＶＩＣ１は安定的にスイッチング素子の誤出力を抑制することができる。

＜Ｃ．実施の形態２＞
＜Ｃ－１．構成＞
図６は、実施の形態２の半導体デバイス駆動回路ＨＶＩＣ２を用いたハーフブリッジ回路１０２の構成を示す回路ブロック図である。ハーフブリッジ回路１０２は、半導体デバイス駆動回路ＨＶＩＣ１に代えて半導体デバイス駆動回路ＨＶＩＣ２を用いる点で、実施の形態１のハーフブリッジ回路１０１と異なる。

半導体デバイス駆動回路ＨＶＩＣ２は、実施の形態１の半導体デバイス駆動回路ＨＶＩＣ１と比較すると、パルス伝達回路７ａに代えてパルス伝達回路７ｃを備え、パルス伝達回路７ｂに代えてパルス伝達回路７ｄを備える。パルス伝達回路７ｃをオン側パルス伝達回路、パルス伝達回路７ｄをオフ側パルス伝達回路とも称する。パルス伝達回路７ｃはインピーダンス調整部８ｃを備え、パルス伝達回路７ｄはインピーダンス調整部８ｄを備える。インピーダンス調整部８ｃは、ＮＯＴゲート１０を介してラッチ回路５の出力Ｑ＿Ｈを受ける。インピーダンス調整部８ｄは、ラッチ回路５の出力Ｑ＿Ｈを受ける。その他の点で、半導体デバイス駆動回路ＨＶＩＣ２半導体デバイス駆動回路ＨＶＩＣ１と同様である。

半導体デバイス駆動回路ＨＶＩＣ２において、インピーダンス調整部８ａ，８ｂはマスク信号ＭＡＳＫおよびＱ＿Ｈを受け、Ｑ＿Ｈの状態を判定する。そして、Ｑ＿Ｈの状態を変化させ得る側のインピーダンス調整部８ａ，８ｂのみが駆動して、対応するパルス伝達回路７ａ，７ｂの出力を抑制する。

ここで、Ｑ＿Ｈの状態を変化させ得る側とは、Ｑ＿ＨがＨＩＧＨであるときにはオフパルス伝達側であるインピーダンス調整部８ｂを意味し、Ｑ＿ＨがＬＯＷであるときにはオンパルス伝達側であるインピーダンス調整部８ａを意味する。

これにより、ｄＶ／ｄｔ由来の誤信号の発生をより確実に抑制することが可能である。

＜Ｃ－２．詳細構成＞
図７は、半導体デバイス駆動回路ＨＶＩＣ２の回路図である。図８は、半導体デバイス駆動回路ＨＶＩＣ２におけるｄＶ／ｄｔ時の各信号の波形を示している。

インピーダンス調整部８ｃは、ＮＭＯＳ８１ａおよびＡＮＤゲート８２ａを備えて構成される。ＡＮＤゲート８２ａの一方の入力端子には、ＡＮＤゲート９７の出力であるマスク信号ＭＡＳＫが入力され、他方の入力端子には、ラッチ回路５の出力Ｑ＿ＨがＮＯＴゲート１０を介して入力される。ＡＮＤゲート８２ａの出力端子は、ＮＭＯＳ８１ａのゲートに接続される。

インピーダンス調整部８ｄは、ＮＭＯＳ８１ｂおよびＡＮＤゲート８２ｂを備えて構成される。ＡＮＤゲート８２ｂの一方の入力端子には、ＡＮＤゲート９７の出力であるマスク信号ＭＡＳＫが入力され、他方の入力端子には、ラッチ回路５の出力Ｑ＿Ｈが入力される。ＡＮＤゲート８２ｂの出力端子は、ＮＭＯＳ８１ｂのゲートに接続される。

マスク信号ＭＡＳＫの信号レベルがＨＩＧＨのとき、Ｑ＿ＨがＨＩＧＨであれば、ＮＭＯＳ８１ｂが導通することによって、パルス伝達回路７ｄのインピーダンスが低減し、Ｑ＿ＨがＬＯＷであれば、ＮＭＯＳ８１ａが導通することによって、パルス伝達回路７ｃのインピーダンスが低減する。

＜Ｃ－３．効果＞
実施の形態２の半導体デバイス駆動回路ＨＶＩＣ２において、パルス伝達回路７ａおよびパルス伝達回路７ｂは、ラッチ回路の出力信号Ｑ＿Ｈを受け、インピーダンス調整部８ａは、ｄＶ／ｄｔ期間かつラッチ回路の出力信号Ｑ＿ＨがＬＯＷの場合に、オンパルス伝達信号ＨＯＮの信号レベルを低下させ、インピーダンス調整部８ｂは、ｄＶ／ｄｔ期間かつラッチ回路の出力信号Ｑ＿ＨがＨＩＧＨの場合に、オフパルス伝達信号ＨＯＮの信号レベルを低下させる。以上の構成により、半導体デバイス駆動回路ＨＶＩＣ２によれば、ｄＶ／ｄｔ由来の誤信号の発生をより確実に抑制することが可能である。

なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

１ パルス発生回路、２，２ａ，２ｂ レベルシフト回路、３ａ，３ｂ インバータ、４ ロジックフィルタ回路、５ ラッチ回路、６ 駆動回路、７ａ，７ｂ，７ｃ，７ｄ パルス伝達回路、８ａ，８ｂ，８ｃ，８ｄ インピーダンス調整部、９ ｄＶ／ｄｔ検出回路、１０ ＮＯＴゲート、１１ １次側回路、１２ ２次側回路、１７ａ，１７ｂ，１７ｃ 電源、２１ａ，２１ｂ 高耐圧ＮＭＯＳ、２２ａ，２２ｂ，７２ａ，２４ａ，２４ｂ 寄生容量、７２ｂ，９３，９４ 抵抗、２３ａ，２３ｂ ダイオード、７１ａ，７１ｂ，９１，９２ ＰＭＯＳ、７４ａ，７４ｂ，９５，９６ バッファ、８１ａ，８１ｂ ＮＭＯＳ、８２ａ，８２ｂ，９７ ＡＮＤゲート、１００，１０１，１０２ ハーフブリッジ回路。

Claims (1)

1. 入力信号の立ち上がりに同期したオンパルス信号および立下りに同期したオフパルス信号を出力するパルス発生回路と、
   前記オンパルス信号の基準電位を１次側基準電位から２次側基準電位へレベルシフトしたレベルシフトオンパルス信号を出力するオン側レベルシフト回路と、
   前記オフパルス信号の基準電位を前記１次側基準電位から前記２次側基準電位へレベルシフトしたレベルシフトオフパルス信号を出力するオフ側レベルシフト回路と、
   前記レベルシフトオンパルス信号に基づきオンパルス伝達信号を出力するオン側パルス伝達回路と、
   前記レベルシフトオフパルス信号に基づきオフパルス伝達信号を出力するオフ側パルス伝達回路と、
   前記レベルシフトオンパルス信号および前記レベルシフトオフパルス信号に基づき、前記２次側基準電位の変動期間であるｄｖ／ｄｔ期間を検出するｄＶ／ｄｔ検出回路と、
   前記オン側パルス伝達回路および前記オフ側パルス伝達回路の次段に設けられ、前記オンパルス伝達信号および前記オフパルス伝達信号が共に入力された場合に出力を変化させないロジックフィルタ回路と、
   前記ロジックフィルタ回路の出力に同期した信号を出力するラッチ回路と、
   を備え、
   前記オン側パルス伝達回路は、前記ｄＶ／ｄｔ期間に前記オンパルス伝達信号の信号レベルを低下させるオン側インピーダンス調整部を備え、
   前記オフ側パルス伝達回路は、前記ｄＶ／ｄｔ期間に前記オフパルス伝達信号の信号レベルを低下させるオフ側インピーダンス調整部を備え、
   前記オン側パルス伝達回路および前記オフ側パルス伝達回路は、前記ラッチ回路の出力信号を受け、
   前記オン側インピーダンス調整部は、前記ｄＶ／ｄｔ期間かつ前記ラッチ回路の出力信号がＬＯＷの場合に、前記オンパルス伝達信号の信号レベルを低下させ、
   前記オフ側インピーダンス調整部は、前記ｄＶ／ｄｔ期間かつ前記ラッチ回路の出力信号がＨＩＧＨの場合に、前記オフパルス伝達信号の信号レベルを低下させる、
   半導体デバイス駆動回路。

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