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JP7370781B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
オン抵抗の低減のために、フィールドプレート電極（以下ＦＰ電極という）を備えた半導体装置がある。この半導体装置について、さらなるオン抵抗の低減が求められている。
特開２０１３－１８７４８２号公報
本発明が解決しようとする課題は、オン抵抗を低減できる半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の複数の第３半導体領域と、第１絶縁部と、第２電極と、ゲート電極と、第３電極と、第２絶縁部と、を有する。前記第１半導体領域は、前記第１電極の上に設けられている。前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記複数の第３半導体領域は、前記第２半導体領域の上に選択的に設けられている。前記第１絶縁部は、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域と並ぶ。前記第２電極は、前記第１絶縁部中に設けられ、前記第２方向において前記第１半導体領域と対向する部分を有する。前記ゲート電極は、前記第１絶縁部中に設けられ、前記第２方向において前記第２半導体領域と対向し、前記第２電極と電気的に分離されている。前記第３電極は、前記第２半導体領域及び前記複数の第３半導体領域の上に設けられ、前記第２半導体領域、前記複数の第３半導体領域、及び前記第２電極と電気的に接続されている。前記第３電極は、前記第２方向において前記第３半導体領域同士の間に設けられたコンタクト部を有する。前記第２絶縁部は、前記第１方向において前記第１半導体領域と前記コンタクト部との間に設けられ、前記第２方向において前記ゲート電極と並ぶ。
第１実施形態に係る半導体装置を表す平面図である。 図１のII－II断面を含む斜視断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 （ａ）実施形態に係る半導体装置の一部を表す断面図である。（ｂ）実施形態及び参考例に係る半導体装置の特性を例示するグラフである。 第１実施形態の変形例に係る半導体装置の一部を表す斜視断面図である。 第１実施形態の変形例に係る半導体装置の一部を表す斜視断面図である。 第１実施形態に係る半導体装置の一部を拡大した断面図である。 第２実施形態に係る半導体装置を表す平面図である。 図１１の部分XIIを表す平面図である。 図１２のXIII－XIII断面図である。 図１２のXIV－XIV断面図である。 第２実施形態の変形例に係る半導体装置の一部を表す平面図である。 第２実施形態の変形例に係る半導体装置の一部を表す平面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ－及びｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を表す平面図である。
図２は、図１のII－II断面を含む斜視断面図である。
第１実施形態に係る半導体装置は、例えばMetal Oxide Semiconductor Field Effect Transistor（ＭＯＳＦＥＴ）である。図１及び図２に表したように、第１実施形態に係る半導体装置１００は、ｎ－形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｎ＋形ドレイン領域５、ゲート電極１０、ドレイン電極１１（第１電極）、ＦＰ電極１２（第２電極）、ソース電極１３（第３電極）、ゲートパッド１４、第１絶縁部２１、及び第２絶縁部２２を有する。
以下の各実施形態の説明では、第１方向Ｄ１、第２方向Ｄ２、及び第３方向Ｄ３を用いる。ドレイン電極１１からｎ－形ドリフト領域１に向かう方向を第１方向Ｄ１とする。第１方向Ｄ１に垂直な一方向を、第２方向Ｄ２とする。第１方向Ｄ１に垂直であり、第２方向Ｄ２と交差する方向を、第３方向Ｄ３とする。また、説明のために、ドレイン電極１１からｎ－形ドリフト領域１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ドレイン電極１１とｎ－形ドリフト領域１との相対的な位置関係に基づき、重力の方向とは無関係である。
図１に表したように、半導体装置１００の上面には、ソース電極１３及びゲートパッド１４が設けられている。ソース電極１３とゲートパッド１４は、互いに電気的に分離されている。図１では、ソース電極１３の下に設けられたゲート電極１０がドットを付して表されている。図１に表したように、ゲート電極１０は第２方向Ｄ２において複数設けられ、各ゲート電極１０が第３方向Ｄ３に延びている。この例では、第３方向Ｄ３は、第２方向Ｄ２に対して垂直である。
図２に表したように、半導体装置１００の下面には、ドレイン電極１１が設けられている。ドレイン電極１１の上には、ｎ＋形ドレイン領域５を介してｎ－形ドリフト領域１が設けられている。ｎ－形ドリフト領域１は、ｎ＋形ドレイン領域５を介してドレイン電極１１と電気的に接続されている。ｐ形ベース領域２は、ｎ－形ドリフト領域１の上に設けられている。ｐ形ベース領域２の上には、複数のｎ＋形ソース領域３が選択的に設けられている。複数のｎ＋形ソース領域３は、第２方向Ｄ２において互いに離れている。
第１絶縁部２１は、第２方向Ｄ２において、ｎ－形ドリフト領域１の一部、ｐ形ベース領域２、及びｎ＋形ソース領域３と並んでいる。ゲート電極１０及びＦＰ電極１２は、第１絶縁部２１中に設けられている。ＦＰ電極１２は、第２方向Ｄ２においてｎ－形ドリフト領域１と対向している。ゲート電極１０は、第２方向Ｄ２において、第１絶縁部２１の一部であるゲート絶縁層１０ａを介して、ｐ形ベース領域２と対向している。半導体装置１００では、ゲート電極１０は、ゲート絶縁層１０ａを介してｎ－形ドリフト領域１及びｎ＋形ソース領域３とさらに対向している。ゲート電極１０とＦＰ電極１２との間には、第１絶縁部２１の一部が設けられている。これにより、ゲート電極１０とＦＰ電極１２は、互いに電気的に分離されている。
ソース電極１３は、ｐ形ベース領域２、複数のｎ＋形ソース領域３、及びゲート電極１０の上に設けられている。ソース電極１３は、第２方向Ｄ２においてｎ＋形ソース領域３同士の間に設けられたコンタクト部１３ａを有する。ｐ形ベース領域２及び複数のｎ＋形ソース領域３は、コンタクト部１３ａを介して、ソース電極１３と接続されている。また、ソース電極１３は、不図示の接続部により、ＦＰ電極１２と電気的に接続されている。ゲート電極１０は、ソース電極１３とは電気的に分離され、ゲートパッド１４と電気的に接続されている。
第２絶縁部２２は、第１方向Ｄ１において、ｎ－形ドリフト領域１とコンタクト部１３ａとの間に設けられている。例えば、第２絶縁部２２は、コンタクト部１３ａと第１方向Ｄ１において接している。ｐ形ベース領域２の少なくとも一部は、第２方向Ｄ２において、ゲート電極１０と第２絶縁部２２との間に位置している。
半導体装置１００では、ｐ形ベース領域２と第２絶縁部２２との間及びｐ形ベース領域２とコンタクト部１３ａとの間に、ｐ＋形コンタクト領域４（第４半導体領域）が設けられている。ｐ＋形コンタクト領域４におけるｐ形不純物濃度は、ｐ形ベース領域２におけるｐ形不純物濃度よりも高い。コンタクト部１３ａは、ｎ＋形ソース領域３及びｐ＋形コンタクト領域４と接しており、ｐ形ベース領域２は、ｐ＋形コンタクト領域４を介してソース電極１３と接続されている。
例えば、ｐ形ベース領域２、一対のｎ＋形ソース領域３、ｐ＋形コンタクト領域４、ゲート電極１０、ＦＰ電極１２、第１絶縁部２１、及び第２絶縁部２２は、第２方向Ｄ２において複数設けられ、それぞれが第３方向Ｄ３に延びている。ｐ形ベース領域２、一対のｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及び第２絶縁部２２は、第２方向Ｄ２において隣り合う第１絶縁部２１の間に設けられている。
半導体装置１００の動作について説明する。
ソース電極１３に対してドレイン電極１１に正電圧が印加された状態で、ゲート電極１０に閾値以上の電圧を印加する。これにより、ｐ形ベース領域２にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、チャネルを通ってソース電極１３からドレイン電極１１へ流れる。その後、ゲート電極１０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
半導体装置１００がオフ状態に切り替わると、ソース電極１３に対してドレイン電極１１に印加される正電圧が増大する。すなわち、ｎ－形ドリフト領域１とＦＰ電極１２との間の電位差が増大する。電位差の増大により、第１絶縁部２１とｎ－形ドリフト領域１との界面からｎ－形ドリフト領域１に向けて、空乏層が広がる。この空乏層の広がりにより、半導体装置１００の耐圧を高めることができる。又は、半導体装置１００の耐圧を維持したまま、ｎ－形ドリフト領域１におけるｎ形不純物濃度を高め、半導体装置１００のオン抵抗を低減できる。
半導体装置１００の各構成要素の材料の一例を説明する。
ｎ－形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及びｎ＋形ドレイン領域５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート電極１０及びＦＰ電極１２は、ポリシリコンなどの導電材料を含む。導電材料には、不純物が添加されていても良い。
第１絶縁部２１及び第２絶縁部２２は、絶縁材料を含む。例えば、第１絶縁部２１は、酸化シリコン又は窒化シリコンを含む。第２絶縁部２２は、酸化シリコン又は酸化アルミニウムなどの酸化物を絶縁材料として含むことが好ましい。第２絶縁部２２は、窒化シリコンを含んでも良い。第２絶縁部２２は、酸窒化物を含んでも良い。第２絶縁部２２は、酸化物と窒化物の積層膜を含んでも良い。
ドレイン電極１１、ソース電極１３、及びゲートパッド１４は、アルミニウム又は銅などの金属を含む。
第１実施形態に係る半導体装置１００の製造方法の一例を説明する。
図３～図６は、第１実施形態に係る半導体装置の製造工程を表す工程断面図である。図３～図６は、第１方向Ｄ１及び第２方向Ｄ２に平行な断面における製造工程を表す。
ｎ＋形半導体層５ｓと、ｎ－形半導体層１ｓと、を有する半導体基板Ｓｕｂを用意する。図３（ａ）に表したように、ｎ－形半導体層１ｓの上面に開口ＯＰ１を形成する。開口ＯＰ１は、第２方向Ｄ２において複数形成され、各開口ＯＰ１が第３方向Ｄ３に延びている。
熱酸化により、各開口ＯＰ１の内面及びｎ－形半導体層１ｓの上面に沿って、絶縁層ＩＬ１をそれぞれ形成する。絶縁層ＩＬ１の上に、複数の開口ＯＰ１を埋め込む導電層を形成する。例えば、導電層は、不純物が添加されたポリシリコンを含む。導電層の上面を後退させ、図３（ｂ）に表したように、それぞれの開口ＯＰ１の内側にＦＰ電極１２を形成する。
絶縁層ＩＬ１の上面の位置がＦＰ電極１２の上面の位置よりも下方に位置するように、絶縁層ＩＬ１の上面を後退させる。熱酸化により、図４（ａ）に表したように、各開口ＯＰ１の内面、ｎ－形半導体層１ｓの上面、及びＦＰ電極１２の上部に絶縁層ＩＬ２を形成する。また、このとき、露出していたＦＰ電極１２の上部が酸化される。ＦＰ電極１２に不純物が添加されていると、ＦＰ電極１２の上部の酸化速度が、ｎ－形半導体層１ｓの酸化速度よりも早くなる。この結果、例えば、露出していたＦＰ電極１２の上部が全て酸化される。
絶縁層ＩＬ１及びＩＬ２の上に、複数の開口ＯＰ１を埋め込む導電層を形成する。例えば、導電層は、不純物が添加されたポリシリコンを含む。導電層の上面を後退させ、それぞれの開口ＯＰ１の内側にゲート電極１０を形成する。ｎ－形半導体層１ｓの表面にｐ形不純物をイオン注入し、ｐ形ベース領域２を形成する。このとき、ゲート電極１０の下端は、ｎ－形半導体層１ｓとｐ形ベース領域２との界面よりも下方に位置する。ｐ形ベース領域２の表面にｎ形不純物をイオン注入し、図４（ｂ）に表したように、ｎ＋形ソース領域３を形成する。
絶縁層ＩＬ２の上に、複数のゲート電極１０を覆う絶縁層ＩＬ３を形成する。絶縁層ＩＬ３、絶縁層ＩＬ２、ｎ＋形ソース領域３、及びｐ形ベース領域２のそれぞれの一部を除去し、ｐ形ベース領域２に達する開口ＯＰ２を形成する。複数の開口ＯＰ２を通して、複数のｐ形ベース領域２にｐ形不純物をそれぞれイオン注入し、図５（ａ）に表したように、複数のｐ＋形コンタクト領域４を形成する。
図５（ｂ）に表したように、絶縁層ＩＬ３の上に絶縁層ＩＬ４を形成し、各開口ＯＰ２を埋め込む。絶縁層ＩＬ４は、酸化シリコン等の酸化物の化学気相堆積（ＣＶＤ）により形成される。絶縁層ＩＬ４の上に、フォトリソグラフィによってパターニングされたレジストＲを形成する。レジストＲは、開口ＯＰ２が存在していた位置に開口を有する。レジストＲをマスクとして用いた異方性エッチングにより、各開口ＯＰ２内に設けられた絶縁層ＩＬ４を除去する。このとき、図６（ａ）に表したように、開口ＯＰ２の底部に絶縁層ＩＬ４が残るように、絶縁層ＩＬ４の一部を除去する。開口ＯＰ２の底部に残った絶縁層ＩＬ４が、第２絶縁部２２に対応する。
又は、開口ＯＰ２を通して露出したｐ形ベース領域２、ｎ＋形ソース領域３、及びｐ＋形コンタクト領域４の各表面に、熱酸化により絶縁層ＩＬ４を形成しても良い。この場合、各開口ＯＰ２の底部にのみ絶縁層ＩＬ４が形成される。異方性エッチング又は等方性エッチングにより、絶縁層ＩＬ４の上面を後退させることで、図６（ａ）に表した構造が得られる。
ＣＶＤを用いて窒化シリコンを堆積させることで、絶縁層ＩＬ４を形成しても良い。例えば、窒化シリコンは、モノシラン（ＳｉＨ４）、アンモニア（ＮＨ３）、及び窒素（Ｎ２）を用いた触媒ＣＶＤ法により堆積される。
絶縁層ＩＬ４の上に、複数の開口ＯＰ２を埋め込む金属層を形成する。この金属層をパターニングすることで、ソース電極１３及びゲートパッド１４が形成される。ｎ＋形半導体層５ｓが所定の厚さになるまで、ｎ＋形半導体層５ｓの裏面を研削する。その後、図６（ｂ）に表したように、ｎ＋形半導体層５ｓの裏面にドレイン電極１１を形成する。以上の工程により、図１及び図２に表した半導体装置１００が製造される。
上述した製造工程において、各構成要素の形成には、ＣＶＤ又はスパッタリングを用いることができる。各構成要素の一部の除去には、ウェットエッチング、ケミカルドライエッチング（ＣＤＥ）などの等方性エッチング、又は反応性イオンエッチング（ＲＩＥ）、イオンビームエッチング（ＩＢＥ）などの異方性エッチングを用いることができる。各構成要素の上面の後退には、ウェットエッチング、ＣＤＥ、又は化学機械研磨（ＣＭＰ）を用いることができる。
図７を参照しつつ、第１実施形態の効果を説明する。
図７（ａ）は、実施形態に係る半導体装置の一部を表す断面図である。図７（ｂ）は、実施形態及び参考例に係る半導体装置の特性を例示するグラフである。
図７（ｂ）は、図７（ａ）のＢ１－Ｂ２線上における引っ張り応力のシミュレーション結果を表す。図７（ｂ）の横軸は、引っ張り応力の大きさを表し、縦軸は第１方向Ｄ１における位置を表す。また、図７（ｂ）において、実線は実施形態に係る半導体装置１００における応力を表し、破線は参考例に係る半導体装置１００ｒにおける応力を表す。参考例に係る半導体装置１００ｒには、第２絶縁部２２が設けられておらず、第２絶縁部２２の代わりにコンタクト部１３ａが設けられている。
図７（ｂ）に表したように、第１絶縁部２１と第２方向Ｄ２において並ぶ位置には、大きな引っ張り応力が生じている。第１絶縁部２１からｎ－形ドリフト領域１に応力が加えられると、ｎ－形ドリフト領域１には第１方向Ｄ１に沿って引っ張り歪みが生じる。半導体装置１００がオン状態のとき、キャリアは第１方向Ｄ１に沿って流れる。換言すると、引っ張り歪みは、キャリアが流れる方向に沿って生じる。キャリアが流れる方向に沿って引っ張り歪みが生じると、キャリアの移動度が向上する。すなわち、引っ張り歪みにより、半導体装置１００のオン抵抗を低減できる。
発明者は、図７（ｂ）に表した結果から、第１絶縁部２１と並ぶｎ－形ドリフト領域１には大きな引っ張り応力が生じるが、ゲート電極１０と並ぶｐ形ベース領域２では応力が大きく低下していることを発見した。半導体装置１００のオン抵抗をさらに低減するためには、ｐ形ベース領域２における引っ張り応力を増大させることが好ましい。
この知見に基づき、第１実施形態に係る半導体装置１００では、第２絶縁部２２が設けられている。第２絶縁部２２は、第１方向Ｄ１においてｎ－形ドリフト領域１とコンタクト部１３ａとの間に位置し、第２方向Ｄ２においてゲート電極１０と並ぶ。第２絶縁部２２を設けることで、図７（ｂ）に表したように、ゲート電極１０と第２絶縁部２２との間のｐ形ベース領域２に、より大きな引っ張り応力を印加できる。これにより、第１方向Ｄ１に沿って、より大きな引っ張り歪みがｐ形ベース領域２に生じる。この結果、実施形態に係る半導体装置１００のオン抵抗を、参考例に係る半導体装置１００ｒのオン抵抗よりも低減できる。
第２絶縁部２２は、酸化物を含んでも良いし、窒化物を含んでも良い。第２絶縁部２２は、酸窒化物を含んでも良い。
例えば、第２絶縁部２２が窒化シリコンを含む場合、窒化シリコンは、モノシラン、アンモニア、及び窒素を用いた触媒ＣＶＤ法により形成される。このとき、モノシランの流量を大きくするほど、窒化シリコンに含まれる水素の密度が増加する。また、基板の温度が低く、ガス圧が低いほど、窒化シリコンに含まれる水素の密度が増加する。水素密度が高いほど、窒化シリコン層の圧縮応力が増大させることができる。
第２絶縁部２２からｐ形ベース領域２に印加される応力をさらに大きくするために、第２絶縁部２２は、酸化物を含むことが好ましい。酸化物は、典型的には、形成時に体積が大きく膨張する。これにより、高い圧縮応力を有する第２絶縁部２２を形成できる。第２絶縁部２２の圧縮応力が高くなるほど、ｐ形ベース領域２に生じる引っ張り歪みは大きくなる。このため、半導体装置１００のオン抵抗を、より低減できる。
また、半導体装置１００は、ｎ－形ドリフト領域１をコレクタ、ｐ形ベース領域２をベース、ｎ＋形ソース領域３をエミッタとする寄生バイポーラトランジスタ（以下、寄生トランジスタという）を含む。例えば、半導体装置１００がオン状態からオフ状態に切り替わり、アバランシェ降伏が生じると、ｐ形ベース領域２には多量の正孔が流れる。ｐ形ベース領域２へ流れた正孔は、コンタクト部１３ａを通してソース電極１３へ排出される。ｐ形ベース領域２に正孔が流れた際、ｐ形ベース領域２の電位が上昇すると、寄生トランジスタが動作する可能性がある。寄生トランジスタが動作すると、半導体装置１００に大電流が流れ、半導体装置１００が破壊される可能性がある。寄生トランジスタの動作を抑制するためには、ソース電極１３への正孔の排出時に、正孔に対する電気抵抗が低いことが好ましい。正孔への電気抵抗が低減することで、ソース電極１３へ正孔が流れる際の電圧降下を抑制し、ｐ形ベース領域２の電位の上昇を抑制できる。
半導体装置１００では、ｐ形ベース領域２の上にｐ＋形コンタクト領域４が設けられている。ｐ形ベース領域２へ流れた正孔は、ｐ＋形コンタクト領域４を通してコンタクト部１３ａへ流れる。ｐ＋形コンタクト領域４におけるｐ形不純物濃度は、ｐ形ベース領域２におけるｐ形不純物濃度よりも高い。このため、ｐ＋形コンタクト領域４における正孔への電気抵抗は、ｐ形ベース領域２における正孔への電気抵抗よりも小さい。ｐ＋形コンタクト領域４が設けられることで、正孔に対する電気抵抗を低減できる。
特に、半導体装置１００では、ｐ形ベース領域２と第２絶縁部２２との間及びｐ形ベース領域２とコンタクト部１３ａとの間にｐ＋形コンタクト領域４が設けられている。換言すると、コンタクト部１３ａの周りだけでは無く、第２絶縁部２２の周りにもｐ＋形コンタクト領域４が設けられている。この構成によれば、第２絶縁部２２の底部付近へ流れた正孔が、ｐ＋形コンタクト領域４を通してコンタクト部１３ａへ流れる。従って、コンタクト部１３ａの周りにのみｐ＋形コンタクト領域４が設けられる場合に比べて、正孔への電気抵抗を低減できる。この結果、半導体装置１００における寄生トランジスタの動作を抑制し、アバランシェ降伏時に半導体装置１００が破壊される可能性を低減できる。
（変形例）
図８及び図９は、第１実施形態の変形例に係る半導体装置の一部を表す斜視断面図である。
図８に表した半導体装置１１０では、第２絶縁部２２の下端が、ｎ－形ドリフト領域１とｐ形ベース領域２との間の界面よりも下方に位置している。図９に表した半導体装置１２０では、第２絶縁部２２の下端が、第１絶縁部２１の下端よりも下方に位置している。
第２絶縁部２２の下端がより下方に位置するほど、ｎ－形ドリフト領域１のより広い範囲に引っ張り歪みを生じさせることができる。これにより、半導体装置のオン抵抗をさらに低減できる。
ただし、第２絶縁部２２の下端がｎ－形ドリフト領域１とｐ形ベース領域２との間の界面よりも下方に位置していると、ｎ－形ドリフト領域１とｐ形ベース領域２との間のｐｎ接合面の面積が減少する。ｐｎ接合面の面積が減少すると、半導体装置がオフ状態のとき、ｐｎ接合面の単位面積辺りに印加される電圧が増大する。これにより、耐圧が低下する可能性がある。また、第２絶縁部２２の下端がｐｎ接合面よりも下方に位置すると、ｎ－形ドリフト領域１における電流経路の幅が狭まる。このため、引っ張り歪みによるオン抵抗の低減効果が弱まる。
半導体装置の耐圧とオン抵抗の両方を考慮すると、第２絶縁部２２の下端は、ｐｎ接合面よりも上方に位置することが好ましい。この構成によれば、半導体装置の耐圧の低下を抑制しつつ、半導体装置のオン抵抗を効果的に低減できる。また、第２絶縁部２２の形成が容易となり、半導体装置の歩留まりも向上させることができる。
図１０は、第１実施形態に係る半導体装置の一部を拡大した断面図である。
ここでは、好ましい長さ関係の一例を説明する。図１０は、半導体装置１００のゲート電極１０及び第２絶縁部２２近傍を表す。
ゲート電極１０の第１方向Ｄ１における長さＬ１に対する、第２絶縁部２２の第１方向Ｄ１における長さＬ２の比は、０．２以上０．８以下であることが好ましい。比が０．２未満であると、ｐ形ベース領域２に生じる引っ張り歪みが小さくなり、オン抵抗の低減効果が十分には得られない。一方、比が０．８を超えると、ｐ形ベース領域２（ｐ＋形コンタクト領域４）とコンタクト部１３ａとの接触面積が過度に小さくなる。この結果、ｐ形ベース領域２の電位が不安定となる可能性がある。例えば、ｐ形ベース領域２の電位が上昇し易くなり、寄生トランジスタが動作し易くなる可能性がある。
ｐ形ベース領域２の第２方向Ｄ２における長さＬ３に対する、第２絶縁部２２の第２方向Ｄ２における長さＬ４の比は、０．２以上０．６以下である。比が０．２未満であると、ｐ形ベース領域２に生じる引っ張り歪みが小さくなり、オン抵抗の低減効果が十分には得られない。一方、比が０．６を超えると、ゲート絶縁層１０ａと第２絶縁部２２との間におけるｐ形ベース領域２の第２方向Ｄ２の長さが過度に短くなる。半導体装置がオン状態のときに、チャネルが形成される領域が制限され、オン抵抗の低減効果が十分には得られない可能性がある。
（第２実施形態）
図１１は、第２実施形態に係る半導体装置を表す平面図である。
図１２は、図１１の部分XIIを表す平面図である。図１２では、ソース電極１３、絶縁層３１、及び絶縁層３２が省略されている。
図１３は、図１２のXIII－XIII断面図である。図１４は、図１２のXIV－XIV断面図である。
第２実施形態に係る半導体装置２００は、半導体装置１００と比べて、ゲート配線層１５、絶縁層３１、及び絶縁層３２をさらに有する。
図１２～図１４に表したように、半導体装置２００では、ゲート電極１０、ＦＰ電極１２、及び第１絶縁部２１が、第２方向Ｄ２及び第３方向Ｄ３において複数設けられている。図１２に表したように、第１方向Ｄ１から見たときのゲート電極１０の形状は、環状である。ＦＰ電極１２は、ゲート電極１０の内側に位置する。ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及び第２絶縁部２２は、第２方向Ｄ２及び第３方向Ｄ３において、各第１絶縁部２１の周りに設けられている。すなわち、ｐ形ベース領域２、一対のｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及び第２絶縁部２２は、第２方向Ｄ２及び第３方向Ｄ３において、隣り合う第１絶縁部２１の間に設けられている。
図１３に表したように、ゲート配線層１５は、ゲート電極１０の上に絶縁層３１を介して設けられている。ゲート配線層１５は、ゲート電極１０とゲート配線層１５との間に設けられたコンタクト部１５ａを介して、ゲート電極１０と電気的に接続されている。ソース電極１３は、ゲート配線層１５の上に絶縁層３２を介して設けられている。ソース電極１３は、ＦＰ電極１２とソース電極１３との間に設けられたコンタクト部１３ｂを介して、ＦＰ電極１２と電気的に接続されている。また、コンタクト部１３ａは、ゲート配線層１５が設けられていない位置に存在し、ｎ＋形ソース領域３及びｐ＋形コンタクト領域４をソース電極１３と電気的に接続している。
図１２に表したように、ゲート配線層１５は、第３方向Ｄ３において複数設けられ、各ゲート配線層１５は、第２方向Ｄ２に延びている。各ゲート配線層１５は、第２方向Ｄ２に並んだゲート電極１０の上に設けられ、第２方向Ｄ２に並んだ複数のゲート電極１０と電気的に接続されている。図１３に表したように、ソース電極１３は、複数のゲート配線層１５の上に絶縁層３２を介して設けられている。
ゲートパッド１４は、例えば図１１に表したように、絶縁層３２の上に設けられ、ソース電極１３から離れている。ゲート配線層１５とゲートパッド１４は、絶縁層３２を貫通する不図示の接続部により、互いに電気的に接続される。又は、ゲートパッド１４は、絶縁層３１の上に設けられていても良い。この場合、ゲートパッド１４は、ソース電極１３よりも下方に位置する。
各構成要素は、例えば以下の材料を含む。
絶縁層３１及び３２は、酸化シリコン及び窒化シリコンなどの絶縁材料を含む。
コンタクト部１３ａ、１３ｂ、及び１５ａは、タングステンなどの金属を含む。ソース電極１３のコンタクト部１３ａ及び１３ｂ以外の部分は、アルミニウム又は銅などの金属を含む。
第２実施形態に係る半導体装置２００においても、図１３及び図１４に表したように、第２絶縁部２２が設けられている。このため、ゲート電極１０と第２絶縁部２２との間のｐ形ベース領域２に、引っ張り応力を印加できる。これにより、半導体装置２００のオン抵抗を低減できる。
また、第２実施形態によれば、ゲート電極１０が、第２方向Ｄ２及び第３方向Ｄ３において複数設けられている。この構造によれば、第１実施形態に係る半導体装置に比べて、電流経路となるｎ－形ドリフト領域１の体積を増大させることができる。また、半導体装置２００がオン状態のとき、各ゲート電極１０の周囲にチャネルが形成される。半導体装置１００に比べて、単位面積あたりのチャネルの面積を増大させることができる。
第２実施形態によれば、ｎ－形ドリフト領域１の体積の増大及びチャネル面積の増大により、半導体装置２００のオン抵抗を低減できる。
半導体装置２００では、第１方向Ｄ１から見たときの第１絶縁部２１の形状が六角形である。例えば、ゲート電極１０の形状及びＦＰ電極１２の形状も、第１絶縁部２１の形状に応じて、六角形となっている。また、第１絶縁部２１は、第１方向Ｄ１に垂直な面において、最も密となるようにハニカム状に配列されている。第１絶縁部２１が最も密になるように配列されることで、第１絶縁部２１同士の間に位置するｎ－形ドリフト領域１の幅をより均一にできる。これにより、半導体装置２００の耐圧をさらに向上できる。
（変形例）
図１５及び図１６は、第２実施形態の変形例に係る半導体装置の一部を表す平面図である。
図１５に表した半導体装置２１０では、第１絶縁部２１の形状が、第１方向Ｄ１から見たときに円形である。図１６に表した半導体装置２２０では、第１絶縁部２１の形状が、第１方向Ｄ１から見たときに四角形である。また、半導体装置２１０では、第１絶縁部２１の配列方向である第２方向Ｄ２及び第３方向Ｄ３が、互いに直交していない。これに対して、半導体装置２２０では、第１絶縁部２１が、互いに直交する第２方向Ｄ２及び第３方向Ｄ３に配列されている。このように、ゲート電極１０、ＦＰ電極１２、及び第１絶縁部２１の形状及び配列は、適宜変更可能である。いずれの形態においても、ゲート電極１０と第２方向Ｄ２において並ぶ位置に第２絶縁部２２が設けられる。これにより、半導体装置のオン抵抗を低減することができる。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１ ｎ－形ドリフト領域、 １ｓ ｎ－形半導体層、 ２ ｐ形ベース領域、 ３ ｎ＋形ソース領域、 ４ ｐ＋形コンタクト領域、 ５ ｎ＋形ドレイン領域、 ５ｓ ｎ＋形形半導体層、 １０ ゲート電極、 １０ａ ゲート絶縁層、 １１ ドレイン電極、 １２ フィールドプレート電極、 １３ ソース電極、 １３ａ コンタクト部、 １３ｂ コンタクト部、 １４ ゲートパッド、 １５ ゲート配線層、 １５ａ コンタクト部、 ２１ 第１絶縁部、 ２２ 第２絶縁部、 ３１，３２ 絶縁層、 １００，１００ｒ，１１０，１２０，２００，２１０，２２０ 半導体装置、 Ｄ１ 第１方向、 Ｄ２ 第２方向、 Ｄ３ 第３方向、 ＩＬ１～ＩＬ４ 絶縁層、 Ｌ１～Ｌ４ 長さ、 ＯＰ１，ＯＰ２ 開口、 Ｒ レジスト、 Ｓｕｂ 半導体基板

Claims (7)

  1. 第１電極と、
    前記第１電極の上に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に選択的に設けられた第１導電形の複数の第３半導体領域と、
    前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域と並ぶ第１絶縁部と、
    前記第１絶縁部中に設けられ、前記第２方向において前記第１半導体領域と対向する部分を有する第２電極と、
    前記第１絶縁部中に設けられ、前記第２方向において前記第２半導体領域と対向し、前記第２電極と電気的に分離されたゲート電極と、
    前記第２半導体領域及び前記複数の第３半導体領域の上に設けられ、前記第２半導体領域、前記複数の第３半導体領域、及び前記第２電極と電気的に接続され、前記第２方向において前記第３半導体領域同士の間に設けられたコンタクト部を有する第３電極と、
    前記第１方向において前記第１半導体領域と前記コンタクト部との間に設けられ、前記第２方向において前記ゲート電極と並ぶ第２絶縁部と、
    を備え、
    前記第２絶縁部の下端は、前記第１半導体領域と前記第２半導体領域との界面よりも上方に位置する半導体装置。
  2. 前記第２半導体領域と前記第２絶縁部との間及び前記第２半導体領域と前記コンタクト部との間に設けられた第２導電形の第４半導体領域をさらに備え、
    前記第４半導体領域における第２導電形の不純物濃度は、前記第２半導体領域における第２導電形の不純物濃度よりも高い請求項１記載の半導体装置。
  3. 前記第１絶縁部、前記ゲート電極、及び前記第２電極のそれぞれは、前記第２方向において複数設けられ、
    前記第２半導体領域、前記複数の第３半導体領域、及び前記第２絶縁部は、前記第２方向において隣り合う前記第１絶縁部の間に設けられた請求項１又は２に記載の半導体装置。
  4. 前記第１絶縁部、前記ゲート電極、及び前記第２電極のそれぞれは、前記第２方向と、前記第１方向に垂直であり且つ前記第２方向と交差する第３方向と、において複数設けられ、
    前記第２半導体領域、前記複数の第３半導体領域、及び前記第２絶縁部は、前記第２方向において隣り合う前記第１絶縁部の間、及び前記第３方向において隣り合う前記第１絶縁部の間に設けられた請求項１又は２に記載の半導体装置。
  5. 前記ゲート電極の前記第１方向における長さに対する、前記第２絶縁部の前記第１方向における長さの比は、０．２以上０．８以下である請求項１～４のいずれか１つに記載の半導体装置。
  6. 前記第２半導体領域の前記第２方向における長さに対する、前記第２絶縁部の前記第２方向における長さの比は、０．２以上０．６以下である請求項１～５のいずれか１つに記載の半導体装置。
  7. 前記第２絶縁部は、酸化物を含む請求項１～６のいずれか１つに記載の半導体装置。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7633051B2 (ja) * 2021-03-16 2025-02-19 株式会社東芝 半導体装置
JP7482083B2 (ja) * 2021-06-02 2024-05-13 株式会社東芝 半導体装置及びその製造方法
JP7608304B2 (ja) * 2021-09-17 2025-01-06 株式会社東芝 半導体装置
JP7773449B2 (ja) * 2022-09-02 2025-11-19 株式会社東芝 半導体装置
US20240405098A1 (en) * 2023-05-31 2024-12-05 Stmicroelectronics International N.V. Gate contact structure for a trench power mosfet with a split gate configuration

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009135360A (ja) 2007-12-03 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
US20100078707A1 (en) 2008-09-30 2010-04-01 Infineon Technologies Austria Ag Semiconductor device and manufacturing method thereof
JP2014038988A (ja) 2012-08-20 2014-02-27 Rohm Co Ltd 半導体装置
JP2017028244A (ja) 2015-07-15 2017-02-02 富士電機株式会社 半導体装置
JP2017163122A (ja) 2016-03-11 2017-09-14 株式会社東芝 半導体装置
JP2019114643A (ja) 2017-12-22 2019-07-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3325736B2 (ja) * 1995-02-09 2002-09-17 三菱電機株式会社 絶縁ゲート型半導体装置
WO2010125661A1 (ja) * 2009-04-30 2010-11-04 三菱電機株式会社 半導体装置及びその製造方法
WO2012105611A1 (ja) * 2011-02-02 2012-08-09 ローム株式会社 半導体パワーデバイスおよびその製造方法
JP2013065590A (ja) 2011-09-15 2013-04-11 Toshiba Corp 半導体装置
JP2013065774A (ja) * 2011-09-20 2013-04-11 Toshiba Corp 半導体装置およびその製造方法
JP2013187482A (ja) 2012-03-09 2013-09-19 Fuji Electric Co Ltd Ｍｏｓ型半導体装置およびその製造方法
JP6135364B2 (ja) * 2013-07-26 2017-05-31 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6109018B2 (ja) 2013-09-05 2017-04-05 三菱電機株式会社 半導体装置およびその製造方法
US9653598B2 (en) * 2013-11-15 2017-05-16 Infineon Technologies Austria Ag Transistor component
JP2016181618A (ja) * 2015-03-24 2016-10-13 株式会社デンソー 半導体装置
JP2017038015A (ja) * 2015-08-12 2017-02-16 株式会社東芝 半導体装置
US10903163B2 (en) * 2015-10-19 2021-01-26 Vishay-Siliconix, LLC Trench MOSFET with self-aligned body contact with spacer
US10128368B2 (en) * 2016-01-13 2018-11-13 Sinopower Semiconductor, Inc. Double gate trench power transistor and manufacturing method thereof
JP6426642B2 (ja) * 2016-03-08 2018-11-21 株式会社東芝 半導体装置
JP6649216B2 (ja) * 2016-09-16 2020-02-19 株式会社東芝 半導体装置およびその製造方法
JP6744270B2 (ja) * 2017-09-20 2020-08-19 株式会社東芝 半導体装置及びその製造方法
US11031478B2 (en) * 2018-01-23 2021-06-08 Infineon Technologies Austria Ag Semiconductor device having body contacts with dielectric spacers and corresponding methods of manufacture
JP6710741B2 (ja) * 2018-11-22 2020-06-17 株式会社東芝 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009135360A (ja) 2007-12-03 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
US20100078707A1 (en) 2008-09-30 2010-04-01 Infineon Technologies Austria Ag Semiconductor device and manufacturing method thereof
JP2014038988A (ja) 2012-08-20 2014-02-27 Rohm Co Ltd 半導体装置
JP2017028244A (ja) 2015-07-15 2017-02-02 富士電機株式会社 半導体装置
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