JP7222481B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

腕時計等のウェアラブルデバイスには、信号処理のためのＣＰＵ、メモリ、センサ等の素子が集積されている（特許文献１参照）。これらの素子は、蓄電器（大容量キャパシタ回路）に蓄えられた電力を使用して動作するように構成されている。また、多数の素子が集積されているウェアラブルデバイスには、素子の影響による電源電圧の不安定化を防ぐことを目的として、安定化キャパシタが備わっている。

特開２００６－１７９５６４号公報

素子を高機能化、高集積化しようとすると、その消費電力を賄い、電源安定化の機能を高めるために、蓄電器、安定化キャパシタ等の内蔵キャパシタの大容量化が必要となり、その結果として、半導体チップ面積が増大し、コスト増加を招くことが問題になっている。

本発明は上記事情に鑑みてなされたものであり、基板面積の増大を抑えつつ、内蔵キャパシタを大容量化することが可能な、半導体装置を提供することを目的とする。

上記課題を解決するため、本発明は以下の手段を採用している。

（１）本発明の一態様に係る半導体装置は、厚み方向に並ぶ複数の半導体チップと、複数の前記半導体チップを、前記厚み方向に貫通する第一貫通配線および第二貫通配線と、を有し、各半導体チップを構成し、前記厚み方向に隣接する二つの導電体層のうち、一方が前記第一貫通配線に接続され、他方が前記第二貫通配線に接続されている。

（２）前記（１）に記載の半導体装置において、複数の前記半導体チップ同士が、直接または中間層を挟んで密着していることが好ましい。

（３）前記（１）または（２）のいずれかに記載の半導体装置において、前記第一貫通配線および前記第二貫通配線が、いずれも銅を主成分として含む材料によって構成されていることが好ましい。

（４）前記（１）～（３）のいずれか一つに記載の半導体装置において、複数の前記半導体チップのそれぞれに、リングオシレータ、ＡＤコンバータが搭載され、二つの前記導電体層に対し、電気的に接続されていてもよい。

（５）前記（１）～（３）のいずれか一つに記載の半導体装置において、複数の半導体チップの厚み方向における一方の側に、リングオシレータ、ＡＤコンバータが搭載されたベースロジックチップをさらに有し、それぞれの前記半導体チップの二つの前記導電体層に対し、前記第一貫通配線および前記第二貫通配線を介して電気的に接続されていてもよい。

本発明の半導体装置では、第一貫通配線に接続された各半導体チップの一方の導電体層同士が等電位となり、かつ、第二貫通配線に接続された各半導体チップの他方の導電体層同士が等電位となる。したがって、各半導体チップにおいて、一方の導電体層と他方の導電体層とで構成されるキャパシタは、他の全ての半導体チップのキャパシタと並列接続されることになるため、合成容量が、各半導体チップのキャパシタの容量を足し合わせた大きさになる。本発明の半導体装置は、半導体チップをいくつ重ねても基板面積が変わることはないため、多層構造とすることにより、基板面積の増大を抑えつつ、内蔵キャパシタを大容量化することが可能となる。

本発明の一実施形態に係る半導体装置とその実装基板の断面図である。 図１の半導体装置を、その積層方向から平面視した図である。 変形例１に係る半導体装置を、その積層方向から平面視した図である。 変形例２に係る半導体装置を、その積層方向から平面視した図である。

以下、本発明を適用した実施形態に係る半導体装置について、図面を用いて詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。

図１は、本発明の一実施形態に係る半導体装置１００と、半導体装置１００を実装した基板（実装基板）２００の断面図である。半導体装置１００は、厚み方向Ｔに並ぶ複数の半導体チップ１０１と、それらを厚み方向Ｔに貫通する第一貫通配線１０２および第二貫通配線１０３と、を有する。半導体装置１００は、実装基板２００に対してバンプを介さずに接合されている。

半導体チップ１０１は、主に、チップ基板１０４と、チップ基板の一方の主面１０４ａ側に設けられた機能素子（不図示）と、キャパシタ１０５と、それらの隙間を埋める層間絶縁膜１０６と、で構成されている。

キャパシタ１０５は、平板状の二つの導電体層１０７、１０８を、それぞれの一方の主面１０７ａ、１０８ａ同士が対向するように、かつ略平行になるように設けられている。ここでの導電体層１０７、１０８は、それぞれ、キャパシタ１０５の上部電極、下部電極として機能するものである。

導電体層１０７、１０８の材料としては、例えば、銅、アルミニウム等の金属、ポリシリコン、シリサイド等が用いられる。層間絶縁膜１０６は、チップ基板１０４と導電体層１０８の間に形成される絶縁体層１０６－１、導電体層１０７と導電体層１０８の間に形成される絶縁体層１０６－２、導電体層１０７より上に形成される絶縁体層１０６－３を有する。絶縁体層１０６－１、１０６－２、１０６－３は、例えば、酸化シリコン（ＳｉＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）等の半導体酸化膜、金属酸化膜等によって構成されていることが好ましい。絶縁体層１０６－２を比誘電率の高い材料で形成することにより、導電体層１０７と導電体層１０８の間のキャパシタ容量を増大させることができる。なお、導電体層１０７、１０８の材料は、半導体装置１００としての合成容量を求める観点から、積層される半導体チップ１０１全体で揃っていることが好ましい。

各半導体チップを構成し、厚み方向Ｔに隣接する二つの導電体層１０７、１０８のうち一方の導電体層１０７は、第一貫通配線１０２に対して電気的に接続され、他方の導電体層１０８は、第二貫通配線１０２に対して電気的に接続されている。より詳細には、導電体層１０７の端部に貫通孔１０７Ｈが設けられており、ここに第一貫通配線１０２が挿入され、第一貫通配線１０２の外壁面と、貫通孔１０７Ｈの内壁面とが接触することにより、導電体層１０７と第一貫通配線１０２とが電気的に接続されている。同様に、導電体層１０８の端部に貫通孔１０８Ｈが設けられており、ここに第二貫通配線１０３が挿入され、第二貫通配線１０３の外壁面と、貫通孔１０８Ｈの内壁面とが接触することにより、導電体層１０８と第二貫通配線１０３とが電気的に接続されている。

第一貫通配線１０２および第二貫通配線１０３は、少なくとも、半導体装置１００を構成する全半導体チップの厚みの合計以上の長さを有する。これらは、加工性、電気特性、コストの観点から、いずれも、銅のみ、または銅を主成分として約８０％以上含む材料によって、構成されていることが好ましい。第一貫通配線１０２および第二貫通配線１０３の他の材料としては、例えば、タングステン（Ｗ）等も挙げることができる。

図１では、複数の半導体チップ１０１同士が、互いに離間した状態を示しているが、実用上、これらは直接または中間層（接着剤層等）を挟んで密着していることが好ましい。

図２は、図１の半導体装置１００を、半導体チップ１０１が並ぶ方向（厚み方向Ｔ）から平面視した図である。ここでは、導電体層１０７、１０８の重なり具合が明示されるように、層間絶縁膜１０６を透明化している。

同平面視において、２つの導電体層１０７、１０８は、互いに重なっている領域Ｒ_１と、重なっていない領域Ｒ_２とを有し、２つの領域の面積は、互いに反比例の関係にある。キャパシタ１０５の電気容量を大きくするためには、領域Ｒ_１の面積を大きくすることが好ましいが、少なくとも第一貫通配線１０２、第二貫通配線１０３が貫通できる分の面積を領域Ｒ_２に確保する必要がある。なお、同平面視における導電体層１０７、１０８の面積、および領域Ｒ_１、Ｒ_２の面積は、積層される半導体チップ１０１ごとに異なっていてもよい。

第一貫通配線１０２、第二貫通配線１０３は、それぞれ導電体層１０７、１０８に対し、少なくとも１本ずつ設けられていればよいが、電荷の供給速度を向上させる観点、構造を安定化する観点から、図２に示すように複数本を略等間隔で設けることが好ましい。

図３は、２つの導電体層１０７、１０８の重なり方に関する変形例１として、半導体装置を図２と同様に平面視した図である。図２では、領域Ｒ_１が２つの領域Ｒ_２に挟まれている場合について例示しているが、ここでは、領域Ｒ_１が全周囲（ここでは４方向）の領域Ｒ_２から囲まれた状態になっている。変形例１の構成は、加工上の難しさはあるが、電荷の供給速度を向上させる観点、構造を安定化する観点から好ましい。

図４は、複数のキャパシターの配置に関する変形例２として、半導体装置を図２、３と同様に平面視した図である。図４では、一つの半導体チップ１０１に、導電体層１０７Ａと導電体層１０８Ａとで構成されるキャパシタ１０５Ａ、導電体層１０７Ｂと導電体層１０８Ｂとで構成されるキャパシタ１０５Ｂが設けられている場合について例示している。二つの導電体層の間に挟まれる絶縁層は共通となる。ここでは、一つの半導体チップ１０１に対し、２つのキャパシタ１０５Ａ、１０５Ｂが設けられている場合について例示しているが、３つ以上のキャパシタが設けられていてもよい。複数のキャパシタの導電体層同士の面積は、揃っていてもよいし、揃っていなくてもよい。

キャパシタ動作に関連するリングオシレータ、ＡＤコンバータ等の機能素子については、複数の半導体チップ１０１のそれぞれに搭載し、二つの導電体層１０７、１０８に対して電気的に接続することができる。

複数の半導体チップ１０１の厚み方向Ｔにおける一方の側（図１では上側または下側のいずれか）に、これらの機能素子が搭載されたベースロジックチップをさらに有する場合には、別の接続を行うこともできる。すなわち、当該機能素子を、それぞれの半導体チップ１０１の二つの導電体層１０７、１０８に対し、第一貫通配線１０２および第二貫通配線１０３を介して電気的に接続することができる。

上述した半導体装置は、主に、次の手順で製造することができる。まず、所定の機能素子を搭載した複数の半導体チップを準備し、それぞれの半導体チップに対し、貫通孔の形成が可能な厚さ（５～１０μｍ程度）になるように、基板側から研磨を行う。

次に、研磨された複数の半導体チップを、接着剤を用いて厚み方向に貼り合わせた上で、所定の位置において、エッチング法を用いて、貼り合わせた全半導体チップを貫通する貫通孔を形成する。続いて、形成された貫通孔に対し、スパッタリング法等を用いて導電材料を埋め込むことにより、第一貫通配線１０７、第二貫通配線１０８を形成する。

最後に、第一貫通配線、第二貫通配線が形成された半導体チップの積層体を、実装基板に取り付けることにより、本実施形態の半導体装置１００を得ることができる。

以上により、本実施形態に係る半導体装置１００では、第一貫通配線１０２に接続された各半導体チップ１０１の一方の導電体層１０７同士が等電位となり、かつ、第二貫通配線１０８に接続された各半導体チップ１０１の他方の導電体層１０８同士が等電位となる。したがって、各半導体チップ１０１において、一方の導電体層１０７と他方の導電体層１０８とで構成されるキャパシタ１０５は、他の全ての半導体チップ１０１のキャパシタと並列接続されることになるため、合成容量が、各半導体チップのキャパシタ１０５の容量を足し合わせた大きさになる。本実施形態の半導体装置１００は、半導体チップ１０１をいくつ重ねても基板面積が変わることはないため、多層構造とすることにより、基板面積の増大を抑えつつ、内蔵キャパシタを大容量化することが可能となる。

１００・・・半導体装置
１０１・・・半導体チップ
１０２・・・第一貫通配線
１０３・・・第二貫通配線
１０４・・・チップ基板
１０４ａ・・・チップ基板の一方の主面
１０５・・・キャパシタ
１０６・・・層間絶縁膜
１０７、１０７Ａ、１０７Ｂ、１０８、１０８Ａ、１０８Ｂ・・・導電体層
１０７ａ、１０８ａ・・・導電体層の一方の主面
２００・・・実装基板
Ｒ_１、Ｒ_２・・・領域
Ｔ・・・厚み方向

Claims (4)

1. 厚み方向に並ぶ複数の半導体チップと、
   複数の前記半導体チップを、前記厚み方向に貫通する第一貫通配線および第二貫通配線と、を有し、
   各半導体チップを構成し、前記厚み方向に隣接する二つの導電体層のうち、一方が前記第一貫通配線に接続され、他方が前記第二貫通配線に接続されており、
   複数の前記半導体チップのそれぞれに、リングオシレータ、ＡＤコンバータが搭載され、二つの前記導電体層に対し、前記リングオシレータ、前記ＡＤコンバータが電気的に接続されていることを特徴とする半導体装置。
2. 厚み方向に並ぶ複数の半導体チップと、
   複数の前記半導体チップを、前記厚み方向に貫通する第一貫通配線および第二貫通配線と、を有し、
   各半導体チップを構成し、前記厚み方向に隣接する二つの導電体層のうち、一方が前記第一貫通配線に接続され、他方が前記第二貫通配線に接続されており、
   複数の前記半導体チップの厚み方向における一方の側に、
   リングオシレータ、ＡＤコンバータが搭載されたベースロジックチップをさらに有し、
   それぞれの前記半導体チップの二つの前記導電体層に対し、前記リングオシレータ、前記ＡＤコンバータが、前記第一貫通配線および前記第二貫通配線を介して電気的に接続されていることを特徴とする半導体装置。
3. 複数の前記半導体チップ同士が、直接または中間層を挟んで密着していることを特徴とする請求項１または２のいずれかに記載の半導体装置。
4. 前記第一貫通配線および前記第二貫通配線が、いずれも銅を主成分として含む材料によって構成されていることを特徴とする請求項１～３のいずれか一項に記載の半導体装置。

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