JP7281741B2 - 素子チップのスムージング方法および素子チップの製造方法 - Google Patents
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Description
本実施形態に係る素子チップのスムージング方法は、樹脂膜で覆われた第1の面と、第1の面とは反対側の第2の面と、第1の面と第2の面とを繋ぐとともにスキャロップが形成された側壁と、を備える少なくとも1つの素子チップを準備する素子チップ準備工程と、素子チップを第1のプラズマに晒して、樹脂膜を残存させながら側壁に付着する付着物を除去する側壁クリーニング工程と、側壁クリーニング工程の後、素子チップを第2のプラズマに晒して、樹脂膜を残存させながら側壁の表面を酸化させる側壁酸化工程と、側壁酸化工程の後、素子チップを第3のプラズマに晒して、樹脂膜を残存させながら側壁をエッチングする側壁エッチング工程と、を備える。
図1は、本実施形態に係るスムージング方法を示すフローチャートである。
樹脂膜で覆われた第1の面と、第1の面とは反対側の第2の面と、第1の面と第2の面とを繋ぐ側壁と、を備える少なくとも1つの素子チップを準備する。側壁には、スキャロップ、すなわち凹部と凸部とが形成されている。このような素子チップは、例えば、ボッシュプロセスによるプラズマダイシングにより作製される。
半導体層は、例えば、シリコン(Si)、ガリウム砒素(GaAs)、窒化ガリウム(GaN)、炭化ケイ素(SiC)等を含む。素子チップにおける半導体層の厚みは特に限定されず、例えば、20μm以上1000μm以下であり、100μm以上300μm以下であってもよい。
配線層は、例えば、半導体回路、電子部品素子(LED、レーザ、MEMS等)等を構成しており、絶縁膜、金属材料、樹脂層(例えば、ポリイミド)、レジスト層、電極パッド、バンプ等を備えてもよい。絶縁膜は、配線用の金属材料との積層体(多層配線層あるいは再配線層)として含まれてもよい。
フレームは、複数の素子チップを囲める程度の開口を有した枠体であり、所定の幅および略一定の薄い厚みを有している。フレームは、保持シートおよび複数の素子チップを保持した状態で搬送できる程度の剛性を有している。フレームの開口の形状は特に限定されないが、例えば、円形や、矩形、六角形など多角形であってもよい。フレームの材質としては、例えば、アルミニウム、ステンレス鋼等の金属や、樹脂等が挙げられる。
プラズマ処理装置100は、ステージ111を備えている。搬送キャリア20は、保持シート22の基板10を保持している面が上方を向くように、ステージ111に搭載される。ステージ111は、搬送キャリア20の全体を載置できる程度の大きさを備える。ステージ111の上方には、少なくとも1つの素子チップ200を露出させるための窓部124Wを有するカバー124が配置されている。カバー124には、フレーム21がステージ111に載置されている状態のとき、フレーム21を押圧するための押さえ部材107が配置されている。押さえ部材107は、フレーム21と点接触できる部材(例えば、コイルバネや弾力性を有する樹脂)であることが好ましい。これにより、フレーム21およびカバー124の熱が互いに影響し合うことを抑制しながら、フレーム21の歪みを矯正することができる。
基板10の搬入の際、真空チャンバ103内では、昇降ロッド121の駆動により、カバー124が所定の位置まで上昇している。図示しないゲートバルブが開いて搬送キャリア20が搬入される。複数の支持部122は、上昇した状態で待機している。搬送キャリア20がステージ111上方の所定の位置に到達すると、支持部122に搬送キャリア20が受け渡される。搬送キャリア20は、保持シート22の粘着面22Xが上方を向くように、支持部122の上端面に受け渡される。
素子チップ200の側壁には、例えば、ボッシュプロセスによって堆積する膜(堆積膜)、当該堆積膜とプラズマとの反応生成物等を含む付着物が付着している。このような付着物は、有機物を主成分(50質量%以上を占める成分)として含んでいる。本工程では、素子チップの側壁に付着する上記付着物を、第1のプラズマにより除去する。
基板の側壁の表面を酸化させる。これにより、側壁の最表面に素子チップの材料の酸化物(例えば、酸化ケイ素等)を含む、絶縁性の層が形成される。絶縁性の酸化物層は、側壁が過剰にエッチングされることを抑制する。
具体的には、例えば、プロセスガスとしてO2を、5sccm以上、500sccm以下で、真空チャンバに供給する。真空チャンバ内の圧力は0.5Pa以上、30Pa以下であってよい。第1の高周波電源から第1の電極への投入電力は、500W以上、4800W以下であってよい。さらに、第2の電極に20W以上、1000W以下の高周波電力を投入して、基板が載置されるステージにバイアス電圧をかけてもよい。処理時間は、例えば、3秒以上、300秒以下であってよい。
側壁をエッチングする。側壁の最表面には絶縁体である酸化物層が形成されているため、エッチングされ難い。そのなかでも、スキャロップの凸部にはプラズマが照射され易いため、凸部は比較的エッチングされ易い。そのため、本工程では、スキャロップの凸部がエッチングされる一方、凹部のエッチングが抑制される。よって、凹凸差が低減される。
具体的には、例えば、プロセスガスとしてプロセスガスとしてSF6(50体積%)およびO2(50体積%)の混合ガスを、5sccm以上、500sccm以下で、真空チャンバに供給する。真空チャンバ内の圧力は0.5Pa以上、30Pa以下であってよい。第1の高周波電源から第1の電極への投入電力は、500W以上、4800W以下であってよい。さらに、第2の電極に20W以上、1000W以下の高周波電力を投入して、基板が載置されるステージにバイアス電圧をかけてもよい。処理時間は、例えば、3秒以上、300秒以下であってよい。
本実施形態に係る素子チップの製造方法は、複数の素子領域および素子領域を画定する分割領域を備えるとともに、第1の面および第1の面とは反対側の第2の面を有する基板を準備する基板準備工程と、第1の面を被覆する樹脂膜を形成する樹脂膜形成工程と、樹脂膜に開口を形成して、第1の面における分割領域を露出させる開口形成工程と、露出した分割領域に対応する溝を形成するエッチングステップと、溝の内壁に膜を堆積させる堆積ステップと、を含むサイクルを繰り返して、基板を、樹脂膜で覆われた第1の面と、第2の面と、第1の面と第2の面とを繋ぐとともにスキャロップが形成された側壁と、を備える少なくとも1つの素子チップに個片化するプラズマダイシング工程と、側壁の凹凸差を低減するスムージング工程と、スムージング工程の後、素子チップの第1の面を被覆する樹脂膜を除去する樹脂膜除去工程と、を備える。
図10は、本実施形態に係る製造方法を示すフローチャートである。
まず、ダイシングの対象となる基板を準備する。
基板は、第1の面および第2の面を備えるとともに、複数の素子領域と素子領域を画定する分割領域とを備える。基板は、半導体層を備える。基板の素子領域は、さらに配線層を備えてよい。基板の分割領域は、さらに絶縁膜とTEG(Test Element Group)等の金属材料とを備えてよい。分割領域における基板をエッチングすることにより、複数の素子チップが得られる。
基板10は、第1の面10Xおよび第2の面10Yを備えるとともに、複数の素子領域101と素子領域101を画定する分割領域102とを備える。素子領域101は、半導体層11と、半導体層11の第1の面10X側に積層される配線層12と、を備える。分割領域102は、半導体層11と、絶縁膜14とを備える。基板10の第2の面10Yは搬送キャリア20が備える保持シート22に貼着されている。
基板の第1の面を被覆する樹脂膜を形成する。
樹脂膜は、基板の素子領域をプラズマ等から保護するために設けられる。プラズマダイシング工程後、樹脂膜は除去される。樹脂膜の材料、厚みは上記の通りである。
樹脂膜に開口を形成して、基板の分割領域を露出させる。
基板をプラズマに晒して、開口から露出する分割領域を第2の面までエッチングし、基板から複数の素子チップを形成する。複数の素子チップは、保持シートに保持された状態で得られる。
素子チップの側壁の凹凸差を低減する。
スムージング工程は、上記の素子チップのスムージング方法における側壁クリーニング工程(ii)、側壁酸化工程(iii)および側壁エッチング工程(iv)により実行される。上記スムージング方法によれば、サイドエッチングを抑制しながら側壁の凹凸差を低減することができる。
スムージング工程の後、プラズマ処理装置においてアッシングを行ってもよい。これにより、樹脂膜が除去される。アッシング用のプロセスガス(例えば、酸素ガス(O2)や、O2ガスとフッ素を含むガスとの混合ガス等)を、アッシングガス源から真空チャンバ内に導入する。一方、減圧機構による排気を行い、真空チャンバ内を所定の圧力に維持する。第1の高周波電源からの高周波電力の投入により、真空チャンバ内には酸素プラズマが発生し、カバーの窓部から露出している個片化された素子チップの表面の樹脂膜が除去される。
素子チップを、例えば、保持シートの非粘着面側から、保持シートとともに突き上げピンで突き上げる。これにより、素子チップの少なくとも一部は、保持シートから浮き上がる。その後、ピックアップ装置により、素子チップは保持シートから取り外される。
(a)準備工程、樹脂膜形成工程および開口形成工程
半導体層(厚み約90μm)と配線層(厚み約7μm)とを備える基板を準備した。スピンコート法により、基板の配線層を覆う樹脂膜(厚み約17μm、ノボラック樹脂)を形成した。分割領域に樹脂膜側からレーザ光を照射して、分割領域における樹脂膜と配線層とを除去した。
続いて、図4に示すプラズマ処理装置を用いて、ボッシュプロセスにより基板を素子チップに分割した。図17は、製造された素子チップの要部の断面におけるSEM画像(倍率1000倍)である。中央付近の縦線は素子チップの側壁であり、右側が素子チップの断面である。側壁には、1μm~2μm程度の高さの凹凸が形成されていることがわかる。
堆積ステップでは、プロセスガスとしてC4F8を用いた。C4F8の供給量は400sccmとした。真空チャンバ内の圧力は15Pa、第1の電極への投入電力は4800W、第2の電極への投入電力は50Wとして、3秒間処理した。
堆積膜除去ステップでは、プロセスガスとしてSF6を用いた。SF6の供給量は600sccmとした。真空チャンバ内の圧力は20Pa、第1の電極への投入電力は4800W、第2の電極への投入電力は200Wとして、2秒間処理した。
エッチングステップでは、プロセスガスとしてSF6を用いた。SF6の供給量は600sccmとした。真空チャンバ内の圧力は20Pa、第1の電極への投入電力は4800W、第2の電極への投入電力は50Wとして、5秒間処理した。
(c-1)側壁クリーニング工程
同じプラズマ処理装置の真空チャンバ内のガスを排気した後、スムージング工程を行った。
基板を第1のプラズマに晒して、側壁に付着する付着物を除去した。プロセスガスとしてO2およびCF4の混合ガスを用いた。O2およびCF4の供給量は、いずれも100sccmとした。真空チャンバ内の圧力は5Pa、第1の電極への投入電力は3500W、第2の電極への投入電力は100Wとして120秒間処理した。その後、真空チャンバ内のガスを排気した。
続いて、基板を第2のプラズマに晒して、側壁の表面を酸化した。プロセスガスとしてO2を用いた。O2の供給量は150sccmとした。真空チャンバ内の圧力は5Pa、第1の電極への投入電力は2500W、第2の電極への投入電力は200Wとして60秒間処理した。その後、真空チャンバ内のガスを排気した。
さらに基板を第3のプラズマに晒して、側壁をエッチングした。プロセスガスとしてSF6およびO2の混合ガスを用いた。SF6およびO2の供給量は、いずれも100sccmとした。真空チャンバ内の圧力は5Pa、第1の電極への投入電力は2500W、第2の電極への投入電力は150Wとして120秒間処理した。
水洗により、樹脂膜を溶解させて除去した。
10X:第1の面
10Y:第2の面
10Z:側壁
11:半導体層
11a:酸化物層
12:配線層
20:搬送キャリア
21:フレーム
21a:ノッチ
21b:コーナーカット
22:保持シート
22X:粘着面
22Y:非粘着面
40:樹脂膜
60:付着物
100:プラズマ処理装置
103:真空チャンバ
103a:ガス導入口
103b:排気口
108:誘電体部材
109:第1の電極
110A:第1の高周波電源
110B:第2の高周波電源
111:ステージ
112:プロセスガス源
113:アッシングガス源
114:減圧機構
115:電極層
116:金属層
117:基台
118:外周部
119:ESC電極
120:第2の電極
121:昇降ロッド
122:支持部
123A、123B:昇降機構
124:カバー
124W:窓部
125:冷媒循環装置
126:直流電源
127:冷媒流路
128:制御装置
129:外周リング
200:素子チップ
Claims (4)
- 樹脂膜で覆われた第1の面と、前記第1の面とは反対側の第2の面と、前記第1の面と前記第2の面とを繋ぐとともにスキャロップが形成された側壁と、を備える少なくとも1つの素子チップを準備する素子チップ準備工程と、
前記素子チップを第1のプラズマに晒して、前記樹脂膜を残存させながら前記側壁に付着する付着物を除去する側壁クリーニング工程と、
前記側壁クリーニング工程の後、前記素子チップを第2のプラズマに晒して、前記樹脂膜を残存させながら前記側壁の表面を酸化させる側壁酸化工程と、
前記側壁酸化工程の後、前記素子チップを第3のプラズマに晒して、前記樹脂膜を残存させながら前記側壁をエッチングする側壁エッチング工程と、を備える、素子チップのスムージング方法。 - 前記側壁酸化工程と前記側壁エッチング工程とが交互に複数回繰り返される、請求項1に記載の素子チップのスムージング方法。
- 複数の素子領域および前記素子領域を画定する分割領域を備えるとともに、第1の面および前記第1の面とは反対側の第2の面を有する基板を準備する基板準備工程と、
前記第1の面を被覆する樹脂膜を形成する樹脂膜形成工程と、
前記樹脂膜に開口を形成して、前記第1の面における前記分割領域を露出させる開口形成工程と、
露出した前記分割領域に対応する溝を形成するエッチングステップと、前記溝の内壁に膜を堆積させる堆積ステップと、を含むサイクルを繰り返して、前記基板を、前記樹脂膜で覆われた前記第1の面と、前記第2の面と、前記第1の面と前記第2の面とを繋ぐとともにスキャロップが形成された側壁と、を備える少なくとも1つの素子チップに個片化するプラズマダイシング工程と、
前記側壁の凹凸差を低減するスムージング工程と、
前記スムージング工程の後、前記素子チップの前記第1の面を被覆する前記樹脂膜を除去する樹脂膜除去工程と、を備え、
前記スムージング工程は、
前記素子チップを第1のプラズマに晒して、前記樹脂膜を残存させながら前記側壁に付着する付着物を除去する側壁クリーニング工程と、
前記側壁クリーニング工程の後、前記素子チップを第2のプラズマに晒して、前記樹脂膜を残存させながら前記側壁の表面を酸化させる側壁酸化工程と、
前記側壁酸化工程の後、前記素子チップを第3のプラズマに晒して、前記樹脂膜を残存させながら前記側壁をエッチングする側壁エッチング工程と、を含む、素子チップの製造方法。 - 前記側壁酸化工程と前記側壁エッチング工程とが交互に複数回繰り返される、請求項3に記載の素子チップの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019152966A JP7281741B2 (ja) | 2019-08-23 | 2019-08-23 | 素子チップのスムージング方法および素子チップの製造方法 |
| US16/993,466 US11335564B2 (en) | 2019-08-23 | 2020-08-14 | Element chip smoothing method and element chip manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019152966A JP7281741B2 (ja) | 2019-08-23 | 2019-08-23 | 素子チップのスムージング方法および素子チップの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2021034552A JP2021034552A (ja) | 2021-03-01 |
| JP7281741B2 true JP7281741B2 (ja) | 2023-05-26 |
Family
ID=74647339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019152966A Active JP7281741B2 (ja) | 2019-08-23 | 2019-08-23 | 素子チップのスムージング方法および素子チップの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US11335564B2 (ja) |
| JP (1) | JP7281741B2 (ja) |
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| Publication number | Publication date |
|---|---|
| US20210057227A1 (en) | 2021-02-25 |
| US11335564B2 (en) | 2022-05-17 |
| JP2021034552A (ja) | 2021-03-01 |
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Legal Events
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|
| A977 | Report on retrieval |
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