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JP7118785B2 - 半導体装置 - Google Patents

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Description

実施形態は、半導体装置に関する。
半導体装置としてのＮＡＮＤ型フラッシュメモリが知られている。
特許第３６６７１６５号公報 特開２００６－３３２３４２号公報 特許第３１２９９２８号公報 米国特許第７２５９４５１号明細書
製造コストを低減し得る半導体装置を提供する。
半導体装置は、第１チップと第２チップとを含む。第１チップは、第１基板と、第１基板の上面に設けられた第１素子層と、第１素子層の上面から露出するように設けられた複数のパッドと、第１基板と第１素子層とを貫くように設けられ、各々、第１基板の下面から露出するとともに、複数のパッドのうち対応する１つと直接接続された複数のビアと、を有する。第２チップは、第２基板と、第２基板の上面に設けられた第２素子層と、第２素子層の上面から露出するように設けられた複数のパッドと、第２基板と第２素子層とを貫くように設けられ、各々、第２基板の下面から露出するとともに、複数のパッドのうち対応する１つと直接接続された複数のビアと、第１配線とを有する。第１チップの複数のビアは、第１ビアを含む。第１チップの複数のパッドは、第１ビアと直接接続された第１パッドを含む。第２チップの複数のビアは、第２ビアを含む。第２チップの複数のパッドは、第２ビアと直接接続された第２パッドと、第３パッドと、を含む。第１配線は、第２素子層の中に設けられ、第２パッドと前記第３パッドとを接続する。第１チップと第２チップは、第１素子層の上面及び第２素子層の上面が向かい合うように重ねられる。第１パッド及び第３パッドは第１導電体を介して接続される。第１パッドは、第１素子層の上面に平行な第１方向に沿って延伸して設けられ、第１素子層の上面に垂直な第２方向に沿って第１ビアと並んで配置された第１部分と、第２方向に沿って第３パッドと並んで配置された第２部分とを有する。第１ビア及び第２ビアは、第２方向に沿って並んで配置される。
図１は、第１実施形態に係るメモリシステムの構成を説明するためのブロック図。 図２は、第１実施形態に係る半導体装置の構成を説明するためのブロック図。 図３は、第１実施形態に係る半導体装置のコアチップの信号経路を説明するための回路図である。 図４は、第１実施形態に係る半導体装置のコアチップ群の構成の一例を示すブロック図である。 図５は、第１実施形態に係る半導体装置のサブチップのレイアウトパターンを説明するための上面図である。 図６は、第１実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。 図７は、第１実施形態に係る半導体装置のサブチップのレイアウトパターンを説明するための上面図である。 図８は、第１実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。 図９は、第１実施形態に係る半導体装置のサブチップの積層する場合のレイアウトパターンを説明するための上面図である。 図１０は、第１実施形態に係る半導体装置のコアチップ群の積層構造を説明するための断面図である。 図１１は、比較例に係る半導体装置のコアチップ群の積層構造を説明するための断面図である。 図１２は、に係る半導体装置のコアチップ群の積層構造を説明するための断面図である。 図１３は、に係る半導体装置のコアチップ群の積層構造を説明するための断面図である。 図１４は、第１実施形態の変形例１に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。 図１５は、第１実施形態の変形例１に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。 図１６は、第１実施形態の変形例１に係る半導体装置のコアチップ群の積層構造を説明するための断面図である。 図１７は、第１実施形態の変形例２に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。 図１８は、第１実施形態の変形例２に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。 図１９は、第１実施形態の変形例２に係る半導体装置のコアチップ群の積層構造を説明するための断面図である。 図２０は、第２実施形態に係る半導体装置のコアチップの信号経路を説明するための回路図である。 図２１は、第２実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。 図２２は、第２実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための上面図である。 図２３は、第２実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。 図２４は、第２実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための上面図である。 図２５は、第２実施形態に係る半導体装置のコアチップ群の積層構造を説明するための断面図である。 図２６は、第２実施形態に係る半導体装置の２つのサブチップを積層する場合における、各サブチップのパッドの関係を示した図である。 図２７は、第２実施形態に係る半導体装置のコアチップ群の積層構造における信号または電源の流れを説明するための断面図である。 図２８は、第２実施形態の変形例に係る半導体装置のコアチップの信号経路を説明するための回路図である。 図２９は、第２実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。 図３０は、第２実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明するための上面図である。 図３１は、第２実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。 図３２は、第２実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明するための上面図である。 図３３は、第２実施形態の変形例に係る半導体装置のコアチップ群の積層構造を説明するための断面図である。 図３４は、第２実施形態の変形例に係る半導体装置の２つのサブチップを積層する場合における、各サブチップのパッドの関係を示した図である。 図３５は、第２実施形態の変形例に係る半導体装置のコアチップ群の積層構造における信号または電源の流れを説明するための断面図である。 図３６は、第３実施形態に係る半導体装置のコアチップの信号経路を説明するための回路図である。 図３７は、第３実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。 図３８は、第３実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための上面図である。 図３９は、第３実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。 図４０は、第３実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための上面図である。 図４１は、第３実施形態に係る半導体装置のコアチップ群の積層構造を説明するための断面図である。 図４２は、第３実施形態に係る半導体装置の２つのサブチップを積層する場合における、各サブチップのパッドの関係を示した図である。 図４３は、第３実施形態に係る半導体装置のコアチップ群の積層構造における信号または電源の流れを説明するための断面図である。 図４４は、第３実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。 図４５は、第３実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明するための上面図である。 図４６は、第３実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。 図４７は、第３実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明するための上面図である。 図４８は、第３実施形態の変形例に係る半導体装置のコアチップ群の積層構造を説明するための断面図である。 図４９は、第３実施形態の変形例に係る半導体装置の２つのサブチップを積層する場合における、各サブチップのパッドの関係を示した図である。 図５０は、第３実施形態の変形例に係る半導体装置のコアチップ群の積層構造における信号または電源の流れを説明するための断面図である。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
＜１＞第１実施形態
第１実施形態に係る半導体装置について説明する。
＜１－１＞ 構成
まず、第１実施形態に係る半導体装置の構成について説明する。
＜１－１－１＞ メモリシステムの全体構成
第１実施形態に係るメモリシステムの構成例について、図１を用いて説明する。図１は、第１実施形態に係るメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、例えば、外部の図示しない基板システム上に設けられる。メモリシステム１は、当該基板システムから供給される電源電圧及び接地電圧ＧＮＤによって動作し、外部の図示しないホスト機器と通信する。メモリシステム１は、ホスト機器（図示せず）からのデータを保持し、また、データをホスト機器に読み出す。
図１に示すように、メモリシステム１は、コントローラ２及び半導体記憶装置（半導体装置、またはＮＡＮＤ型フラッシュメモリ）３を備えている。コントローラ２は、ホスト機器から命令を受取り、受け取られた命令に基づいて半導体記憶装置３を制御する。具体的には、コントローラ２は、ホスト機器から書込みを指示されたデータを半導体記憶装置３に書込み、ホスト機器から読出しを指示されたデータを半導体記憶装置３から読み出してホスト機器に送信する。コントローラ２は、ＮＡＮＤバスによって半導体記憶装置３に接続される。半導体記憶装置３は、複数のメモリセルを備え、データを不揮発に記憶する。
ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、ＲＥ、／ＷＰ、／ＲＢ、ＤＱＳ、／ＤＱＳ、及びＩ／Ｏ＜７：０＞の送受信を行う。信号／ＣＥは、半導体記憶装置３をイネーブルにするための信号である。信号ＣＬＥ及びＡＬＥは、信号ＣＬＥ及びＡＬＥと並行して半導体記憶装置３に流れる信号Ｉ／Ｏ＜７：０＞がそれぞれコマンドＣＭＤ及びアドレスＡＤＤであることを半導体記憶装置３に通知する。信号／ＷＥは、信号／ＷＥと並行して半導体記憶装置３に流れる信号Ｉ／Ｏ＜７：０＞を半導体記憶装置３に取り込むことを指示する。信号／ＲＥ及びＲＥは、半導体記憶装置３に信号Ｉ／Ｏ＜７：０＞を出力することを指示する。信号／ＷＰは、データ書込み及び消去の禁止を半導体記憶装置３に指示する。信号／ＲＢは、半導体記憶装置３がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号Ｉ／Ｏ＜７：０＞は、例えば８ビットの信号である。信号ＤＱＳ、／ＤＱＳは、半導体記憶装置３の信号Ｉ／Ｏ＜７：０＞の入出力のタイミングの指標となる基準信号である。信号Ｉ／Ｏ＜７：０＞は、半導体記憶装置３とコントローラ２との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、データＤＡＴ、並びにステータスＳＴＳを含む。データＤＡＴは、書込みデータ及び読出しデータを含む。
＜１－１－２＞ コントローラの構成
第１実施形態に係るメモリシステムのコントローラについて説明する。図１に示すように、コントローラ２は、プロセッサ（ＣＰＵ：Central Processing Unit）５、内蔵メモリ（ＲＡＭ：Random Access Memory）６、ＮＡＮＤインタフェース回路７、バッファメモリ８、及びホストインタフェース回路９を備えている。
プロセッサ５は、コントローラ２全体の動作を制御する。プロセッサ５は、例えば、ホスト機器から受信したデータの書込み命令に応答して、ＮＡＮＤインタフェースに基づく書込み命令を半導体記憶装置３に対して発行する。この動作は、読出し及び消去の場合についても同様である。
内蔵メモリ６は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ５の作業領域として使用される。内蔵メモリ６は、半導体記憶装置３を管理するためのファームウェア、及び各種の管理テーブル等を保持する。
ＮＡＮＤインタフェース回路７は、ＮＡＮＤバスを介して半導体記憶装置３と接続され、半導体記憶装置３との通信を司る。ＮＡＮＤインタフェース回路７は、プロセッサ５の指示により、コマンドＣＭＤ、アドレスＡＤＤ、及び書込みデータを半導体記憶装置３に送信する。また、ＮＡＮＤインタフェース回路７は、半導体記憶装置３から読出しデータを受信する。
バッファメモリ８は、コントローラ２が半導体記憶装置３及びホスト機器から受信したデータ等を一時的に保持する。
ホストインタフェース回路９は、ホスト機器と接続され、ホスト機器との通信を司る。ホストインタフェース回路９は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ５及びバッファメモリ８に転送する。
＜１－１－３＞ 半導体装置の構成
次に、第１実施形態に係る半導体装置の構成例について、図２を用いて説明する。図２は、第１実施形態に係る半導体装置の構成の一例を示すブロック図である。
半導体記憶装置３は、例えば、基板システムから供給される電源電圧及び接地電圧ＧＮＤによって動作するインタフェースチップ１０及びコアチップ群１１を備えている。コアチップ群１１は、例えば、複数のコアチップＣＣ（本実施形態ではＣＣ０、ＣＣ１、ＣＣ２、及びＣＣ３の４つ）を備えている。コアチップＣＣの数は、４つに限らず、任意の数が適用可能である。ここで、「コアチップＣＣ」とは、インタフェースチップ１０と合わせて１つのＮＡＮＤフラッシュメモリとして機能し得る半導体集積回路（チップ）の構成単位である。
インタフェースチップ１０は、コントローラ２とコアチップ群１１との間において、信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、ＲＥ、／ＷＰ、／ＲＢ、ＤＱＳ、／ＤＱＳ、及びＩ／Ｏ＜７：０＞をインタフェースする機能を有する。インタフェースチップ１０は、例えば、信号ＤＱＳ及び／ＤＱＳと共に、信号Ｉ／Ｏ＜７：０＞内のコマンドＣＭＤ、アドレスＡＤＤをコアチップ群１１に転送する。また、例えば、インタフェースチップ１０は、ＤＱＳ及び／ＤＱＳと共に、信号Ｉ／Ｏ＜７：０＞内の書込みデータ及び読出しデータをコアチップ群１１と送受信する。
各コアチップＣＣは、メモリセルアレイ１２、データ転送回路１３、チップ制御ロジック回路１４、周辺制御回路１５、電源回路１６、コア駆動回路１７、ロウデコーダ１８、及びセンスアンプ１９を備えている。以下の説明では、メモリセルアレイ１２、データ転送回路１３、チップ制御ロジック回路１４、周辺制御回路１５、電源回路１６、コア駆動回路１７、ロウデコーダ１８、及びセンスアンプ１９を含む、各コアチップ内に設けられた各種回路を総称して、「内部回路」と言う。
メモリセルアレイ１２は、複数のプレーン（ここでは例えばプレーン０、プレーン１、プレーン２、及びプレーン３の４つ）を備えている。プレーンは、ワード線及びビット線に関連付けられた複数の不揮発性メモリセルトランジスタ（図示せず）を含む。各プレーンには、例えば、１つの書込み動作又は読出し動作において、同時に書込み動作及び読出し動作を実行することができる。なお、メモリセルアレイ１２内のプレーン数は、４つに限らず、例えば、１、２、８等の数が適用可能である。
データ転送回路１３は、コマンドＣＭＤ、アドレスＡＤＤを周辺制御回路１５に転送する。また、データ転送回路１３は、書込みデータ及び読出しデータをセンスアンプ１９と送受信する。
チップ制御ロジック回路１４は、インタフェースチップ１０を介し、信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、ＲＥ、及び／ＷＰに相当する信号を受信する。また、チップ制御ロジック回路１４は、インタフェースチップ１０を介し、信号／ＲＢをコントローラ２に転送してコアチップの状態を外部に通知する。
周辺制御回路１５は、コマンドＣＭＤを受け取り、受け取ったコマンドＣＭＤに基づくシーケンスに従ってコアチップの全体を制御する。
電源回路１６は、周辺制御回路１５からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な電圧を生成する。電源回路１６は、生成した電圧をロウデコーダ１８及びセンスアンプ１９に供給する。
ロウデコーダ１８は、周辺制御回路１５からアドレスＡＤＤ中のロウアドレスを受取り、当該ロウアドレスに基づいて各プレーンの部分を選択する。そして、選択された各プレーンの部分には、ロウデコーダ１８を介して電源回路１６からの電圧が転送される。
センスアンプ１９は、データの読出し時には、メモリセルトランジスタからビット線に読み出された読出しデータをセンスし、センスした読出しデータをデータ転送回路１３に転送する。センスアンプ１９は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルトランジスタに転送する。また、センスアンプ１９は、周辺制御回路１５からアドレスＡＤＤ中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。
なお、図２の例では、インタフェースチップ１０及びコアチップ群１１が、異なるチップとして設けられる構成について示したが、これに限られない。例えば、コアチップ群１１は、インタフェースチップ１０と同様の機能を有する回路を含んでいてもよい。係る場合、コアチップ群１１は、インタフェースチップ１０を介さずにコントローラ２と各種信号の通信を行ってもよい。
＜１－１－４＞ コアチップ群
次に、第１実施形態に係る半導体装置のコアチップ群について説明する。
＜１－１－４－１＞コアチップの信号経路
コアチップ群は、各コアチップ内の信号経路を介して電気的に接続される。
そこで、第１実施形態に係る半導体装置のコアチップの信号経路について、図３を用いて説明する。図３は、第１実施形態に係る半導体装置のコアチップの信号経路を説明するための回路図である。
図３に示すように、第１実施形態に係る半導体装置のコアチップには、３種類の信号経路（ＳＬ１～ＳＬ３）が設けられる。
信号経路ＳＬ１は、端子Ｔａ１と、Ｔｂ１と、端子Ｔａ１及びＴｂ１を接続するコアチップＣＣの内部に設けられた配線層（配線、メタル配線層、メタル配線、メタル層、メタルとも記載する）と、を備えている。この信号経路ＳＬ１は、電源電圧及び接地電圧ＧＮＤの供給に用いられる。
信号経路ＳＬ２は、端子Ｔａ２と、Ｔｂ２と、コアチップＣＣの内部で端子Ｔａ２及びＴｂ２を接続する配線層と、端子Ｔａ２及びＴｂ２の間の配線層上に設けられ、端子Ｔａ２に接続された入力端、及び端子Ｔｂ２に接続された出力端を備えるインバータ（ロジック素子またはロジック素子層）ＩＮＶＡを備えている。
信号経路ＳＬ３は、端子Ｔａ３と、Ｔｂ３と、コアチップＣＣの内部で端子Ｔａ３及びＴｂ３を接続する配線層と、端子Ｔａ３及びＴｂ３の間の配線層上に設けられ、端子Ｔａ３に接続された出力端、及び端子Ｔｂ２に接続された入力端を備えるインバータ（ロジック素子またはロジック素子層）ＩＮＶＢを備えている。
＜１－１－４－２＞ コアチップ群の構成
第１実施形態に係る半導体装置のコアチップ群の構成例について、図４を用いて説明する。図４は、第１実施形態に係る半導体装置のコアチップ群の構成の一例を示すブロック図である。
図４に示すように、コアチップ群１１のコアチップＣＣ（ＣＣ０、ＣＣ１、…）の各々は、複数のサブチップＳＣを含む。例えば、コアチップＣＣは、サブチップＳＣ０及びＳＣ１を含む。なお、コアチップＣＣの数は、任意の自然数が適用可能である。
ここで、「サブチップＳＣ」とは、１つの半導体基板上に設けられた半導体集積回路であって、コアチップＣＣの機能の部分を構成する半導体集積回路である。
＜１－１－４－３＞ サブチップの構成
次に、第１実施形態に係る半導体装置のサブチップの構成について説明する。
サブチップの回路構成は、例えば、半導体基板と、当該半導体基板上の素子層と、に設けられた半導体集積回路を含む。半導体集積回路は、例えば、内部回路の配置（「レイアウトパターン」とも言う。）と、当該内部回路間を接続する配線層の配置（「配線パターン」とも言う。）と、によって具体的に設計される。より具体的には、例えば、レイアウトパターンは、コアチップ内におけるメモリセルアレイ１２、データ転送回路１３、チップ制御ロジック回路１４、周辺制御回路１５、電源回路１６、コア駆動回路１７、ロウデコーダ１８、センスアンプ１９、信号経路の半導体基板上における配置を決定する。また、例えば、配線パターンは、レイアウトパターンによって配置された内部回路の入出力関係を決定する。レイアウトパターン及び配線パターンを含むサブチップＳＣの設計全体の情報は、「チップデザイン」とも言う。なお、以下の説明では、レイアウトパターン及び配線パターンは、例えば、ダイシング工程においてウェハから切出されたチップにおける、１つの半導体基板上に相当する範囲が１つのパターンの単位であるものとして説明する。
なお、以下の説明では、半導体基板のうち、内部回路が設けられた面を「上面」と定義し、上面の反対の面を「下面」と定義する。一方、半導体基板上の内部回路を構成する各層のうち、半導体基板側の面を「下面」と定義し、下面の反対の面を「上面」と定義する。そして、サブチップのうち、半導体基板側の面を「下面」と定義し、内部回路側の面を「上面」と定義する。また、半導体基板の上面及び下面と平行な面をｘｙ平面とし、ｘｙ平面に垂直な方向をｚ軸方向とする。なお、ｘ軸方向とｙ軸方向とは、ｘｙ平面内において互いに直交するものとする。
＜１－１－４－３－１＞ サブチップＳＣ０のレイアウト
まず、コアチップを構成する２つのサブチップのうち、サブチップＳＣ０のレイアウトについて説明する。図５は、第１実施形態に係る半導体装置のサブチップのレイアウトパターンを説明するための上面図である。
図５に示すように、サブチップＳＣ０のレイアウトパターンは、コアチップＣＣのレイアウトパターンの一部であり、ｘｙ平面上において、ｘ軸方向に沿った２辺と、ｙ軸方向に沿った２辺とを有する矩形状の領域に設けられる。
プレーン０、プレーン１はそれぞれ、当該矩形状の領域の２隅（図５における左上隅、及び左下隅）に設けられる。ロウデコーダ１８及びセンスアンプ１９は、プレーン０、プレーン１に対応する部分に分割して配置される。以下の説明では、プレーン０、プレーン１にそれぞれ対応するロウデコーダ１８の部分及びセンスアンプ１９の部分はそれぞれ、ロウデコーダ１８－０、１８－１、及びセンスアンプ１９－０、１９－１と表記する。ロウデコーダ１８－０、１８－１のｙ軸方向に沿った辺の一方はそれぞれ、例えば、プレーン０、プレーン１のｙ軸方向に沿った辺に接する。ロウデコーダ１８－０及び１８－１のｙ軸方向に沿った辺の他方はそれぞれ、センスアンプ１９－０、１９－１はそれぞれ、例えば、プレーン０、プレーン１のｘ軸方向に沿った辺に接する。
センスアンプ１９－０、１９－１にｙ軸方向に挟まれる領域に、データ転送回路１３、チップ制御ロジック回路１４、周辺制御回路１５、電源回路１６、及びコア駆動回路１７が配置される。なお、以下の説明では、データ転送回路１３、チップ制御ロジック回路１４、周辺制御回路１５、電源回路１６、及びコア駆動回路１７は、メモリセルアレイ１２、ロウデコーダ１８、及びセンスアンプ１９に対する「周辺回路」と表記する。
コア駆動回路１７は、プレーン０に対応する部分と、プレーン１に対応する部分と、に分割して配置される。以下の説明では、プレーン０に対応するコア駆動回路１７の部分と、プレーン１に対応するコア駆動回路１７の部分とはそれぞれ、コア駆動回路１７ＵＬ及び１７ＤＬと言う。コア駆動回路１７ＵＬ及び１７ＤＬは、例えば、データ転送回路１３のｘ軸方向に沿う辺に接する。
サブチップＳＣ０に対応するデータ転送回路１３は、データ転送回路１３Ｌと表記する。データ転送回路１３Ｌは、コア駆動回路１７ＵＬ及び１７ＤＬにｙ軸方向に挟まれる領域に設けられる。
サブチップＳＣ０に対応する周辺制御回路１５は、周辺制御回路１５Ｌと表記する。周辺制御回路１５Ｌは、データ転送回路１３Ｌ及びコア駆動回路１７ＵＬ及び１７ＤＬに隣り合う領域に設けられる。
サブチップＳＣ０に対応するチップ制御ロジック回路１４は、チップ制御ロジック回路１４Ｌと表記する。チップ制御ロジック回路１４Ｌは、周辺制御回路１５Ｌに隣り合う領域に設けられる。
サブチップＳＣ０に対応する電源回路１６は、電源回路１６Ｌと表記する。電源回路１６Ｌは、チップ制御ロジック回路１４Ｌに隣り合う領域に設けられる。
以上のように配置されたサブチップＳＣ０のレイアウトパターンは、例えば、図５に示されたシンボルＰｂ１に対応付けられる。このシンボルは、レイアウトパターン等の向きを示す場合に用いられる。例えば、左右１８０度回転させたレイアウトパターンを図示する場合は、シンボルも左右１８０度回転させて図示される。
＜１－１－４－３－２＞ サブチップＳＣ０の断面
図６を用いて、第１実施形態に係る半導体装置のサブチップの配線パターンの一例を説明する。図６は、第１実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図６では、一例として、信号経路ＳＬ１～ＳＬ３の一部を構成する配線パターンを示している。
図６に示すように、半導体基板２０の上面には、素子層２１が設けられる。なお、図６では、簡単のため、信号経路以外の内部回路については、記載を省略している。
図６では、複数の信号経路２２（２２－１、２２－２、２２－３、２２－４、及び２２－５）を示している。
半導体基板２０及び素子層２１には、ＴＳＶ（Through silicon via）として機能する複数のビア２３（２３－１、２３－２、２３－３、２３－４、及び２３－５）が設けられる。半導体基板２０の下面のうちビア２３－１～２３－５が露出した部分にはそれぞれ、端子Ｔａ１～Ｔａ３として機能する複数のバンプ（端子、またはチップボトムとも記載する）２４（２４－１、２４－２、２４－３、２４－４、及び２４－５）が設けられる。素子層２１の上面には、複数のパッド（端子、最上配線、最上配線層、最上メタル配線層、最上メタル配線、最上メタル層、最上メタル、等とも記載する）２５（２５－１、２５－２、２５－３、２５－４、２５－５、２５－６、２５－７、及び２５－８）が設けられる。パッド２５の上面は、素子層２１の上面に露出する。素子層２１内には、インバータＩＮＶＡとして機能するロジック素子層（ロジック素子）２６、及びインバータＩＮＶＢとして機能するロジック素子層２７、並びに配線層２８～３１が設けられる。
なお、サブチップの下面に設けられたバンプと、サブチップの上面に設けられ、他のサブチップと接合（接着）されるパッドと、はパッドよりも下層の配線層を介さず、ビアにより接続される。「接合（接着）」とは、直接接続させることを意味する。
また、基本的に、ビアにより、サブチップの下面と上面の配線層に接続されるので、サブチップの下面に設けられたバンプと、サブチップの上面に設けられたパッドより下層の配線層と、は直接接続されない。
信号経路２２－１は、バンプ２４－１（Ｔａ２）と、バンプ２４－１に接続されるビア２３－１と、ビア２３－１に接続されるパッド２５－１と、を備えている。パッド２５－１において、ビア２３－１に接続される領域に対向し、且つ素子層２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド２５－１において、例えば他チップと直接接続されない領域からｘ軸方向に延伸し、且つ素子層２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
なお、マイクロバンプ（端子）などを介してチップのパッドを、他のチップのパッドに接続することを「直接接続する」と記載する。また、ここで「他チップ」とは、サブチップＳＣ１を意味する。
信号経路２２－２は、バンプ２４－２（Ｔａ２）と、バンプ２４－２に接続されるビア２３－２と、ビア２３－２に接続されるパッド２５－２と、ロジック素子層２６と、パッド２５－２及びロジック素子層２６の入力端を接続する配線層２８と、パッド２５－３と、パッド２５－３及びロジック素子層２６の出力端を接続する配線層２９と、を備えている。パッド２５－２は、他チップと直接接続されない。つまり、パッド２５－２は、他チップ接続領域を有さない。パッド２５－３は、他チップと直接接続される他チップ接続領域を有している。
信号経路２２－３は、バンプ２４－３（Ｔａ１）と、バンプ２４－３に接続されるビア２３－３と、ビア２３－３に接続されるパッド２５－４と、を備えている。パッド２５－４は、他チップと直接接続される他チップ接続領域を有する。
信号経路２２－４は、バンプ２４－４（Ｔａ３）と、バンプ２４－４に接続されるビア２３－４と、ビア２３－４に接続されるパッド２５－７と、パッド２５－６と、ロジック素子層２７と、パッド２５－７及びロジック素子層２７の出力端を接続し、且つパッド２５－５及びロジック素子層２７の出力端を接続する配線層３０と、パッド２５－６と及びロジック素子層２７の入力端を接続する配線層３１と、を備えている。パッド２５－５、２５－６は、他チップと直接接続される他チップ接続領域を有している。パッド２５－７は、他チップと直接接続されない。つまり、パッド２５－７は、他チップ接続領域を有さない。また、パッド２５－５は、信号を内部回路に流すためのパッドである。
信号経路２２－５は、バンプ２４－５（Ｔａ３）と、バンプ２４－５に接続されるビア２３－５と、ビア２３－５に接続されるパッド２５－８と、を備えている。パッド２５－８において、ビア２３－５に接続される領域に対向し、且つ素子層２１の上面に露出する領域は、他チップと直接接続されない領域（他チップ接続領域）となる。また、パッド２５－８において、例えば他チップと直接接続されない領域からｘ軸方向に延伸し、且つ素子層２１の上面に露出する領域は、他チップと直接接続するための領域となる。
以上のように配置されたサブチップＳＣ０の配線パターンは、例えば、図６に示されたシンボルＰ１に対応付けられる。このシンボルは、配線パターン等の向きを示す場合に用いられる。例えば、配線パターンを上下逆さに図示する場合は、シンボルも上下逆さにして図示される。
なお、ここでは図示していないが、各パッド２５または配線層２８～３１は内部回路に接続されても良い。
＜１－１－４－３－３＞ サブチップＳＣ１のレイアウト
次に、図７を用いて、コアチップを構成する２つのサブチップのうち、サブチップＳＣ１のレイアウトについて説明する。図７は、第１実施形態に係る半導体装置のサブチップのレイアウトパターンを説明するための上面図である。
図７に示すように、サブチップＳＣ１のレイアウトパターンは、コアチップＣＣのレイアウトパターンの一部であり、ｘｙ平面上において、ｘ軸方向に沿った２辺と、ｙ軸方向に沿った２辺とを有する矩形状の領域に設けられる。
プレーン２、プレーン３はそれぞれ、当該矩形状の領域の２隅（図７における右上隅、及び右下隅）に設けられる。ロウデコーダ１８及びセンスアンプ１９は、プレーン２、プレーン３に対応する部分に分割して配置される。以下の説明では、プレーン２、プレーン３にそれぞれ対応するロウデコーダ１８の部分及びセンスアンプ１９の部分はそれぞれ、ロウデコーダ１８－２、１８－３、及びセンスアンプ１９－２、１９－３と表記する。ロウデコーダ１８－２、１８－３のｙ軸方向に沿った辺の一方はそれぞれ、例えば、プレーン２、プレーン３のｙ軸方向に沿った辺に接する。ロウデコーダ１８－２及び１８－３のｙ軸方向に沿った辺の他方はそれぞれ、センスアンプ１９－２、１９－３はそれぞれ、例えば、プレーン２、プレーン３のｘ軸方向に沿った辺に接する。
センスアンプ１９－２、１９－３にｙ軸方向に挟まれる領域に、データ転送回路１３、チップ制御ロジック回路１４、周辺制御回路１５、電源回路１６、及びコア駆動回路１７が配置される。なお、以下の説明では、データ転送回路１３、チップ制御ロジック回路１４、周辺制御回路１５、電源回路１６、及びコア駆動回路１７は、メモリセルアレイ１２、ロウデコーダ１８、及びセンスアンプ１９に対する「周辺回路」と表記する。
コア駆動回路１７は、プレーン２に対応する部分と、プレーン３に対応する部分と、に分割して配置される。以下の説明では、プレーン２に対応するコア駆動回路１７の部分と、プレーン３に対応するコア駆動回路１７の部分とはそれぞれ、コア駆動回路１７ＵＲ及び１７ＤＲと言う。コア駆動回路１７ＵＲ及び１７ＤＲは、例えば、データ転送回路１３のｘ軸方向に沿う辺に接する。
サブチップＳＣ１に対応するデータ転送回路１３は、データ転送回路１３Ｒと表記する。データ転送回路１３Ｒは、コア駆動回路１７ＵＲ及び１７ＤＲにｙ軸方向に挟まれる領域に設けられる。
サブチップＳＣ１に対応する周辺制御回路１５は、周辺制御回路１５Ｒと表記する。周辺制御回路１５Ｒは、データ転送回路１３Ｒ及びコア駆動回路１７ＵＲ及び１７ＤＲに隣り合う領域に設けられる。
サブチップＳＣ１に対応するチップ制御ロジック回路１４は、チップ制御ロジック回路１４Ｒと表記する。チップ制御ロジック回路１４Ｒは、周辺制御回路１５Ｒに隣り合う領域に設けられる。
サブチップＳＣ１に対応する電源回路１６は、電源回路１６Ｒと表記する。電源回路１６Ｒは、チップ制御ロジック回路１４Ｒに隣り合う領域に設けられる。
以上のように配置されたサブチップＳＣ１のレイアウトパターンは、例えば、図７に示されたシンボルＰｂ２に対応付けられる。
なお、サブチップＳＣ１のレイアウトパターンは、サブチップＳＣ０のレイアウトパターンを左右１８０度回転させたパターンとなっている。つまり、サブチップＳＣ０のレイアウトパターンと、サブチップＳＣ１のレイアウトパターンと、は、互いの上面同士が向かい合う面に関して鏡像対称に設計されている。これは、後述するように、サブチップＳＣ０の上面と、サブチップＳＣ１の上面とを貼り合わせるためである。
＜１－１－４－３－４＞ サブチップＳＣ１の断面
図８を用いて、第１実施形態に係る半導体装置のサブチップの配線パターンの一例を説明する。図８は、第１実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図８では、一例として、信号経路ＳＬ１～ＳＬ３の一部を構成する配線パターンを示している。
図８に示すように、半導体基板２０の上面には、素子層２１が設けられる。なお、図８では、簡単のため、信号経路以外の内部回路については、記載を省略している。
図８では、複数の信号経路２２（２２－６、２２－７、２２－８、２２－９、及び２２－１０）を示している。
半導体基板２０及び素子層２１には、ＴＳＶとして機能する複数のビア２３（２３－６、２３－７、２３－８、２３－９、及び２３－１０）が設けられる。半導体基板２０の下面のうちビア２３－６～２３－１０が露出した部分にはそれぞれ、端子Ｔｂ１～Ｔｂ３として機能する複数のバンプ２４（２４－６、２４－７、２４－８、２４－９、及び２４－１０）が設けられる。素子層２１の上面には、複数のパッド２５（２５－９、２５－１０、２５－１１、２５－１２、２５－１３、２５－１４、２５－１５、及び２５－１６）が設けられる。パッド２５の上面は、素子層２１の上面に露出する。素子層２１内には、インバータＩＮＶＢとして機能するロジック素子層３２及びインバータＩＮＶＡとして機能するロジック素子層３３、並びに配線層３４～３７が設けられる。
信号経路２２－６は、バンプ２４－６（Ｔｂ３）と、バンプ２４－６に接続されるビア２３－６と、ビア２３－６に接続されるパッド２５－９と、ロジック素子層３２と、パッド２５－９及びロジック素子層３２の入力端を接続する配線層３４と、パッド２５－１０と、パッド２５－１０及びロジック素子層３２の出力端を接続する配線層３５と、を備えている。パッド２５－９は、他チップと直接接続されない。つまり、パッド２５－９は、他チップ接続領域を有さない。パッド２５－１０は、他チップと直接接続される他チップ接続領域を有する。なお、ここで「他チップ」とは、サブチップＳＣ０を意味する。
信号経路２２－７は、バンプ２４－７（Ｔｂ３）と、バンプ２４－７に接続されるビア２３－７と、ビア２３－７に接続されるパッド２５－１１と、パッド２５－１２と、を備えている。パッド２５－１１において、ビア２３－７に接続される領域に対向し、且つ素子層２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド２５－１１において、例えば他チップと直接接続されない領域からｘ軸方向に延伸し、且つ素子層２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。パッド２５－１２は、他チップと直接接続される。また、パッド２５－１２は、信号を内部回路に流すためのパッドである。
信号経路２２－８は、バンプ２４－８（Ｔｂ１）と、バンプ２４－８に接続されるビア２３－８と、ビア２３－８に接続されるパッド２５－１３と、を備えている。パッド２５－１３は、他チップと直接接続される他チップ接続領域を有する。
信号経路２２－９は、バンプ２４－９（Ｔｂ２）と、バンプ２４－９に接続されるビア２３－９と、ビア２３－９に接続されるパッド２５－１４と、を備えている。パッド２５－１４において、ビア２３－９に接続される領域に対向し、且つ素子層２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド２５－１４において、例えば他チップと直接接続されない領域からｘ軸方向に延伸し、且つ素子層２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
信号経路２２－１０は、バンプ２４－１０（Ｔｂ２）と、バンプ２４－１０に接続されるビア２３－１０と、ビア２３－１０に接続されるパッド２５－１５と、ロジック素子層３３と、パッド２５－１５及びロジック素子層３３の出力端を接続する配線層３６と、パッド２５－１６と、パッド２５－１６及びロジック素子層３３の入力端を接続する配線層３７と、を備えている。パッド２５－１５は、他チップと直接接続されない。つまり、パッド２５－１５は、他チップ接続領域を有さない。パッド２５－１６は、他チップと直接接続される他チップ接続領域を有する。
サブチップＳＣ０のビアと、サブチップＳＣ１のビアと、は、互いの下面同士が向かい合う面に関して鏡像対称に設計されている。
以上のように配置されたサブチップＳＣ１の配線パターンは、例えば、図８に示されたシンボルＰ２に対応付けられる。
なお、ここでは図示していないが、各パッド２５または配線層３４～３７は内部回路に接続されても良い。
＜１－１－４－４＞ 積層構造
次に、第１実施形態に係る半導体装置のコアチップ群の積層構造について、図９及び図１０を用いて説明する。図９は、サブチップＳＣ０と、サブチップＳＣ１とを積層する場合におけるサブチップＳＣ０のｘｙ平面と、サブチップＳＣ１のｘｙ平面と、を示した図である。後述するように、サブチップＳＣ０及びサブチップＳＣ１は、上面同士を重ね合わせることで積層される。そのため、図９では、図７で示したサブチップＳＣ１のレイアウトパターンを左右１８０度回転させた状態で示す。図１０は、第１実施形態に係る半導体装置のコアチップ群の積層構造を説明するための断面図である。図１０は、図６及び図８において示されたサブチップＳＣ０及びＳＣ１がこの順に積層された構造を示している。積層とは、ｚ軸方向に積み重ねることを意味する。
図９に示すように、サブチップＳＣ０と、サブチップＳＣ１と、は、各構成が重なるように積層される。具体的には、ｚ軸方向においてデータ転送回路１３Ｌの上方にはデータ転送回路１３Ｒが位置する。また、ｚ軸方向においてコア駆動回路１７ＵＬの上方にはコア駆動回路１７ＵＲが位置する。また、ｚ軸方向においてコア駆動回路１７ＤＬの上方にはコア駆動回路１７ＤＲが位置する。また、ｚ軸方向において周辺制御回路１５Ｌの上方には周辺制御回路１５Ｒが位置する。また、ｚ軸方向においてチップ制御ロジック回路１４Ｌの上方にはチップ制御ロジック回路１４Ｒが位置する。また、ｚ軸方向において電源回路１６Ｌの上方には電源回路１６Ｒが位置する。
更に具体的には、図１０に示すように、サブチップＳＣ０の上面は、サブチップＳＣ１の上面と貼り合わされる。サブチップＳＣ０の他チップ接続領域を有するパッド２５の位置はそれぞれ、サブチップＳＣ１の他チップ接続領域を有するパッド２５の位置と整合する。詳細については以下に説明する。
また、サブチップＳＣ０の下面は、サブチップＳＣ１の下面と貼り合わされる。サブチップＳＣ０のバンプ２４の位置と、サブチップＳＣ１のバンプ２４の位置とは、互いの上面同士が向かい合う面に関して鏡像対称に設計されている。このため、サブチップＳＣ０のバンプ２４－１～２４－５の位置はそれぞれ、サブチップＳＣ１のバンプ２４－１０～２４－６の位置と整合する。
以上のように構成されることにより、サブチップＳＣ０の信号経路２２－１及びサブチップＳＣ１の信号経路２２－１０が、パッド２５－１とパッド２５－１６との間に設けられたマイクロバンプＭＢ１－１により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ２となる。
ここで、ビア２３－１及び２３－１０の位置は向かい合っている。しかし、ビア２３－１に直接接続されるパッド２５－１、及びビア２３－１０に直接接続されるパッド２５－１５の間には絶縁体（不図示）が設けられ、パッド２５－１及び２５－１５は直接接続されない。このように、２つのサブチップにおいて、互いの上面で向かい合っているＴＳＶに直結されたパッド同士を直接接続しない領域が存在する。そして、一方のサブチップＳＣ１のパッド２５－１５は、サブチップＳＣ１内の他の配線層３６、３７を介し、サブチップＳＣ１の上面に設けられた他のパッド２５－１６に接続される。そして、一方のサブチップＳＣ１の他のパッド２５－１６は、マイクロバンプＭＢ１－１を介して他方のサブチップＳＣ０のパッド２５－１に接続される。つまり、２つのサブチップにおいて、互いの上面で向かい合っているＴＳＶに直結された２つのパッドは、電気的に接続される。また、一方のサブチップＳＣ１のパッド２５－１５と、他のパッド２５－１６と、の間にはロジック素子層３３が設けられても良い。つまり、２つのサブチップにおいて、互いの上面で向かい合っているＴＳＶに直結された２つのパッドの間に、電気的にロジック素子層を挿入できる。
このように、サブチップＳＣ０の信号経路２２－１及びサブチップＳＣ１の信号経路２２－１０において、パッドを延伸させ、ＴＳＶが直接接続されているパッド同士を接続させないように信号経路を迂回することで、ロジック素子層を挿入することができる。
また、サブチップＳＣ０の信号経路２２－１及びサブチップＳＣ１の信号経路２２－１０からなる信号経路ＳＬ２において、サブチップＳＣ１にロジック素子層が設けられている。
また、サブチップＳＣ０の信号経路２２－２及びサブチップＳＣ１の信号経路２２－９が、パッド２５－３とパッド２５－１４との間に設けられたマイクロバンプＭＢ１－２により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ２となる。
ここで、ビア２３－２及び２３－９のＸＹ平面における位置は一致している。しかし、ビア２３－２に直接接続されるパッド２５－２、及びビア２３－９に直接接続されるパッド２５－１４の間には絶縁体が設けられ、パッド２５－２及び２５－１４は直接接続されない。このように、２つのサブチップにおいて、互いの上面で向かい合っているＴＳＶに直結されたパッド同士を直接接続しない領域が存在する。そして、一方のサブチップＳＣ０のパッド２５－２は、サブチップＳＣ０内の他の配線層２８、２９を介し、サブチップＳＣ０の上面に設けられた他のパッド２５－３に接続される。そして、一方のサブチップＳＣ０の他のパッド２５－３は、マイクロバンプＭＢ１－２を介して他方のサブチップＳＣ１のパッド２５－１４に接続される。つまり、２つのサブチップにおいて、互いの上面で向かい合っているＴＳＶに直結された２つのパッドは、電気的に接続される。また、一方のサブチップＳＣ０のパッド２５－２と、他のパッド２５－３と、の間にはロジック素子層２６が設けられても良い。つまり、２つのサブチップにおいて、互いの上面で向かい合っているＴＳＶに直結された２つのパッドの間に、電気的にロジック素子層を挿入できる。
このように、サブチップＳＣ０の信号経路２２－２及びサブチップＳＣ１の信号経路２２－９において、パッドを延伸させ、ＴＳＶが直接接続されているパッド同士を接続させないように信号経路を迂回することで、ロジック素子層を挿入することができる。
また、サブチップＳＣ０の信号経路２２－２及びサブチップＳＣ１の信号経路２２－９からなる信号経路ＳＬ２において、サブチップＳＣ０にロジック素子層が設けられている。
以上のように、２つのサブチップからなる信号経路ＳＬ２において、ロジック素子層は、少なくとも１つのサブチップ内に設けられていれば良い。
更にサブチップＳＣ０の信号経路２２－３及びサブチップＳＣ１の信号経路２２－８が、パッド２５－４とパッド２５－１３との間に設けられたマイクロバンプＭＢ１－３により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ１となる。この信号経路ＳＬ１は、パッドよりも下層の配線層を介すことなく、パッドとバンプとがビアによって直接接続されている。この信号経路ＳＬ１は、例えば電源電圧及び接地電圧ＧＮＤに関する信号経路である。
また、サブチップＳＣ０の信号経路２２－４及びサブチップＳＣ１の信号経路２２－７が、パッド２５－５とパッド２５－１２との間に設けられたマイクロバンプＭＢ１－４、及びパッド２５－６とパッド２５－１１との間に設けられたマイクロバンプＭＢ１－５により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ３となる。
ここで、ビア２３－４及び２３－７のＸＹ平面における位置は一致している。しかし、ビア２３－４に直接接続されるパッド２５－７、及びビア２３－７に直接接続されるパッド２５－１１の間には絶縁体が設けられ、パッド２５－７及び２５－１１は直接接続されない。このように、２つのサブチップにおいて、互いの上面で向かい合っているＴＳＶに直結されたパッド同士を直接接続しない領域が存在する。そして、一方のサブチップＳＣ０のパッド２５－７は、サブチップＳＣ０内の他の配線層３０、または３１を介し、サブチップＳＣ０の上面に設けられた他のパッド２５－５、またはパッド２５－６に接続される。そして、一方のサブチップＳＣ０の他のパッド２５－５は、マイクロバンプＭＢ１－４を介して他方のサブチップＳＣ１のパッド２５－１２に接続される。また、一方のサブチップＳＣ０の他のパッド２５－６は、マイクロバンプＭＢ１－５を介して他方のサブチップＳＣ１のパッド２５－１１に接続される。つまり、２つのサブチップにおいて、互いの上面で向かい合っているＴＳＶに直結された２つのパッドは、電気的に接続される。また、一方のサブチップＳＣ０のパッド２５－７と、他のパッド２５－６と、の間にはロジック素子層２７が設けられても良い。つまり、２つのサブチップにおいて、互いの上面で向かい合っているＴＳＶに直結された２つのパッドの間に、電気的にロジック素子層を挿入できる。
このように、サブチップＳＣ０の信号経路２２－４及びサブチップＳＣ１の信号経路２２－７において、パッドを延伸させ、ＴＳＶが直接接続されているパッド同士を接続させないように信号経路を迂回することで、ロジック素子層を挿入することができる。
また、サブチップＳＣ０の信号経路２２－４及びサブチップＳＣ１の信号経路２２－７からなる信号経路ＳＬ３において、サブチップＳＣ０にロジック素子層が設けられている。
更に、サブチップＳＣ０の信号経路２２－５及びサブチップＳＣ１の信号経路２２－６が、パッド２５－８とパッド２５－１０との間に設けられたマイクロバンプＭＢ１－６により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ３となる。
ここで、ビア２３－５及び２３－６のＸＹ平面の位置は一致している。しかし、ビア２３－５に直接接続されるパッド２５－８、及びビア２３－６に直接接続されるパッド２５－９の間には絶縁体が設けられ、パッド２５－８及び２５－９は直接接続されない。このように、２つのサブチップにおいて、互いの上面で向かい合っているＴＳＶに直結されたパッド同士を直接接続しない領域が存在する。そして、一方のサブチップＳＣ１のパッド２５－９は、サブチップＳＣ１内の他の配線層３４、または３５を介し、サブチップＳＣ１の上面に設けられた他のパッド２５－１０に接続される。そして、一方のサブチップＳＣ１の他のパッド２５－１０は、マイクロバンプＭＢ１－６を介して他方のサブチップＳＣ０のパッド２５－８に接続される。つまり、２つのサブチップにおいて、互いの上面で向かい合っているＴＳＶに直結された２つのパッドは、電気的に接続される。また、一方のサブチップＳＣ１のパッド２５－９と、他のパッド２５－１０と、の間にはロジック素子層３２が設けられても良い。つまり、２つのサブチップにおいて、互いの上面で向かい合っているＴＳＶに直結された２つのパッドの間に、電気的にロジック素子層を挿入できる。
このように、サブチップＳＣ０の信号経路２２－５及びサブチップＳＣ１の信号経路２２－６において、パッドを延伸させ、ＴＳＶが直接接続されているパッド同士を接続させないように信号経路を迂回することで、ロジック素子層を挿入することができる。
また、サブチップＳＣ０の信号経路２２－５及びサブチップＳＣ１の信号経路２２－６からなる信号経路ＳＬ３において、サブチップＳＣ１にロジック素子層が設けられている。
以上のように、２つのサブチップからなる信号経路ＳＬ２において、ロジック素子層は、少なくとも１つのサブチップ内に設けられていれば良い。
＜１－２＞ 効果
上述した実施形態によれば、半導体基板２０及び素子層２１に１種類のＴＳＶ（ビア）が設けられている２つのサブチップの上面同士を接合させる。
そして、サブチップの下面に設けられたバンプと、サブチップの上面に設けられ、他のサブチップと接合されるパッドと、はパッドよりも下層の配線層を介さず、ＴＳＶにより接続される。
また、基本的に、ＴＳＶにより、サブチップの下面と上面の配線層に接続されるので、サブチップの下面に設けられたバンプと、サブチップの上面に設けられたパッドより下層の配線層と、は直接接続されない。
また、２つのサブチップにおいて、互いの上面で向かい合っているＴＳＶに直結されたパッド同士を直接接続しない領域が存在する。そして、一方のサブチップのパッドは、サブチップ内の他の配線層を介し、サブチップの上面に設けられた他のパッドに接続される。そして、一方のサブチップの他のパッドは、他方のサブチップのパッドに接続される。つまり、２つのサブチップにおいて、互いの上面で向かい合っているＴＳＶに直結された２つのパッドは、電気的に接続される。
また、一方のサブチップのパッドと、他のパッドと、の間にはロジック素子層が設けられても良い。つまり、２つのサブチップにおいて、互いの上面で向かい合っているＴＳＶに直結された２つのパッドの間に、電気的にロジック素子層を挿入できる。
このように、上述した実施形態では、ＴＳＶをチップボトムから最上層の配線層に直列接続しつつ、チップの裏面と最上層の配線層の間にロジック素子群を挿入できる。
以下に、本実施形態の効果を説明するために、図１１、図１２、図１３を用いて比較例について説明する。図１１～図１３は、に係る半導体装置のコアチップ群の積層構造を説明するための断面図である。
ところで、ＴＳＶを用いることによりメモリ製品の特性を上げることが出来る。しかし、図１１に示すように、チップを積層する際、ＴＳＶ間の配線層の抵抗（配線抵抗）は電源電圧及び接地電圧ＧＮＤのＩＲドロップを引き起こす。その為、ＴＳＶ間の配線抵抗の低減が望まれている。
ＴＳＶ間の配線抵抗の低減する方法として、ＴＳＶをチップボトムから最上層の配線層に直列接続するのが望ましい。しかし、単にＴＳＶをチップボトムから最上層の配線層に直列接続すると、図１２に示すように、チップの下面と上面との間にロジック素子層を挿入することができなくなる。
また、図１３に示すように、チップに２種類の深さのＴＳＶ（ＴＳＶ１、ＴＳＶ２）を用意し、電源電圧及び接地電圧ＧＮＤはＴＳＶ１を最上層の配線層に直結させ、ロジック素子層に関する信号経路には、ＴＳＶ２を下層配線層に接続するという方法も考えられる。しかし、この場合、２種類の深さのＴＳＶを形成するために製造工程数が増えて製造難易度が上がることに加え、コスト増加となる。
しかしながら、上述した実施形態によれば、電源電圧及び接地電圧ＧＮＤに関するＴＳＶを最上層の配線層に直結させ、チップ内のＴＳＶ上下端端子間にロジック素子層を挿入することが可能となる。
その結果、製造難易度及び製造コストを抑制しつつ、電源電圧及び接地電圧ＧＮＤの抵抗を抑制することができる。
＜１－３＞ 変形例１
次に、第１実施形態の変形例１について説明する。第１実施形態の変形例１では、コアチップの積層方法が第１実施形態と異なる。
＜１－３－１＞ 構成
＜１－３－１－１＞ サブチップの構成
サブチップＳＣ０及びＳＣ１のレイアウトは、第１実施形態で説明したレイアウトと同様である。
＜１－３－１－１－１＞ サブチップＳＣ０の断面
図１４を用いて、第１実施形態の変形例１に係る半導体装置のサブチップの配線パターンの一例を説明する。図１４は、第１実施形態の変形例１に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図１４では、一例として、信号経路ＳＬ１～ＳＬ３の一部を構成する配線パターンを示している。
図１４に示すように、半導体基板１２０の上面には、素子層１２１が設けられる。なお、図１４では、簡単のため、信号経路以外の内部回路については、記載を省略している。
図１４では、複数の信号経路１２２（１２２－１、１２２－２、１２２－３、１２２－４、及び１２２－５）を示している。
半導体基板１２０及び素子層１２１には、ＴＳＶとして機能する複数のビア１２３（１２３－１、１２３－２、１２３－３、１２３－４、及び１２３－５）が設けられる。半導体基板１２０の下面のうちビア１２３－１～１２３－５が露出した部分にはそれぞれ、端子Ｔａ１～Ｔａ３として機能する複数のバンプ１２４（１２４－１、１２４－２、１２４－３、１２４－４、及び１２４－５）が設けられる。素子層１２１の上面には、複数のパッド１２５（１２５－１、１２５－２、１２５－３、１２５－４、１２５－５、１２５－６、１２５－７、及び１２５－８）が設けられる。パッド１２５の上面は、素子層１２１の上面に露出する。素子層１２１内には、インバータＩＮＶＡまたはインバータＩＮＶＢとして機能するロジック素子層１２６、１２７、及び１２８並びに配線層１２９～１３４が設けられる。
信号経路１２２－１は、バンプ１２４－１（Ｔａ２またはＴｂ３）と、バンプ１２４－１に接続されるビア１２３－１と、ビア１２３－１に接続されるパッド１２５－１と、を備えている。パッド１２５－１は、他チップと直接接続される他チップ接続領域を有する。なお、ここで「他チップ」とは、サブチップＳＣ１を意味する。
信号経路１２２－２は、バンプ１２４－２（Ｔａ２またはＴｂ３）と、バンプ１２４－２に接続されるビア１２３－２と、ビア１２３－２に接続されるパッド１２５－２と、ロジック素子層１２６と、パッド１２５－２及びロジック素子層１２６の入力端を接続する配線層１２９と、パッド１２５－３と、パッド１２５－３及びロジック素子層１２６の出力端を接続する配線層１３０と、を備えている。パッド１２５－２は、他チップと直接接続されない。つまり、パッド１２５－２は、他チップ接続領域を有さない。パッド１２５－３は、他チップと直接接続される他チップ接続領域を有する。
信号経路１２２－３は、バンプ１２４－３（Ｔａ１またはＴｂ１）と、バンプ１２４－３に接続されるビア１２３－３と、ビア１２３－３に接続されるパッド１２５－４と、を備えている。パッド１２５－４は、他チップと直接接続される他チップ接続領域を有する。
信号経路１２２－４は、バンプ１２４－４（Ｔａ３またはＴｂ２）と、バンプ１２４－４に接続されるビア１２３－４と、ビア１２３－４に接続されるパッド１２５－６と、パッド１２５－５と、ロジック素子層１２７と、パッド１２５－６及びロジック素子層１２７の出力端を接続する配線層１３１と、パッド１２５－５及びロジック素子層１２７の入力端を接続する配線層１３２と、を備えている。パッド１２５－６は、他チップと直接接続されない。つまり、パッド１２５－６は、他チップ接続領域を有さない。パッド１２５－５は、他チップと直接接続される他チップ接続領域を有する。
信号経路１２２－５は、バンプ１２４－５（Ｔａ３またはＴｂ２）と、バンプ１２４－５に接続されるビア１２３－５と、ビア１２３－５に接続されるパッド１２５－８と、パッド１２５－７と、ロジック素子層１２８と、パッド１２５－８及びロジック素子層１２８の出力端を接続する配線層１３３と、パッド１２５－７及びロジック素子層１２８の入力端を接続する配線層１３４と、を備えている。パッド１２５－８は、他チップと直接接続されない。つまり、パッド１２５－８は、他チップ接続領域を有さない。パッド１２５－７は、他チップと直接接続される他チップ接続領域を有する。
サブチップＳＣ０の下面と、他のサブチップＳＣ０の下面と、が貼り合わされる。そのため、サブチップＳＣ０のビアは、他のサブチップＳＣ０の下面に関して鏡像対称に設計されている。つまり、サブチップＳＣ０においては、サブチップＳＣ０のｘｚ平面のｘ軸方向の中心（例えば図１４のビア１２３－３）に対して鏡像対称になるようにビアが設けられる。
以上のように配置されたサブチップＳＣ０の配線パターンは、例えば、図１４に示されたシンボルＰ３に対応付けられる。
なお、ここでは図示していないが、各パッド１２５または配線層１２９～１３４は内部回路に接続されても良い。
＜１－３－１－１－２＞ サブチップＳＣ１の断面
図１５を用いて、第１実施形態の変形例１に係る半導体装置のサブチップの配線パターンの一例を説明する。図１５は、第１実施形態の変形例１に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図１５では、一例として、信号経路ＳＬ１～ＳＬ３の一部を構成する配線パターンを示している。
図１５に示すように、半導体基板１２０の上面には、素子層１２１が設けられる。なお、図１５では、簡単のため、信号経路以外の内部回路については、記載を省略している。
図１５では、複数の信号経路１２２（１２２－６、１２２－７、１２２－８、１２２－９、及び１２２－１０）を示している。
半導体基板１２０及び素子層１２１には、ＴＳＶとして機能する複数のビア１２３（１２３－６、１２３－７、１２３－８、１２３－９、及び１２３－１０）が設けられる。半導体基板１２０の下面のうちビア１２３－６～１２３－１０が露出した部分にはそれぞれ、端子Ｔｂ１～Ｔｂ３として機能する複数のバンプ１２４（１２４－６、１２４－７、１２４－８、１２４－９、及び１２４－１０）が設けられる。素子層１２１の上面には、複数のパッド１２５（１２５－９、１２５－１０、１２５－１１、１２５－１２、１２５－１３、及び１２５－１４）が設けられる。パッド１２５の上面は、素子層１２１の上面に露出する。素子層１２１内には、インバータＩＮＶＡまたはＩＮＶＢとして機能するロジック素子層１３５並びに配線層１３６及び１３７が設けられる。
信号経路１２２－６は、バンプ１２４－６（Ｔｂ３またはＴａ２）と、バンプ１２４－６に接続されるビア１２３－６と、ビア１２３－６に接続されるパッド１２５－９と、を備えている。パッド１２５－９は、他チップと直接接続される他チップ接続領域を有する。なお、ここで「他チップ」とは、サブチップＳＣ０を意味する。
信号経路１２２－７は、バンプ１２４－７（Ｔｂ３またはＴａ２）と、バンプ１２４－７に接続されるビア１２３－７と、ビア１２３－７に接続されるパッド１２５－１０と、を備えている。パッド１２５－１０は、他チップと直接接続される他チップ接続領域を有する。
信号経路１２２－８は、バンプ１２４－８（Ｔｂ１またはＴａ１）と、バンプ１２４－８に接続されるビア１２３－８と、ビア１２３－８に接続されるパッド１２５－１１と、を備えている。パッド１２５－１１は、他チップと直接接続される他チップ接続領域を有する。
信号経路１２２－９は、バンプ１２４－９（Ｔｂ２またはＴａ３）と、バンプ１２４－９に接続されるビア１２３－９と、ビア１２３－９に接続されるパッド１２５－１２と、を備えている。パッド１２５－１２は、他チップと直接接続される他チップ接続領域を有する。
信号経路１２２－１０は、バンプ１２４－１０（Ｔｂ２またはＴａ３）と、バンプ１２４－１０に接続されるビア１２３－１０と、ビア１２３－１０に接続されるパッド１２５－１３と、パッド１２５－１４と、ロジック素子層１３５と、パッド１２５－１３及びロジック素子層１３５の出力端を接続する配線層１３６と、パッド１２５－１４及びロジック素子層１３５の入力端を接続する配線層１３７と、を備えている。パッド１２５－１３は、他チップと直接接続されない。つまり、パッド１２５－１３は、他チップ接続領域を有さない。パッド１２５－１４は、他チップと直接接続される他チップ接続領域を有する。
サブチップＳＣ１の下面と、他のサブチップＳＣ１の下面と、が貼り合わされる。そのため、サブチップＳＣ１のビアは、他のサブチップＳＣ１の下面に関して鏡像対称に設計されている。つまり、サブチップＳＣ１においては、サブチップＳＣ１のｘｚ平面のｘ軸方向の中心（例えば図１５のビア１２３－８）に対して鏡像対称になるようにビアが設けられる。
以上のように配置されたサブチップＳＣ１の配線パターンは、例えば、図１５に示されたシンボルＰ４に対応付けられる。
なお、ここでは図示していないが、各パッド１２５または配線層１３６及び１３７は内部回路に接続されても良い。
＜１－３－１－２＞ 積層構造
次に、第１実施形態の変形例１に係る半導体装置のコアチップ群の積層構造について、図１６を用いて説明する。図１６は、第１実施形態の変形例１に係る半導体装置のコアチップ群の積層構造を説明するための断面図である。図１６は、図１４及び図１５において示されたサブチップＳＣ０及びＳＣ１がこの順に積層された構造を示している。
図１６に示すように、サブチップＳＣ０の上面は、サブチップＳＣ１の上面と貼り合わされる。サブチップＳＣ０の他チップ接続領域を有するパッド１２５の位置はそれぞれ、サブチップＳＣ１の他チップ接続領域を有するパッド１２５の位置と整合する。具体的には、サブチップＳＣ０のパッド１２５－１、１２５－３、１２５－４、１２５－５、及び１２５－７の位置はそれぞれ、サブチップＳＣ１のパッド１２５－１４、１２５－１２、１２５－１１、１２５－１０、及び１２５－９の位置と整合する。
また、サブチップＳＣ０の下面は、他のサブチップＳＣ０の下面と貼り合わされる。サブチップＳＣ０のビア１２３の位置と、他のサブチップＳＣ０のビア１２３の位置とは、互いの上面同士が向かい合う面に関して鏡像対称に設計されている。このため、サブチップＳＣ０のビア１２３－１～１２３－５の位置はそれぞれ、他のサブチップＳＣ０のビア１２３－５～１２３－１の位置と整合する。
また、サブチップＳＣ１の下面は、他のサブチップＳＣ１の下面と貼り合わされる。サブチップＳＣ１のビア１２３の位置と、他のサブチップＳＣ１のビア１２３の位置とは、互いの上面同士が向かい合う面に関して鏡像対称に設計されている。このため、サブチップＳＣ１のビア１２３－６～１２３－１０の位置はそれぞれ、他のサブチップＳＣ１のビア１２３－１０～１２３－６の位置と整合する。
以上のように構成されることにより、サブチップＳＣ０の信号経路１２２－１及びサブチップＳＣ１の信号経路１２２－１０が、パッド１２５－１とパッド１２５－１４との間に設けられたマイクロバンプＭＢ２－１により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ２となる。ここで、ビア１２３－１及び１２３－１０のＸＹ平面における位置は一致していない。そのため、ビア１２３－１に直接接続されるパッド１２５－１及びビア１２３－１０に直接接続されるパッド１２５－１３は直接接続されない。
このように、サブチップＳＣ０の信号経路１２２－１及びサブチップＳＣ１の信号経路１２２－１０において、ＴＳＶが直接接続されているパッド同士が直接接続されないように、サブチップ間においてＴＳＶの位置をずらし、信号経路を迂回することで、ロジック素子層を挿入することができる。
また、サブチップＳＣ０の信号経路１２２－１及びサブチップＳＣ１の信号経路１２２－１０からなる信号経路ＳＬ２において、サブチップＳＣ１にロジック素子層が設けられている。
また、サブチップＳＣ０の信号経路１２２－２及びサブチップＳＣ１の信号経路１２２－９が、パッド１２５－３とパッド１２５－１２との間に設けられたマイクロバンプＭＢ２－２により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ２となる。ここで、ビア１２３－２及び１２３－９のｘｙ平面における位置は一致していない。そのため、ビア１２３－２に直接接続されるパッド１２５－２、及びビア１２３－９に直接接続されるパッド１２５－１２は直接接続されない。
このように、ＴＳＶが直接接続されているパッド同士が直接接続されないように、サブチップＳＣ０の信号経路１２２－２及びサブチップＳＣ１の信号経路１２２－９において、サブチップ間においてＴＳＶの位置をずらし、信号経路を迂回することで、ロジック素子層を挿入することができる。
また、サブチップＳＣ０の信号経路１２２－２及びサブチップＳＣ１の信号経路１２２－９からなる信号経路ＳＬ２において、サブチップＳＣ０にロジック素子層が設けられている。
以上のように、２つのサブチップからなる信号経路ＳＬ２において、ロジック素子層は、少なくとも１つのサブチップ内に設けられていれば良い。
更にサブチップＳＣ０の信号経路１２２－３及びサブチップＳＣ１の信号経路１２２－８が、パッド１２５－４とパッド１２５－１１との間に設けられたマイクロバンプＭＢ２－３により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ１となる。この信号経路ＳＬ１は、パッドよりも下層の配線層を介すことなく、パッドとバンプとがビアによって直接接続されている。この信号経路ＳＬ１は、例えば電源電圧及び接地電圧ＧＮＤに関する信号経路である。
また、サブチップＳＣ０の信号経路１２２－４及びサブチップＳＣ１の信号経路１２２－７が、パッド１２５－５とパッド１２５－１０との間に設けられたマイクロバンプＭＢ２－４により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ３となる。ここで、ビア１２３－４及び１２３－７のｘｙ平面における位置は一致していない。そのため、ビア１２３－４に直接接続されるパッド１２５－５、及びビア１２３－７に直接接続されるパッド１２５－１０は直接接続されない。
このように、サブチップＳＣ０の信号経路１２２－４及びサブチップＳＣ１の信号経路１２２－７において、ＴＳＶが直接接続されているパッド同士が直接接続されないように、サブチップ間においてＴＳＶの位置をずらし、信号経路を迂回することで、ロジック素子層を挿入することができる。
また、サブチップＳＣ０の信号経路１２２－４及びサブチップＳＣ１の信号経路１２２－７からなる信号経路ＳＬ３において、サブチップＳＣ０にロジック素子層が設けられている。
更に、サブチップＳＣ０の信号経路１２２－５及びサブチップＳＣ１の信号経路１２２－６が、パッド１２５－７とパッド１２５－９との間に設けられたマイクロバンプＭＢ２－５により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ３となる。ここで、ビア１２３－５及び１２３－６のｘｙ平面における位置は一致していない。そのため、ビア１２３－５に直接接続されるパッド１２５－８、及びビア１２３－６に直接接続されるパッド１２５－９は直接接続されない。
このように、サブチップＳＣ０の信号経路１２２－５及びサブチップＳＣ１の信号経路１２２－６において、ＴＳＶが直接接続されているパッド同士が直接接続されないように、サブチップ間においてＴＳＶの位置をずらし、信号経路を迂回することで、ロジック素子層を挿入することができる。
また、サブチップＳＣ０の信号経路１２２－５及びサブチップＳＣ１の信号経路１２２－６からなる信号経路ＳＬ３において、サブチップＳＣ０にロジック素子層が設けられている。
ここでは、特に図示していないが、２つのサブチップからなる信号経路ＳＬ３において、ロジック素子層は、少なくとも１つのサブチップ内に設けられていれば良い。
＜１－３－２＞ 効果
上述した実施形態によれば、半導体基板２０及び素子層２１に１種類のＴＳＶ（ビア）が設けられている２つのサブチップの上面同士を接合させる。
第１実施形態の変形例１では、同じサブチップの下面同士を接合させた。
第１実施形態では、異なるサブチップの下面同士を接合させた。そのため、第１実施形態では、異なるサブチップのビアの位置が、鏡面対象になっている必要がある。上述したように、ロジック素子層を設ける場合、ロジック素子層が設けられる信号経路において、あるチップのビアと、他方のチップのビアと、は直接接続されない。そのため、ロジック素子層が設けられる信号経路においては、他のビアに直接接続されないように、サブチップ内のパッドより下層の配線層を引き回す必要があった。
しかし、第１実施形態の変形例１では、同じサブチップの下面同士で接合しているため、サブチップ内のパッドより下層の配線層による引き回しが、第１実施形態よりも少なくなっている。その結果、配線層による抵抗が抑制され、第１実施形態の変形例１では、第１実施形態よりも抵抗の少ない半導体装置を実現することが可能となる。
そして、第１実施形態と同様に、製造難易度及び製造コストを抑制しつつ、電源電圧及び接地電圧ＧＮＤの抵抗を抑制することができる。
＜１－４＞ 変形例２
次に、第１実施形態の変形例２について説明する。第１実施形態の変形例２では、サブチップの配線パターンが第１実施形態の変形例１と異なる。第１実施形態では、信号経路２２－４と、信号経路２２－７と、からなる信号経路において、信号が内部回路に流れるためのパッド２５－５及び２５－１２が設けられていた。そこで、第１実施形態の変形例２では、サブチップが信号を内部回路に流すためのパッドを備えつつ、第１実施形態の変形例１と同様の方式によりコアチップが積層される場合について説明する。
＜１－４－１＞ 構成
＜１－４－１－１＞ サブチップの構成
サブチップＳＣ０及びＳＣ１のレイアウトは、第１実施形態で説明したレイアウトと同様である。
＜１－４－１－１－１＞ サブチップＳＣ０の断面
図１７を用いて、第１実施形態の変形例２に係る半導体装置のサブチップの配線パターンの一例を説明する。図１７は、第１実施形態の変形例２に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図１７では、一例として、信号経路ＳＬ１～ＳＬ３の一部を構成する配線パターンを示している。
図１７に示すように、半導体基板１４０の上面には、素子層１４１が設けられる。なお、図１７では、簡単のため、信号経路以外の内部回路については、記載を省略している。
図１７では、複数の信号経路１４２（１４２－１、１４２－２、１４２－３、１４２－４、及び１４２－５）を示している。
半導体基板１４０及び素子層１４１には、ＴＳＶとして機能する複数のビア１４３（１４３－１、１４３－２、１４３－３、１４３－４、及び１４３－５）が設けられる。半導体基板１４０の下面のうちビア１４３－１～１４３－５が露出した部分にはそれぞれ、端子Ｔａ１～Ｔａ３として機能する複数のバンプ１４４（１４４－１、１４４－２、１４４－３、１４４－４、及び１４４－５）が設けられる。素子層１４１の上面には、複数のパッド１４５（１４５－１、１４５－２、１４５－３、１４５－４、１４５－５、１４５－６、１４５－７、１４５－８、及び１４５－９）が設けられる。パッド１４５の上面は、素子層１４１の上面に露出する。素子層１４１内には、インバータＩＮＶＡ、またはＩＮＶＢとして機能するロジック素子層１４６、１４７、及び１４８並びに配線層１４９～１５４が設けられる。
信号経路１４２－１は、バンプ１４４－１（Ｔａ２またはＴｂ３）と、バンプ１４４－１に接続されるビア１４３－１と、ビア１４３－１に接続されるパッド１４５－１と、を備えている。パッド１４５－１は、他チップと直接接続される他チップ接続領域を有する。なお、ここで「他チップ」とは、サブチップＳＣ１を意味する。
信号経路１４２－２は、バンプ１４４－２（Ｔａ２またはＴｂ３）と、バンプ１４４－２に接続されるビア１４３－２と、ビア１４３－２に接続されるパッド１４５－２と、ロジック素子層１４６と、パッド１４５－２及びロジック素子層１４６の入力端を接続する配線層１４９と、パッド１４５－３と、パッド１４５－３、及びロジック素子層１４６の出力端を接続する配線層１３０と、を備えている。パッド１４５－２は、他チップと直接接続されない。つまり、パッド１４５－２は、他チップ接続領域を有さない。パッド１４５－３は、他チップと直接接続される他チップ接続領域を有する。
信号経路１４２－３は、バンプ１４４－３（Ｔａ１またはＴｂ１）と、バンプ１４４－３に接続されるビア１４３－３と、ビア１４３－３に接続されるパッド１４５－４と、を備えている。パッド１４５－４は、他チップと直接接続される他チップ接続領域を有する。
信号経路１４２－４は、バンプ１４４－４（Ｔａ３またはＴｂ２）と、バンプ１４４－４に接続されるビア１４３－４と、ビア１４３－４に接続されるパッド１４５－７と、パッド１４５－５と、パッド１４５－６と、ロジック素子層１４７と、パッド１４５－７、パッド１４５－５及びロジック素子層１４７の出力端を接続する配線層１５１と、パッド１４５－６及びロジック素子層１４７の入力端を接続する配線層１５２と、を備えている。パッド１４５－７は、他チップと直接接続されない。つまり、パッド１４５－７は、他チップ接続領域を有さない。パッド１４５－５、１４５－６は、他チップと直接接続される他チップ接続領域を有する。パッド１４５－５は、信号を内部回路に流すためのパッドである。
信号経路１４２－５は、バンプ１４４－５（Ｔａ３またはＴｂ２）と、バンプ１４４－５に接続されるビア１４３－５と、ビア１４３－５に接続されるパッド１４５－９と、パッド１４５－８と、ロジック素子層１４８と、パッド１４５－９及びロジック素子層１４８の出力端を接続する配線層１５３と、パッド１４５－８及びロジック素子層１４８の入力端を接続する配線層１５４と、を備えている。パッド１４５－９は、他チップと直接接続されない。つまり、パッド１４５－９は、他チップ接続領域を有さない。パッド１４５－８は、他チップと直接接続される他チップ接続領域を有する。
サブチップＳＣ０の下面と、他のサブチップＳＣ０の下面と、が貼り合わされる。そのため、サブチップＳＣ０のビアは、他のサブチップＳＣ０の下面に関して鏡像対称に設計されている。つまり、サブチップＳＣ０においては、サブチップＳＣ０のｘｚ平面のｘ軸方向の中心（例えば図１７のビア１４３－３）に対して鏡像対称になるようにビアが設けられる。
以上のように配置されたサブチップＳＣ０の配線パターンは、例えば、図１７に示されたシンボルＰ５に対応付けられる。
なお、ここでは図示していないが、各パッド１４５または配線層１４９～１５４は内部回路に接続されても良い。
＜１－４－１－１－２＞ サブチップＳＣ１の断面
図１８を用いて、第１実施形態の変形例２に係る半導体装置のサブチップの配線パターンの一例を説明する。図１８は、第１実施形態の変形例２に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図１８では、一例として、信号経路ＳＬ１～ＳＬ３の一部を構成する配線パターンを示している。
図１８に示すように、半導体基板１４０の上面には、素子層１４１が設けられる。なお、図１８では、簡単のため、信号経路以外の内部回路については、記載を省略している。
図１８では、複数の信号経路１４２（１４２－６、１４２－７、１４２－８、１４２－９、及び１４２－１０）を示している。
半導体基板１４０及び素子層１４１には、ＴＳＶとして機能する複数のビア１４３（１４３－６、１４３－７、１４３－８、１４３－９、及び１４３－１０）が設けられる。半導体基板１４０の下面のうちビア１４３－６～１４３－１０が露出した部分にはそれぞれ、端子Ｔｂ１～Ｔｂ３として機能する複数のバンプ１４４（１４４－６、１４４－７、１４４－８、１４４－９、及び１４４－１０）が設けられる。素子層１４１の上面には、複数のパッド１４５（１４５－１０、１４５－１１、１４５－１４、１４５－１３、１４５－１４、１４５－１５、及び１４５－１６）が設けられる。パッド１４５の上面は、素子層１４１の上面に露出する。素子層１４１内には、インバータＩＮＶＡ、またはＩＮＶＢとして機能するロジック素子層１５５並びに配線層１５６及び１５７が設けられる。
信号経路１４２－６は、バンプ１４４－６（Ｔｂ３またはＴａ２）と、バンプ１４４－６に接続されるビア１４３－６と、ビア１４３－６に接続されるパッド１４５－１０と、を備えている。パッド１４５－１０は、他チップと直接接続される他チップ接続領域を有する。なお、ここで「他チップ」とは、サブチップＳＣ０を意味する。
信号経路１４２－７は、バンプ１４４－７（Ｔｂ３またはＴａ２）と、バンプ１４４－７に接続されるビア１４３－７と、ビア１４３－７に接続されるパッド１４５－１１と、パッド１４５－１２と、を備えている。パッド１４５－１１、１４５－１２は、他チップと直接接続される他チップ接続領域を有する。パッド１４５－１２は、信号を内部回路に流すためのパッドである。
信号経路１４２－８は、バンプ１４４－８（Ｔｂ１またはＴａ１）と、バンプ１４４－８に接続されるビア１４３－８と、ビア１４３－８に接続されるパッド１４５－１３と、を備えている。パッド１４５－１３は、他チップと直接接続される他チップ接続領域を有する。
信号経路１４２－９は、バンプ１４４－９（Ｔｂ２またはＴａ３）と、バンプ１４４－９に接続されるビア１４３－９と、ビア１４３－９に接続されるパッド１４５－１４と、を備えている。パッド１４５－１４は、他チップと直接接続される他チップ接続領域を有する。
信号経路１４２－１０は、バンプ１４４－１０（Ｔｂ２またはＴａ３）と、バンプ１４４－１０に接続されるビア１４３－１０と、ビア１４３－１０に接続されるパッド１４５－１５と、パッド１４５－１６と、ロジック素子層１５５と、パッド１４５－１５及びロジック素子層１５５の出力端を接続する配線層１５６と、パッド１４５－１６及びロジック素子層１５５の入力端を接続する配線層１５７と、を備えている。パッド１４５－１５は、他チップと直接接続されない。つまり、パッド１４５－１５は、他チップ接続領域を有さない。パッド１４５－１６は、他チップと直接接続される他チップ接続領域を有する。
サブチップＳＣ１の下面と、他のサブチップＳＣ１の下面と、が貼り合わされる。そのため、サブチップＳＣ１のビアは、他のサブチップＳＣ１の下面に関して鏡像対称に設計されている。つまり、サブチップＳＣ１においては、サブチップＳＣ１のｘｚ平面のｘ軸方向の中心（例えば図１８のビア１４３－１３）に対して鏡像対称になるようにビアが設けられる。
以上のように配置されたサブチップＳＣ１の配線パターンは、例えば、図１８に示されたシンボルＰ６に対応付けられる。
なお、ここでは図示していないが、各パッド１４５または配線層１５６及び１５７は内部回路に接続されても良い。
＜１－４－１－２＞ 積層構造
次に、第１実施形態の変形例２に係る半導体装置のコアチップ群の積層構造について、図１９を用いて説明する。図１９は、第１実施形態の変形例２に係る半導体装置のコアチップ群の積層構造を説明するための断面図である。図１９は、図１７及び図１８において示されたサブチップＳＣ０及びＳＣ１がこの順に積層された構造を示している。
図１９に示すように、サブチップＳＣ０の上面は、サブチップＳＣ１の上面と貼り合わされる。サブチップＳＣ０の他チップ接続領域を有するパッド１４５の位置はそれぞれ、サブチップＳＣ１の他チップ接続領域を有するパッド１４５の位置と整合する。具体的には、サブチップＳＣ０のパッド１４５－１、１４５－３、１４５－４～１４５－６、及び１４５－８の位置はそれぞれ、サブチップＳＣ１のパッド１４５－１６、１４５－１４～１４５－１０の位置と整合する。
また、サブチップＳＣ０の下面は、他のサブチップＳＣ０の下面と貼り合わされる。サブチップＳＣ０のビア１４３の位置と、他のサブチップＳＣ０のビア１４３の位置とは、互いの上面同士が向かい合う面に関して鏡像対称に設計されている。このため、サブチップＳＣ０のビア１４３－１～１４３－５の位置はそれぞれ、他のサブチップＳＣ０のビア１４３－５～１４３－１の位置と整合する。
また、サブチップＳＣ１の下面は、他のサブチップＳＣ１の下面と貼り合わされる。サブチップＳＣ１のビア１４３の位置と、他のサブチップＳＣ１のビア１４３の位置とは、互いの上面同士が向かい合う面に関して鏡像対称に設計されている。このため、サブチップＳＣ１のビア１４３－６～１４３－１０の位置はそれぞれ、他のサブチップＳＣ１のビア１４３－１０～１４３－６の位置と整合する。
以上のように構成されることにより、サブチップＳＣ０の信号経路１４２－１及びサブチップＳＣ１の信号経路１４２－１０が、パッド１４５－１とパッド１４５－１６との間に設けられたマイクロバンプＭＢ３－１により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ２となる。ここで、ビア１４３－１及び１４３－１０のｘｙ平面における位置は一致していない。そのため、ビア１４３－１に直接接続されるパッド１４５－１、及びビア１４３－１０に直接接続されるパッド１４５－１５は直接接続されない。
このように、サブチップＳＣ０の信号経路１４２－１及びサブチップＳＣ１の信号経路１４２－１０において、ＴＳＶが直接接続されているパッド同士が直接接続されないように、サブチップ間においてＴＳＶの位置をずらし、信号経路を迂回することで、ロジック素子層を挿入することができる。
また、サブチップＳＣ０の信号経路１４２－１及びサブチップＳＣ１の信号経路１４２－１０からなる信号経路ＳＬ２において、サブチップＳＣ１にロジック素子層が設けられている。
また、サブチップＳＣ０の信号経路１４２－２及びサブチップＳＣ１の信号経路１４２－９が、パッド１４５－３とパッド１４５－１４との間に設けられたマイクロバンプＭＢ３－２により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ２となる。ここで、ビア１４３－２及び１４３－９のｘｙ平面における位置は一致していない。そのため、ビア１４３－２に直接接続されるパッド１４５－２、及びビア１４３－９に直接接続されるパッド１４５－１４は直接接続されない。
このように、サブチップＳＣ０の信号経路１４２－２及びサブチップＳＣ１の信号経路１４２－９において、ＴＳＶが直接接続されているパッド同士が直接接続されないように、サブチップ間においてＴＳＶの位置をずらし、信号経路を迂回することで、ロジック素子層を挿入することができる。
また、サブチップＳＣ０の信号経路１４２－２及びサブチップＳＣ１の信号経路１４２－９からなる信号経路ＳＬ２において、サブチップＳＣ０にロジック素子層が設けられている。
以上のように、２つのサブチップからなる信号経路ＳＬ２において、ロジック素子層は、少なくとも１つのサブチップ内に設けられていれば良い。
更にサブチップＳＣ０の信号経路１４２－３及びサブチップＳＣ１の信号経路１４２－８が、パッド１４５－４とパッド１４５－１３との間に設けられたマイクロバンプＭＢ３－３により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ１となる。この信号経路ＳＬ１は、パッドよりも下層の配線層を介すことなく、パッドとバンプとがビアによって直接接続されている。この信号経路ＳＬ１は、例えば電源電圧及び接地電圧ＧＮＤに関する信号経路である。
また、サブチップＳＣ０の信号経路１４２－４及びサブチップＳＣ１の信号経路１４２－７が、パッド１４５－５とパッド１４５－１２との間に設けられたマイクロバンプＭＢ３－４、パッド１４５－６とパッド１４５－１１との間に設けられたマイクロバンプＭＢ３－５により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ３となる。ここで、ビア１４３－４及び１４３－７のｘｙ平面における位置は一致していない。そのため、ビア１４３－４に直接接続されるパッド１４５－７、及びビア１４３－７に直接接続されるパッド１４５－１１は直接接続されない。
このように、サブチップＳＣ０の信号経路１４２－４及びサブチップＳＣ１の信号経路１４２－７において、ＴＳＶが直接接続されているパッド同士が直接接続されないように、サブチップ間においてＴＳＶの位置をずらし、信号経路を迂回することで、ロジック素子層を挿入することができる。
また、サブチップＳＣ０の信号経路１４２－４及びサブチップＳＣ１の信号経路１４２－７からなる信号経路ＳＬ３において、サブチップＳＣ０にロジック素子層が設けられている。
更に、サブチップＳＣ０の信号経路１４２－５及びサブチップＳＣ１の信号経路１４２－６が、パッド１４５－８とパッド１４５－１０との間に設けられたマイクロバンプＭＢ３－６により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ３となる。ここで、ビア１４３－５及び１４３－６のｘｙ平面における位置は一致していない。そのため、ビア１４３－５に直接接続されるパッド１４５－９、及びビア１４３－６に直接接続されるパッド１４５－１０は直接接続されない。
このように、サブチップＳＣ０の信号経路１４２－５及びサブチップＳＣ１の信号経路１４２－６において、ＴＳＶが直接接続されているパッド同士が直接接続されないように、サブチップ間においてＴＳＶの位置をずらし、信号経路を迂回することで、ロジック素子層を挿入することができる。
また、サブチップＳＣ０の信号経路１４２－５及びサブチップＳＣ１の信号経路１４２－６からなる信号経路ＳＬ３において、サブチップＳＣ０にロジック素子層が設けられている。
ここでは、特に図示していないが、２つのサブチップからなる信号経路ＳＬ３において、ロジック素子層は、少なくとも１つのサブチップ内に設けられていれば良い。
＜１－４－２＞ 効果
上述した実施形態によれば、サブチップが信号を内部回路に流すためのパッドを備える場合でも、第１実施形態の変形例１と同様の効果を得ることができる。
＜２＞ 第２実施形態
次に、第２実施形態に係る半導体装置について説明する。第２実施形態に係る半導体装置は、チップ間でＴＳＶのアサインを変更できる配線パターンを備えている。以下では、第１実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第１実施形態と異なる部分について説明する。
＜２－１＞構成
＜２－１－１＞コアチップの信号経路
コアチップ群は、各コアチップ内の信号経路を介して電気的に接続される。
そこで、第２実施形態に係る半導体装置のコアチップの信号経路について、図２０を用いて説明する。図２０は、第２実施形態に係る半導体装置のコアチップの信号経路を説明するための回路図である。
図２０に示すように、第２実施形態に係る半導体装置のコアチップには、２種類の信号経路（ＳＬ４、ＳＬ５）が設けられる。
例えば、上述した、信号経路ＳＬ１～ＳＬ３は、ｚ軸方向において、端子Ｔａｘ（ｘは任意の数字）及びＴｂｘの組がコアチップ毎に設けられ、端子Ｔａｘから入力された信号または電源が、他の端子（例えばＴａｙ（ｙはｘ以外の数字））に入力されないような信号経路であった。
信号経路ＳＬ４は、端子Ｔａ４－１と、Ｔａ４－２と、Ｔｂ４－１と、Ｔｂ４－２と、端子Ｔａ４－１及びＴｂ４－２を接続するコアチップＣＣの内部に設けられた配線層と、端子Ｔａ４－２及びＴｂ４－１を接続するコアチップＣＣの内部に設けられた配線層と、を備えている。この信号経路ＳＬ４により、信号または電源が入力される端子のアサインをチップ毎に変えることができる。
例えば、コアチップＣＣ０において、端子Ｔａ４－１から入力された信号は、端子Ｔｂ４－２から出力され、コアチップＣＣ１の端子Ｔａ４－２から入力される。また、コアチップＣＣ０において、端子Ｔａ４－２から入力された信号は、端子Ｔｂ４－１から出力され、コアチップＣＣ１の端子Ｔａ４－１から入力される。このように、信号経路ＳＬ４では、コアチップごとに信号の入力先（端子）が入れ替わる。
信号経路ＳＬ５は、端子Ｔａ５－１と、Ｔａ５－２と、Ｔｂ５－１と、Ｔｂ５－２と、端子Ｔａ５－１及びＴｂ５－２を接続するコアチップＣＣの内部に設けられた配線層と、端子Ｔａ５－２及びＴｂ５－１を接続するコアチップＣＣの内部に設けられた配線層と、端子Ｔａ５－１及びＴｂ５－２の間の配線層上に設けられ、端子Ｔａ５－１に接続された入力端、及び端子Ｔｂ５－２に接続された出力端を備えるインバータＩＮＶＣ－１と、端子Ｔａ５－２及びＴｂ５－１の間の配線層上に設けられ、端子Ｔａ５－２に接続された入力端、及び端子Ｔｂ５－１に接続された出力端を備えるインバータＩＮＶＣ－２と、を備えている。この信号経路ＳＬ５により、１つの信号または電源のコンタクトのアサインをチップ毎に変えることができる。
＜２－１－２＞ サブチップの構成
サブチップＳＣ０及びＳＣ１のレイアウトは、第１実施形態で説明したレイアウトと同様である。
＜２－１－２－１＞ サブチップＳＣ０の断面
図２１を用いて、第２実施形態に係る半導体装置のサブチップの配線パターンの一例を説明する。図２１は、第２実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図２１では、一例として、信号経路ＳＬ４及びＳＬ５の一部を構成する配線パターンを示している。
図２１に示すように、半導体基板２２０の上面には、素子層２２１が設けられる。なお、図２１では、簡単のため、信号経路以外の内部回路については、記載を省略している。
図２１では、複数の信号経路２２２（２２２－１、２２２－２、及び２２２－３）を示している。
半導体基板２２０及び素子層２２１には、ＴＳＶとして機能する複数のビア２２３（２２３－１、２２３－２、２２３－３、２２３－４、２２３－５、及び２２３－６）が設けられる。半導体基板２２０の下面のうちビア２２３－１～２２３－６が露出した部分にはそれぞれ、端子Ｔａ４－１、Ｔａ４－２、Ｔａ５－１、及びＴａ５－２として機能する複数のバンプ２２４（２２４－１、２２４－２、２２４－３、２２４－４、２２４－５、及び２２４－６）が設けられる。素子層２２１の上面には、複数のパッド２２５（２２５－１、２２５－２、２２５－３、２２５－４、２２５－５、２２５－６、及び２２５－７）が設けられる。パッド２２５の上面は、素子層２２１の上面に露出する。素子層２２１内には、インバータＩＮＶＣ－２として機能するロジック素子層２２６並びに配線層２２７、２２８が設けられる。
信号経路２２２－１は、バンプ２２４－１（Ｔａ５－１）と、バンプ２２４－１に接続されるビア２２３－１と、ビア２２３－１に接続されるパッド２２５－１と、を備えている。パッド２２５－１において、ビア２２３－１に接続される領域に対向し、且つ素子層２２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド２２５－１において、例えば他チップと直接接続されない領域からｘ軸方向に延伸し、且つ素子層２２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。なお、ここで「他チップ」とは、サブチップＳＣ１を意味する。
また、信号経路２２２－１は、バンプ２２４－２（Ｔａ５－２）と、バンプ２２４－２に接続されるビア２２３－２と、ビア２２３－２に接続されるパッド２２５－３と、パッド２２５－２と、ロジック素子層２２６と、パッド２２５－３及びロジック素子層２２６の入力端を接続する配線層２２７と、パッド２２５－２及びロジック素子層２２６の出力端を接続する配線層２２８と、を備えている。パッド２２５－３は、他チップと直接接続されない。つまり、パッド２２５－３は、他チップ接続領域を有さない。パッド２２５－２は、他チップと直接接続される他チップ接続領域を有する。
信号経路２２２－２は、バンプ２２４－３（Ｔａ４－１）と、バンプ２２４－３に接続されるビア２２３－３と、ビア２２３－３に接続されるパッド２２５－４と、を備えている。パッド２２５－４において、ビア２２３－３に接続される領域に対向し、且つ素子層２２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド２２５－４において、例えば他チップと直接接続されない領域からｘ軸方向に延伸し、且つ素子層２２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
また信号経路２２２－２は、バンプ２２４－４（Ｔａ４－２）と、バンプ２２４－４に接続されるビア２２３－４と、ビア２２３－４に接続されるパッド２２５－５と、を備えている。パッド２２５－５において、ビア２２３－４に接続される領域に対向し、且つ素子層２２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド２２５－５において、例えば他チップと直接接続されない領域からｘ軸方向に延伸し、且つ素子層２２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
信号経路２２２－３は、バンプ２２４－５（Ｔａ４－１）と、バンプ２２４－５に接続されるビア２２３－５と、ビア２２３－５に接続されるパッド２２５－６と、を備えている。パッド２２５－６において、ビア２２３－５に接続される領域に対向し、且つ素子層２２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド２２５－６において、例えば他チップと直接接続されない領域と異なり、且つ素子層２２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
また信号経路２２２－３は、バンプ２２４－６（Ｔａ４－２）と、バンプ２２４－６に接続されるビア２２３－６と、ビア２２３－６に接続されるパッド２２５－７と、を備えている。パッド２２５－７において、ビア２２３－６に接続される領域に対向し、且つ素子層２２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド２２５－７において、例えば他チップと直接接続されない領域と異なり、且つ素子層２２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
以上のように配置されたサブチップＳＣ０の配線パターンは、例えば、図２１に示されたシンボルＰ７に対応付けられる。
なお、ここでは図示していないが、各パッド２２５または配線層２２７、２２８は内部回路に接続されても良い。
＜２－１－２－２＞ サブチップＳＣ０の上面
図２２を用いて、第２実施形態に係る半導体装置のサブチップの配線パターンの一例を説明する。図２２は、第２実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための上面図である。
図２２では、ｘｙ平面におけるパッド２２５－６と、パッド２２５－７と、の関係を示している。
図２２に示すように、ｘｙ平面において、パッド２２５－６は、多角形（図２２ではＬ型）の形状を有している。また、ｘｙ平面において、パッド２２５－７は、多角形（図２２では逆Ｌ型）の形状を有している。
そして、パッド２２５－６は、ビア接続領域２２３－５ａにてビア２２３－５に接続される。また、パッド２２５－６は、他チップ接続領域２２５－６ａを介して、他チップに接続される。
そして、パッド２２５－７は、ビア接続領域２２３－６ａにてビア２２３－６に接続される。また、パッド２２５－７は、他チップ接続領域２２５－７ａを介して、他チップに接続される。
図２２の例の場合、ビア接続領域２２３－５ａと、ビア接続領域２２３－６ａと、はｘ軸方向に沿った同一線上に位置する。また、他チップ接続領域２２５－６ａと、他チップ接続領域２２５－７ａと、はｙ軸方向に沿った同一線上に位置する。
以上のように配置されたサブチップＳＣ０のパッド２２５のパターンは、例えば、図２２に示されたシンボルＰａ７に対応付けられる。
＜２－１－２－３＞ サブチップＳＣ１の断面
図２３を用いて、第２実施形態に係る半導体装置のサブチップの配線パターンの一例を説明する。図２３は、第２実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図２３では、一例として、信号経路ＳＬ４及びＳＬ５の一部を構成する配線パターンを示している。
図２３に示すように、半導体基板２２０の上面には、素子層２２１が設けられる。なお、図２３では、簡単のため、信号経路以外の内部回路については、記載を省略している。
図２３では、複数の信号経路２２２（２２２－４、２２２－５、及び２２２－６）を示している。
半導体基板２２０及び素子層２２１には、ＴＳＶとして機能する複数のビア２２３（２２３－７、２２３－８、２２３－９、２２３－１０、２２３－１１、及び２２３－１２）が設けられる。半導体基板２２０の下面のうちビア２２３－７～２２３－１２が露出した部分にはそれぞれ、端子Ｔｂ４－１、Ｔｂ４－２、Ｔｂ５－１、及びＴｂ５－２として機能する複数のバンプ２２４（２２４－７、２２４－８、２２４－９、２２４－１０、２２４－１１、及び２２４－１２）が設けられる。素子層２２１の上面には、複数のパッド２２５（２２５－８、２２５－９、２２５－１０、２２５－１１、２２５－１２、２２５－１３、２２５－１４、及び２２５－１５）が設けられる。パッド２２５の上面は、素子層２２１の上面に露出する。素子層２２１内には、インバータＩＮＶＣ－１として機能するロジック素子層２２９並びに配線層２３１、２３２が設けられる。
信号経路２２２－４は、バンプ２２４－７（Ｔｂ４－２）と、バンプ２２４－７に接続されるビア２２３－７と、ビア２２３－７に接続されるパッド２２５－８と、を備えている。パッド２２５－８において、ビア２２３－７に接続される領域に対向し、且つ素子層２２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド２２５－８において、例えば他チップと直接接続されない領域と異なり、且つ素子層２２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。なお、ここで「他チップ」とは、サブチップＳＣ０を意味する。
また、信号経路２２２－４は、バンプ２２４－８（Ｔｂ４－１）と、バンプ２２４－８に接続されるビア２２３－８と、ビア２２３－８に接続されるパッド２２５－９と、を備えている。パッド２２５－９において、ビア２２３－８に接続される領域に対向し、且つ素子層２２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド２２５－９において、例えば他チップと直接接続されない領域と異なり、且つ素子層２２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
信号経路２２２－５は、バンプ２２４－９（Ｔｂ４－２）と、バンプ２２４－９に接続されるビア２２３－９と、ビア２２３－９に接続されるパッド２２５－１０と、パッド２２５－１２と、パッド２２５－１０及びパッド２２５－１２を接続する配線層２２７と、を備えている。パッド２２５－１０は、他チップと直接接続されない。つまり、パッド２２５－１０は、他チップ接続領域を有さない。パッド２２５－１２は、他チップと直接接続される他チップ接続領域を有する。
また信号経路２２２－５は、バンプ２２４－１０（Ｔａ４－１）と、バンプ２２４－１０に接続されるビア２２３－１０と、ビア２２３－１０に接続されるパッド２２５－１１と、を備えている。パッド２２５－１１において、ビア２２３－１０に接続される領域に対向し、且つ素子層２２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド２２５－１１において、例えば他チップと直接接続されない領域からｘ軸方向に延伸し、且つ素子層２２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
なお、パッド２２５－１１は、ｘ軸方向においてパッド２２５－１０及びパッド２２５－１２に挟まれるように位置する。
また、配線層２３０は、ビア２２３－１０に接続されないように設けられる。
信号経路２２２－６は、バンプ２２４－１１（Ｔｂ５－２）と、バンプ２２４－１１に接続されるビア２２３－１１と、ビア２２３－１１に接続されるパッド２２５－１３と、パッド２２５－１５と、ロジック素子層２２９と、パッド２２５－１３及びロジック素子層２２９の出力端を接続する配線層２３１と、パッド２２５－１５及びロジック素子層２２９の入力端を接続する配線層２３２と、を備えている。パッド２２５－１３は、他チップと直接接続されない。つまり、パッド２２５－１３は、他チップ接続領域を有さない。パッド２２５－１５は、他チップと直接接続される他チップ接続領域を有する。
また信号経路２２２－６は、バンプ２２４－１２（Ｔｂ５－１）と、バンプ２２４－１２に接続されるビア２２３－１２と、ビア２２３－１２に接続されるパッド２２５－１４と、を備えている。パッド２２５－１４において、ビア２２３－１２に接続される領域に対向し、且つ素子層２２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド２２５－１４において、例えば他チップと直接接続されない領域からｘ軸方向に延伸し、且つ素子層２２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
なお、パッド２２５－１４は、ｘ軸方向においてパッド２２５－１３及びパッド２２５－１５に挟まれるように位置する。
また、配線層２３２は、ビア２２３－１２に接続されないように設けられる。
サブチップＳＣ０のビアと、サブチップＳＣ１のビアと、は、互いの下面同士が向かい合う面に関して鏡像対称に設計されている。
以上のように配置されたサブチップＳＣ１の配線パターンは、例えば、図２３に示されたシンボルＰ８に対応付けられる。
なお、ここでは図示していないが、各パッド２２５または配線層２３１、２３２は内部回路に接続されても良い。
＜２－１－２－４＞ サブチップＳＣ１の上面
図２４を用いて、第２実施形態に係る半導体装置のサブチップの配線パターンの一例を説明する。図２４は、第２実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための上面図である。
図２４では、ｘｙ平面におけるパッド２２５－８と、パッド２２５－９と、の関係を示している。
図２４に示すように、ｘｙ平面において、パッド２２５－８は、多角形（図２４ではＬ型）の形状を有している。また、ｘｙ平面において、パッド２２５－９は、多角形（図２４では逆Ｌ型）の形状を有している。
そして、パッド２２５－８は、ビア接続領域２２３－７ａにてビア２２３－７に接続される。また、パッド２２５－８は、他チップ接続領域２２５－８ａを介して、他チップに接続される。
そして、パッド２２５－９は、ビア接続領域２２３－８ａにてビア２２３－８に接続される。また、パッド２２５－９は、他チップ接続領域２２５－９ａを介して、他チップに接続される。
図２４の例の場合、ビア接続領域２２３－７ａと、ビア接続領域２２３－８ａと、はｘ軸方向に沿った同一線上に位置する。また、他チップ接続領域２２５－８ａと、他チップ接続領域２２５－９ａと、はｙ軸方向に沿った同一線上に位置する。
以上のように配置されたサブチップＳＣ１のパッド２２５のパターンは、例えば、図２２に示されたシンボルＰａ８に対応付けられる。
＜２－１－３＞ 積層構造
次に、第２実施形態に係る半導体装置のコアチップ群の積層構造について、図２５を用いて説明する。図２５は、第２実施形態に係る半導体装置のコアチップ群の積層構造を説明するための断面図である。図２５は、図２１～図２４図２４において示されたサブチップＳＣ０及びＳＣ１がこの順に積層された構造を示している。
図２５に示すように、サブチップＳＣ０の上面は、サブチップＳＣ１の上面と貼り合わされる。サブチップＳＣ０の他チップ接続領域を有するパッド２２５の位置はそれぞれ、サブチップＳＣ１の他チップ接続領域を有するパッド２２５の位置と整合する。具体的には、サブチップＳＣ０のパッド２２５－１、２２５－２、２２５－４～２２５－７の位置はそれぞれ、サブチップＳＣ１のパッド２２５－８、２２５－９、２２５－１１、２２５－１２、２２５－１４、２２５－１５の位置と整合する。
また、サブチップＳＣ０の下面は、サブチップＳＣ１の下面と貼り合わされる。サブチップＳＣ０のビア２２３の位置と、サブチップＳＣ１のビア２２３の位置とは、互いの上面同士が向かい合う面に関して鏡像対称に設計されている。このため、サブチップＳＣ０のビア２２３－１～２２３－６の位置はそれぞれ、サブチップＳＣ１のビア２２３－１２～２２３－７の位置と整合する。
以上のように構成されることにより、サブチップＳＣ０の信号経路２２２－１及びサブチップＳＣ１の信号経路２２２－６が、パッド２２５－１とパッド２２５－１５との間に設けられたマイクロバンプＭＢ４－１により電気的に接続され、パッド２２５－２とパッド２２５－１４との間に設けられたマイクロバンプＭＢ４－２により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ５となる。
ここで、ビア２２３－１及び２２３－１２のｘｙ平面における位置は一致している。しかし、ビア２２３－１に直接接続されるパッド２２５－１、及びビア２２３－１２に直接接続されるパッド２２５－１４の間には絶縁体が設けられ、パッド２２５－１及び２２５－１４は直接接続されない。また、ビア２２３－２及び２２３－１１のｘｙ平面における位置は一致している。しかし、ビア２２３－２に直接接続されるパッド２２５－３、及びビア２２３－１１に直接接続されるパッド２２５－１３の間には絶縁体が設けられ、パッド２２５－３及び２２５－１３は直接接続されない。このように、２つのサブチップにおいて、互いの上面で向かい合っているＴＳＶに直結されたパッド同士を直接接続しない領域が存在する。そして、サブチップＳＣ０のパッド２２５－３は、サブチップＳＣ０内の他の配線層及びロジック素子層を介し、サブチップＳＣ０の上面に設けられた他のパッド２２５－２に接続される。サブチップＳＣ０のパッド２２５－２は、マイクロバンプＭＢ４－２を介して他方のサブチップＳＣ１のパッド２２５－１４に接続される。また、サブチップＳＣ１のパッド２２５－１３は、サブチップＳＣ１内の他の配線層及びロジック素子層を介し、サブチップＳＣ１の上面に設けられた他のパッド２２５－１５に接続される。サブチップＳＣ０のパッド２２５－１は、マイクロバンプＭＢ４－１を介して他方のサブチップＳＣ１のパッド２２５－１５に接続される。つまり、２つのサブチップにおいて、互いの上面で向かい合わないＴＳＶに直結されたパッド同士がチップ表面で電気的に接続されている。
このように、サブチップＳＣ０の信号経路２２２－１及びサブチップＳＣ１の信号経路２２２－６において、パッドを延伸させ、ＴＳＶが直接接続されているパッド同士を接続させないように信号経路を迂回する。これにより、ロジック素子層を挿入しつつ信号または電源が入力される端子のアサインをチップ毎に変えることができる。
サブチップＳＣ０の信号経路２２２－２及びサブチップＳＣ１の信号経路２２２－５が、パッド２２５－４とパッド２２５－１２との間に設けられたマイクロバンプＭＢ４－３により電気的に接続され、パッド２２５－５とパッド２２５－１１との間に設けられたマイクロバンプＭＢ４－４により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ４となる。
ここで、ビア２２３－３及び２２３－１０のｘｙ平面における位置は一致している。しかし、ビア２２３－３に直接接続されるパッド２２５－４、及びビア２２３－１０に直接接続されるパッド２２５－１１の間には絶縁体が設けられ、パッド２２５－４及び２２５－１１は直接接続されない。また、ビア２２３－４及び２２３－９のｘｙ平面における位置は一致している。しかし、ビア２２３－４に直接接続されるパッド２２５－５、及びビア２２３－９に直接接続されるパッド２２５－１０の間には絶縁体が設けられ、パッド２２５－５及び２２５－１０は直接接続されない。このように、２つのサブチップにおいて、互いの上面で向かい合っているＴＳＶに直結されたパッド同士を直接接続しない領域が存在する。そして、サブチップＳＣ１のパッド２２５－１０は、サブチップＳＣ１内の他の配線層を介し、サブチップＳＣ１の上面に設けられた他のパッド２２５－１２に接続される。サブチップＳＣ１のパッド２２５－１２は、マイクロバンプＭＢ４－３を介して他方のサブチップＳＣ０のパッド２２５－４に接続される。また、サブチップＳＣ０のパッド２２５－５は、マイクロバンプＭＢ４－４を介して他方のサブチップＳＣ１のパッド２２５－１１に接続される。つまり、２つのサブチップにおいて、互いの上面で向かい合わないＴＳＶに直結されたパッド同士がチップ表面で電気的に接続されている。
このように、サブチップＳＣ０の信号経路２２２－２及びサブチップＳＣ１の信号経路２２２－５において、パッドを延伸させ、ＴＳＶが直接接続されているパッド同士を接続させないように信号経路を迂回することで、信号または電源が入力される端子のアサインをチップ毎に変えることができる。
サブチップＳＣ０の信号経路２２２－３及びサブチップＳＣ１の信号経路２２２－４が、パッド２２５－６とパッド２２５－９との間に設けられたマイクロバンプＭＢ４－５（１）により電気的に接続され、パッド２２５－７とパッド２２５－８との間に設けられたマイクロバンプＭＢ４－５（２）により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ４となる。
ここで、ビア２２３－５及び２２３－８のｘｙ平面の位置は一致している。しかし、ビア２２３－５に直接接続されるパッド２２５－６、及びビア２２３－８に直接接続されるパッド２２５－９の間には絶縁体が設けられ、パッド２２５－６及び２２５－９は直接接続されない。また、ビア２２３－６及び２２３－７のｘｙ平面の位置は一致している。しかし、ビア２２３－６に直接接続されるパッド２２５－７、及びビア２２３－７に直接接続されるパッド２２５－８の間には絶縁体が設けられ、パッド２２５－７及び２２５－８は直接接続されない。このように、２つのサブチップにおいて、互いの上面で向かい合っているＴＳＶに直結されたパッド同士を直接接続しない領域が存在する。
このように、サブチップＳＣ０の信号経路２２２－３及びサブチップＳＣ１の信号経路２２２－４において、パッドを延伸させ、ＴＳＶが直接接続されているパッド同士を接続させないように信号経路を迂回することで、信号または電源が入力される端子のアサインをチップ毎に変えることができる。
なお、上述した、信号経路２２２－１及び信号経路２２２－６、または信号経路２２２－２及び信号経路２２２－５によれば、配線層を引き回すことによって、信号経路ＳＬ５、または信号経路ＳＬ４を実現している。しかし、信号経路２２２－３及信号経路２２２－４によれば、パッドの形状を工夫することで、信号経路ＳＬ４を実現する。
ここで、図２６を用いて、パッド２２５－６及び２２５－８の接続方法と、パッド２２５－７及び２２５－９の接続方法について説明する。図２６は、第２実施形態に係る半導体装置の２つのサブチップを積層する場合における、各サブチップのパッドの関係を示した図である。図２６は、サブチップの積層時におけるパッド２２５－６及び２２５－７のｘｙ平面と、パッド２２５－８及び２２５－９のｘｙ平面と、を示した図である。
図２６に示すように、サブチップＳＣ０及びサブチップＳＣ１は、背合わせで積層される。そのため、図２６では、サブチップＳＣ１のパッド２２５－８及び２２５－９のパターンを、図２４で示したパターンを左右１８０度回転させた状態で示す。
パッド２２５－８の接続領域２２５－８ａは、ｚ軸方向において、パッド２２５－６の接続領域２２５－６ａの上方に位置する。そして、パッド２２５－６の接続領域２２５－６ａと、パッド２２５－８の接続領域２２５－８ａと、はマイクロバンプＭＢ４－５（１）を介して接続される。
また、パッド２２５－９の接続領域２２５－９ａは、ｚ軸方向において、パッド２２５－７の接続領域２２５－７ａの上方に位置する。そして、パッド２２５－７の接続領域２２５－７ａと、パッド２２５－９の接続領域２２５－９ａと、はマイクロバンプＭＢ４－５（２）を介して接続される。
つまり、２つのサブチップにおいて、互いの上面で向かい合わないＴＳＶに直結されたパッド同士がチップ表面で電気的に接続されている。
＜２－１－４＞ 信号または電源の流れ
ここで、図２７を用いて、信号または電源の流れを示す。図２７は、第２実施形態に係る半導体装置のコアチップ群の積層構造における信号または電源の流れを説明するための断面図である。なお、ここでは簡単のため、信号または電源が流れる端子（バンプ）及びビアに着目して説明する。
まず、信号経路２２２－１及び２２２－６からなる経路について説明する。端子Ｔａ５－１に入力された信号または電源は、ビア２２３－１、ビア２２３－１１を介し、端子Ｔｂ５－２から出力される。また、端子Ｔａ５－２に入力された信号または電源は、ビア２２３－２、ビア２２３－１２を介し、端子Ｔｂ５－１から出力される。（矢印Ａ１、Ａ２参照）。このように、本実施形態では、信号または電源が入力される端子がチップ毎に入れ替わる信号経路ＳＬ５を実現することができる。
次に、信号経路２２２－２及び２２２－５からなる経路について説明する。端子Ｔａ４－１に入力された信号または電源は、ビア２２３－３、ビア２２３－９を介し、端子Ｔｂ４－２から出力される。また、端子Ｔｂ４－２に入力された信号または電源は、ビア２２３－９、ビア２２３－３を介し、端子Ｔａ４－１から出力される。また、端子Ｔａ４－２に入力された信号または電源は、ビア２２３－４、ビア２２３－１０を介し、端子Ｔｂ４－１から出力される。また、端子Ｔｂ４－１に入力された信号または電源は、ビア２２３－１０、ビア２２３－４を介し、端子Ｔａ４－２から出力される。（矢印Ａ３、Ａ４参照）。このように、本実施形態では、信号または電源が入力されるＴＳＶがチップ毎に入れ替わる信号経路ＳＬ４を実現することができる。
次に、信号経路２２２－３及び２２２－４からなる経路について説明する。端子Ｔａ４－１に入力された信号または電源は、ビア２２３－５、ビア２２３－７を介し、端子Ｔｂ４－２から出力される。また、端子Ｔｂ４－２に入力された信号または電源は、ビア２２３－７、ビア２２３－５を介し、端子Ｔａ４－１から出力される。また、端子Ｔａ４－２に入力された信号または電源は、ビア２２３－６、ビア２２３－８を介し、端子Ｔｂ４－１から出力される。また、端子Ｔｂ４－１に入力された信号または電源は、ビア２２３－８、ビア２２３－６を介し、端子Ｔａ４－２から出力される。（矢印Ａ５、Ａ６参照）。このように、本実施形態では、信号または電源が入力されるＴＳＶがチップ毎に入れ替わる信号経路ＳＬ４を実現することができる。
＜２－２＞ 効果
上述した実施形態によれば、２つのサブチップにおいて、向かい合わないＴＳＶに直結されたパッド同士をチップ表面で電気的に接続する構成を有している。これにより、第１実施形態と同様の効果を得つつ、且つ信号／電源のＴＳＶアサインをチップ毎に変える構造を実現することが可能となる。
＜２－３＞ 第２実施形態の変形例
次に、第２実施形態の変形例について説明する。第２実施形態の変形例では、コアチップの積層方法が第２実施形態と異なる。
＜２－３－１＞構成
＜２－３－１－１＞コアチップの信号経路
コアチップ群は、各コアチップ内の信号経路を介して電気的に接続される。
そこで、第２実施形態の変形例に係る半導体装置のコアチップの信号経路について、図２８を用いて説明する。図２８は、第２実施形態の変形例に係る半導体装置のコアチップの信号経路を説明するための回路図である。
図２８に示すように、第２実施形態の変形例に係る半導体装置のコアチップには、信号経路（ＳＬ６）が設けられる。
信号経路ＳＬ６は、端子Ｔａ６－１と、Ｔａ６－２と、Ｔｂ６－１と、Ｔｂ６－２と、端子Ｔａ６－１及びＴｂ６－２を接続するコアチップＣＣの内部に設けられた配線層と、端子Ｔａ６－２及びＴｂ６－１を接続するコアチップＣＣの内部に設けられた配線層と、端子Ｔａ６－１及びＴｂ６－２の間の配線層上に設けられ、端子Ｔａ６－１に接続された出力端、及び端子Ｔｂ６－２に接続された入力端を備えるインバータＩＮＶＤ－１と、端子Ｔａ６－２及びＴｂ６－１の間の配線層上に設けられ、端子Ｔａ６－２に接続された出力端、及び端子Ｔｂ６－１に接続された入力端を備えるインバータＩＮＶＤ－２と、を備えている。この信号経路ＳＬ６により、１つの信号または電源のコンタクトのアサインをチップ毎に変えることができる。
＜２－３－１－２＞ サブチップの構成
サブチップＳＣ０及びＳＣ１のレイアウトは、第１実施形態で説明したレイアウトと同様である。
＜２－３－１－２－１＞ サブチップＳＣ０の断面
図２９を用いて、第２実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明する。図２９は、第２実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図２９では、一例として、信号経路ＳＬ４～ＳＬ６の一部を構成する配線パターンを示している。
図２９に示すように、半導体基板３２０の上面には、素子層３２１が設けられる。なお、図２９では、簡単のため、信号経路以外の内部回路については、記載を省略している。
図２９では、複数の信号経路３２２（３２２－１、３２２－２、３２２－３、及び３２２－４）を示している。
半導体基板３２０及び素子層３２１には、ＴＳＶとして機能する複数のビア３２３（３２３－１、３２３－２、３２３－３、３２３－４、３２３－５、３２３－６、３２３－７、及び３２３－８）が設けられる。半導体基板３２０の下面のうちビア３２３－１～３２３－８が露出した部分にはそれぞれ、端子Ｔａ４－１、Ｔａ４－２、Ｔａ５－１、Ｔａ５－２、Ｔａ６－１、及びＴａ６－２として機能する複数のバンプ３２４（３２４－１、３２４－２、３２４－３、３２４－４、３２４－５、３２４－６、３２４－７、及び３２４－８）が設けられる。素子層３２１の上面には、複数のパッド３２５（３２５－１、３２５－２、３２５－３、３２５－４、３２５－５、３２５－６、３２５－７、３２５－８、３２５－９、及び３２５－１０）が設けられる。パッド３２５の上面は、素子層３２１の上面に露出する。素子層３２１内には、インバータＩＮＶＣ、またはＩＮＶＤとして機能するロジック素子層３２６及び３２７並びに配線層３２８～３３１が設けられる。
信号経路３２２－１は、バンプ３２４－１（Ｔａ４－１またはＴｂ４－２）と、バンプ３２４－１に接続されるビア３２３－１と、ビア３２３－１に接続されるパッド３２５－１と、を備えている。パッド３２５－１において、ビア３２３－１に接続される領域に対向し、且つ素子層３２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド３２５－１において、例えば他チップと直接接続されない領域から延伸し、且つ素子層３２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。なお、ここで「他チップ」とは、サブチップＳＣ１を意味する。
また信号経路３２２－１は、バンプ３２４－２（Ｔａ４－２またはＴｂ４－１）と、バンプ３２４－２に接続されるビア３２３－２と、ビア３２３－２に接続されるパッド３２５－２と、を備えている。パッド３２５－２において、ビア３２３－２に接続される領域に対向し、且つ素子層３２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド３２５－２において、例えば他チップと直接接続されない領域から延伸し、且つ素子層３２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
信号経路３２２－２は、バンプ３２４－３（Ｔａ６－１またはＴｂ５－２）と、バンプ３２４－３に接続されるビア３２３－３と、ビア３２３－３に接続されるパッド３２５－３と、パッド３２５－４と、ロジック素子層３２６と、パッド３２５－３及びロジック素子層３２６の入力端を接続する配線層３２８と、パッド３２５－４及びロジック素子層３２６の出力端を接続する配線層３２９と、を備えている。パッド３２５－３は、他チップと直接接続されない。つまり、パッド３２５－３は、他チップ接続領域を有さない。パッド３２５－４は、他チップと直接接続される他チップ接続領域を有する。
信号経路３２２－２は、バンプ３２４－４（Ｔａ６－２またはＴｂ５－１）と、バンプ３２４－４に接続されるビア３２３－４と、ビア３２３－４に接続されるパッド３２５－５と、を備えている。パッド３２５－５において、ビア３２３－４に接続される領域に対向し、且つ素子層３２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド３２５－５において、例えば他チップと直接接続されない領域からｘ軸方向に延伸し、且つ素子層３２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
信号経路３２２－３は、バンプ３２４－５（Ｔａ５－１またはＴｂ６－２）と、バンプ３２４－５に接続されるビア３２３－５と、ビア３２３－５に接続されるパッド３２５－６と、を備えている。パッド３２５－６において、ビア３２３－５に接続される領域に対向し、且つ素子層３２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド３２５－６において、例えば他チップと直接接続されない領域からｘ軸方向に延伸し、且つ素子層３２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
また、信号経路３２２－３は、バンプ３２４－６（Ｔａ５－２またはＴｂ６－１）と、バンプ３２４－６に接続されるビア３２３－６と、ビア３２３－６に接続されるパッド３２５－８と、パッド３２５－７と、ロジック素子層３２７と、パッド３２５－８及びロジック素子層３２７の入力端を接続する配線層３３０と、パッド３２５－７及びロジック素子層３２７の出力端を接続する配線層３３１と、を備えている。パッド３２５－８は、他チップと直接接続されない。つまり、パッド３２５－８は、他チップ接続領域を有さない。パッド３２５－７は、他チップと直接接続される他チップ接続領域を有する。
信号経路３２２－４は、バンプ３２４－７（Ｔａ４－１またはＴｂ４－２）と、バンプ３２４－７に接続されるビア３２３－７と、ビア３２３－７に接続されるパッド３２５－９と、を備えている。パッド３２５－９において、ビア３２３－７に接続される領域に対向し、且つ素子層３２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド３２５－９において、例えば他チップと直接接続されない領域から延伸し、且つ素子層３２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
また信号経路３２２－４は、バンプ３２４－８（Ｔａ４－２またはＴｂ４－１）と、バンプ３２４－８に接続されるビア３２３－８と、ビア３２３－８に接続されるパッド３２５－１０と、を備えている。パッド３２５－１０において、ビア３２３－８に接続される領域に対向し、且つ素子層３２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド３２５－１０において、例えば他チップと直接接続されない領域から延伸し、且つ素子層３２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
サブチップＳＣ０の下面と、他のサブチップＳＣ０の下面と、が貼り合わされる。そのため、サブチップＳＣ０のビアは、他のサブチップＳＣ０の下面に関して鏡像対称に設計されている。つまり、サブチップＳＣ０においては、サブチップＳＣ０のｘｚ平面のｘ軸方向の中心に対して鏡像対称になるようにビアが設けられる。
以上のように配置されたサブチップＳＣ０の配線パターンは、例えば、図２９に示されたシンボルＰ９に対応付けられる。
なお、ここでは図示していないが、各パッド３２５または配線層３２８～３３１は内部回路に接続されても良い。
＜２－３－１－２－２＞ サブチップＳＣ０の上面
図３０を用いて、第２実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明する。図３０は、第２実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明するための上面図である。
図３０では、ｘｙ平面におけるパッド３２５－１及びパッド３２５－２の関係と、ｘｙ平面におけるパッド３２５－９及びパッド３２５－１０の関係と、を示している。
図３０に示すように、ｘｙ平面において、パッド３２５－１は、矩形の形状を有している。また、ｘｙ平面において、パッド３２５－２は、矩形の形状を有している。なお、パッド３２５－１及びパッド３２５－２は電気的に分離されている。
そして、パッド３２５－１は、ビア接続領域３２３－１ａにてビア３２３－１に接続される。また、パッド３２５－１は、他チップ接続領域３２５－１ａを介して、他チップに接続される。
そして、パッド３２５－２は、ビア接続領域３２３－２ａにてビア３２３－２に接続される。また、パッド３２５－２は、他チップ接続領域３２５－２ａを介して、他チップに接続される。
ビア接続領域３２３－１ａと、ビア接続領域２２３－２ａと、他チップ接続領域３２５－２ａと、はｘ軸方向に沿った同一線上に位置する。また、他チップ接続領域３２５－１ａと、他チップ接続領域３２５－２ａと、はｙ軸方向に沿った同一線上に位置する。
図３０に示すように、ｘｙ平面において、パッド３２５－９は、矩形の形状を有している。また、ｘｙ平面において、パッド３２５－１０は、矩形の形状を有している。なお、パッド３２５－９及びパッド３２５－１０は電気的に分離されている。
そして、パッド３２５－９は、ビア接続領域３２３－７ａにてビア３２３－７に接続される。また、パッド３２５－９は、他チップ接続領域３２５－９ａを介して、他チップに接続される。
そして、パッド３２５－１０は、ビア接続領域３２３－８ａにてビア３２３－８に接続される。また、パッド３２５－１０は、他チップ接続領域３２５－１０ａを介して、他チップに接続される。
ビア接続領域３２３－７ａと、ビア接続領域３２３－８ａと、他チップ接続領域３２５－９ａと、はｘ軸方向に沿った同一線上に位置する。また、他チップ接続領域３２５－９ａと、他チップ接続領域３２５－１０ａと、はｙ軸方向に沿った同一線上に位置する。
以上のように配置されたサブチップＳＣ０のパッド３２５のパターンは、例えば、図３０に示されたシンボルＰａ９に対応付けられる。
＜２－３－１－２－３＞ サブチップＳＣ１の断面
図３１を用いて、第２実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明する。図３１は、第２実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図３１では、一例として、信号経路ＳＬ４～ＳＬ６の一部を構成する配線パターンを示している。
図３１に示すように、半導体基板３２０の上面には、素子層３２１が設けられる。なお、図３１では、簡単のため、信号経路以外の内部回路については、記載を省略している。
図３１では、複数の信号経路３２２（３２２－５、３２２－６、３２２－７、及び３２２－８）を示している。
半導体基板３２０及び素子層３２１には、ＴＳＶとして機能する複数のビア３２３（３２３－９、３２３－１０、３２３－１１、３２３－１２、３２３－１３、３２３－１４、３２３－１５、及び３２３－１６）が設けられる。半導体基板３２０の下面のうちビア３２３－９～２２３－１６が露出した部分にはそれぞれ、端子Ｔｂ４－１、Ｔｂ４－２、Ｔｂ５－１、Ｔｂ５－２、Ｔｂ６－１、及びＴｂ６－２として機能する複数のバンプ３２４（３２４－９、３２４－１０、３２４－１１、３２４－１２、３２４－１３、３２４－１４、３２４－１５、及び３２４－１６）が設けられる。素子層３２１の上面には、複数のパッド３２５（３２５－１１、３２５－１２、３２５－１３、３２５－１４、３２５－１５、３２５－１６、３２５－１７、３２５－１８、３２５－１９、及び２２５－２０）が設けられる。パッド３２５の上面は、素子層３２１の上面に露出する。素子層３２１内には、インバータＩＮＶＣ、ＩＮＶＤとして機能するロジック素子層３３２及び３３３、並びに配線層３３４～３３７が設けられる。
信号経路３２２－５は、バンプ３２４－９（Ｔｂ４－２またはＴａ４－１）と、バンプ３２４－９に接続されるビア３２３－９と、ビア３２３－９に接続されるパッド３２５－１１と、を備えている。パッド３２５－１１において、ビア３２３－９に接続される領域に対向し、且つ素子層３２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド３２５－１１において、例えば他チップと直接接続されない領域から延伸し、且つ素子層３２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。なお、ここで「他チップ」とは、サブチップＳＣ０を意味する。
また、信号経路３２２－５は、バンプ３２４－１０（Ｔｂ４－１またはＴａ４－２）と、バンプ３２４－１０に接続されるビア３２３－１０と、ビア３２３－１０に接続されるパッド３２５－１２と、を備えている。パッド３２５－１２において、ビア３２３－１０に接続される領域に対向し、且つ素子層３２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド３２５－１２において、例えば他チップと直接接続されない領域から延伸し、且つ素子層３２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
信号経路３２２－６は、バンプ３２４－１１（Ｔｂ５－２またはＴａ６－１）と、バンプ３２４－１１に接続されるビア３２３－１１と、ビア３２３－１１に接続されるパッド３２５－１３と、パッド３２５－１５と、ロジック素子層３３２と、パッド３２５－１３及びロジック素子層３３２の出力端を接続する配線層３３４と、パッド３２５－１５及びロジック素子層３３２の入力端を接続する配線層３３５と、を備えている。パッド３２５－１３は、他チップと直接接続されない。つまり、パッド３２５－１３は、他チップ接続領域を有さない。パッド３２５－１５は、他チップと直接接続される他チップ接続領域を有する。
信号経路３２２－６は、バンプ３２４－１２（Ｔｂ５－１またはＴａ６－２）と、バンプ３２４－１２に接続されるビア３２３－１２と、ビア３２３－１２に接続されるパッド３２５－１４と、を備えている。パッド３２５－１４において、ビア３２３－１２に接続される領域に対向し、且つ素子層３２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド３２５－１４において、例えば他チップと直接接続されない領域からｘ軸方向に延伸し、且つ素子層３２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
なお、パッド３２５－１４は、ｘ軸方向においてパッド３２５－１３及びパッド３２５－１５に挟まれるように位置する。
また、配線層３３５は、ビア３２３－１２に接続されないように設けられる。
信号経路３２２－７は、バンプ３２４－１３（Ｔｂ６－２またはＴａ５－１）と、バンプ３２４－１３に接続されるビア３２３－１３と、ビア３２３－１３に接続されるパッド３２５－１７と、を備えている。パッド３２５－１７において、ビア３２３－１３に接続される領域に対向し、且つ素子層３２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド３２５－１７において、例えば他チップと直接接続されない領域からｘ軸方向に延伸し、且つ素子層３２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
また、信号経路３２２－７は、バンプ３２４－１４（Ｔｂ６－１またはＴａ５－２）と、バンプ３２４－１４に接続されるビア３２３－１４と、ビア３２３－１４に接続されるパッド３２５－１８と、パッド３２５－１６と、ロジック素子層３３３と、パッド３２５－１８及びロジック素子層３３３の入力端を接続する配線層３３７と、パッド３２５－１６及びロジック素子層３３３の出力端を接続する配線層３３６と、を備えている。パッド３２５－１８は、他チップと直接接続されない。つまり、パッド３２５－１８は、他チップ接続領域を有さない。パッド３２５－１６は、他チップと直接接続される他チップ接続領域を有する。
なお、パッド３２５－１７は、ｘ軸方向においてパッド３２５－１６及びパッド３２５－１８に挟まれるように位置する。
また、配線層３３６は、ビア３２３－１３に接続されないように設けられる。
信号経路３２２－８は、バンプ３２４－１５（Ｔｂ４－２またはＴａ４－１）と、バンプ３２４－１５に接続されるビア３２３－１５と、ビア３２３－１５に接続されるパッド３２５－１９と、を備えている。パッド３２５－１９において、ビア３２３－１５に接続される領域に対向し、且つ素子層３２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド３２５－１９において、例えば他チップと直接接続されない領域から延伸し、且つ素子層３２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
また信号経路３２２－８は、バンプ３２４－１６（Ｔｂ４－１またはＴａ４－２）と、バンプ３２４－１６に接続されるビア３２３－１６と、ビア３２３－１６に接続されるパッド３２５－２０と、を備えている。パッド３２５－２０において、ビア３２３－１６に接続される領域に対向し、且つ素子層３２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド３２５－２０において、例えば他チップと直接接続されない領域から延伸し、且つ素子層３２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
サブチップＳＣ１の下面と、他のサブチップＳＣ１の下面と、が貼り合わされる。そのため、サブチップＳＣ１のビアは、他のサブチップＳＣ１の下面に関して鏡像対称に設計されている。つまり、サブチップＳＣ１においては、サブチップＳＣ１のｘｚ平面のｘ軸方向の中心に対して鏡像対称になるようにビアが設けられる。
以上のように配置されたサブチップＳＣ１の配線パターンは、例えば、図３１に示されたシンボルＰ１０に対応付けられる。
なお、ここでは図示していないが、各パッド３２５または配線層３３４～３３７は内部回路に接続されても良い。
＜２－３－１－２－４＞ サブチップＳＣ１の上面
図３２を用いて、第２実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明する。図３２は、第２実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明するための上面図である。
図３２では、ｘｙ平面におけるパッド３２５－１１及びパッド３２５－１２の関係と、ｘｙ平面におけるパッド３２５－１９及びパッド３２５－２０の関係と、を示している。
図３２に示すように、ｘｙ平面において、パッド３２５－１１は、矩形の形状を有している。また、ｘｙ平面において、パッド３２５－１２は、矩形の形状を有している。なお、パッド３２５－１１及びパッド３２５－１２は電気的に分離されている。
そして、パッド３２５－１１は、ビア接続領域３２３－９ａにてビア３２３－９に接続される。また、パッド３２５－１１は、他チップ接続領域３２５－１１ａを介して、他チップに接続される。
そして、パッド３２５－１２は、ビア接続領域３２３－１０ａにてビア３２３－１０に接続される。また、パッド３２５－１２は、他チップ接続領域３２５－１２ａを介して、他チップに接続される。
ビア接続領域３２３－１０ａと、他チップ接続領域３２５－１２ａと、はｘ軸方向に沿った同一線上に位置する。また、他チップ接続領域３２５－１１ａと、他チップ接続領域３２５－１２ａと、はｙ軸方向に沿った同一線上に位置する。
図３２に示すように、ｘｙ平面において、パッド３２５－１９は、矩形の形状を有している。また、ｘｙ平面において、パッド３２５－２０は、矩形の形状を有している。なお、パッド３２５－１９及びパッド３２５－２０は電気的に分離されている。
そして、パッド３２５－１９は、ビア接続領域３２３－１５ａにてビア３２３－１５に接続される。また、パッド３２５－１９は、他チップ接続領域３２５－１９ａを介して、他チップに接続される。
そして、パッド３２５－２０は、ビア接続領域３２３－１６ａにてビア３２３－１６に接続される。また、パッド３２５－２０は、他チップ接続領域３２５－２０ａを介して、他チップに接続される。
ビア接続領域３２３－１５ａと、他チップ接続領域３２５－１９ａと、はｘ軸方向に沿った同一線上に位置する。また、他チップ接続領域３２５－１９ａと、他チップ接続領域３２５－２０ａと、はｙ軸方向に沿った同一線上に位置する。
以上のように配置されたサブチップＳＣ１のパッド３２５のパターンは、例えば、図３２に示されたシンボルＰａ１０に対応付けられる。
＜２－３－１－３＞ 積層構造
次に、第２実施形態の変形例に係る半導体装置のコアチップ群の積層構造について、図３３を用いて説明する。図３３は、第２実施形態の変形例に係る半導体装置のコアチップ群の積層構造を説明するための断面図である。図３３は、図２９～図３２において示されたサブチップＳＣ０及びＳＣ１がこの順に積層された構造を示している。
図３３に示すように、サブチップＳＣ０の上面は、サブチップＳＣ１の上面と貼り合わされる。サブチップＳＣ０の他チップ接続領域を有するパッド２２５の位置はそれぞれ、サブチップＳＣ１の他チップ接続領域を有するパッド２２５の位置と整合する。具体的には、サブチップＳＣ０のパッド３２５－１、３２５－２、３２５－４～２２５－７、３２５－９、及び３２５－１０の位置はそれぞれ、サブチップＳＣ１のパッド３２５－１９、３２５－２０、３２５－１７、３２５－１６、３２５－１５、３２５－１４、３２５－１１、及び３２５－１２の位置と整合する。
また、サブチップＳＣ０の下面は、他のサブチップＳＣ０の下面と貼り合わされる。サブチップＳＣ０のビア３２３の位置と、他のサブチップＳＣ０のビア３２３の位置とは、互いの上面同士が向かい合う面に関して鏡像対称に設計されている。このため、サブチップＳＣ０のビア３２３－１～３２３－８の位置はそれぞれ、他のサブチップＳＣ０のビア３２３－８～３２３－１の位置と整合する。
また、サブチップＳＣ１の下面は、他のサブチップＳＣ１の下面と貼り合わされる。サブチップＳＣ１のビア３２３の位置と、他のサブチップＳＣ１のビア３２３の位置とは、互いの上面同士が向かい合う面に関して鏡像対称に設計されている。このため、サブチップＳＣ１のビア３２３－９～１４３－１６の位置はそれぞれ、他のサブチップＳＣ１のビア３２３－１６～１４３－９の位置と整合する。
サブチップＳＣ０の信号経路３２２－１及びサブチップＳＣ１の信号経路３２２－８が、パッド３２５－１とパッド３２５－１９との間に設けられたマイクロバンプＭＢ５－１（１）により電気的に接続され、且つパッド３２５－２とパッド３２５－２０との間に設けられたマイクロバンプＭＢ５－２（２）により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ４となる。
このように、サブチップＳＣ０の信号経路３２２－１及びサブチップＳＣ１の信号経路３２２－８において、パッドを延伸させ、ＴＳＶが直接接続されているパッド同士を接続させないように信号経路を迂回することで、信号または電源が入力される端子のアサインをチップ毎に変えることができる。信号経路３２２－１及び信号経路３２２－８によれば、パッドの形状を工夫することで、信号経路ＳＬ４を実現する。
ここで、図３４を用いて、パッド３２５－１及び３２５－１９の接続方法と、パッド３２５－２及び３２５－２０の接続方法について説明する。図３４は、第２実施形態の変形例に係る半導体装置の２つのサブチップを積層する場合における、各サブチップのパッドの関係を示した図である。図３４は、サブチップの積層時におけるパッド３２５－１及び３２５－２のｘｙ平面と、パッド３２５－１９及び３２５－２０のｘｙ平面と、を示した図である。
図３４に示すように、サブチップＳＣ０及びサブチップＳＣ１は、背合わせで積層される。そのため、図３４では、サブチップＳＣ１のパッド３２５－１９及び３２５－２０のパターンを、図３２で示したパターンを左右１８０度回転させた状態で示す。
パッド３２５－１９の接続領域３２５－１９ａは、ｚ軸方向において、パッド３２５－１の接続領域３２５－１ａの上方に位置する。そして、パッド３２５－１の接続領域３２５－１ａと、パッド３２５－１９の接続領域３２５－１９ａと、はマイクロバンプＭＢ５－１（１）を介して接続される。
また、パッド３２５－２０の接続領域３２５－２０ａは、ｚ軸方向において、パッド３２５－２の接続領域３２５－２ａの上方に位置する。そして、パッド３２５－２の接続領域３２５－２ａと、パッド３２５－２０の接続領域３２５－２０ａと、はマイクロバンプＭＢ５－１（２）を介して接続される。
つまり、２つのサブチップにおいて、互いの上面で向かい合わないＴＳＶに直結されたパッド同士がチップ表面で電気的に接続されている。
次に図３３に戻って、他の信号経路について説明する。サブチップＳＣ０の信号経路３２２－２及びサブチップＳＣ１の信号経路３２２－７が、パッド３２５－４とパッド３２５－１７との間に設けられたマイクロバンプＭＢ５－２により電気的に接続され、パッド３２５－５とパッド３２５－１５との間に設けられたマイクロバンプＭＢ５－３により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ６となる。
このように、サブチップＳＣ０の信号経路３２２－２及びサブチップＳＣ１の信号経路３２２－７において、ＴＳＶが直接接続されているパッド同士が直接接続されないように、サブチップ間においてＴＳＶの位置をずらし、信号経路を迂回する。これにより、ロジック素子層を挿入しつつ、信号または電源が入力される端子のアサインをチップ毎に変えることができる。
サブチップＳＣ０の信号経路３２２－３及びサブチップＳＣ１の信号経路３２２－６が、パッド３２５－６とパッド３２５－１５との間に設けられたマイクロバンプＭＢ５－４により電気的に接続され、パッド３２５－７とパッド３２５－１４との間に設けられたマイクロバンプＭＢ５－５により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ５となる。
このように、サブチップＳＣ０の信号経路３２２－３及びサブチップＳＣ１の信号経路３２２－６において、ＴＳＶが直接接続されているパッド同士が直接接続されないように、サブチップ間においてＴＳＶの位置をずらし、信号経路を迂回する。これにより、ロジック素子層を挿入しつつ、信号または電源が入力される端子のアサインをチップ毎に変えることができる。
サブチップＳＣ０の信号経路３２２－４及びサブチップＳＣ１の信号経路３２２－５が、パッド３２５－９とパッド３２５－１１との間に設けられたマイクロバンプＭＢ５－６（１）により電気的に接続され、パッド３２５－１０とパッド３２５－１２との間に設けられたマイクロバンプＭＢ５－６（２）により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ４となる。
このように、サブチップＳＣ０の信号経路３２２－４及びサブチップＳＣ１の信号経路３２２－５において、パッドを延伸させ、ＴＳＶが直接接続されているパッド同士を接続させないように信号経路を迂回することで、信号または電源が入力される端子のアサインをチップ毎に変えることができる。信号経路３２２－４及び信号経路３２２－５によれば、パッドの形状を工夫することで、信号経路ＳＬ４を実現する。
ここで、図３４を用いて、パッド３２５－９及び３２５－１１の接続方法と、パッド３２５－１０及び３２５－１２の接続方法について説明する。図３４は、サブチップの積層時におけるパッド３２５－９及び３２５－１０のｘｙ平面と、パッド３２５－１１及び３２５－１２のｘｙ平面と、を示した図である。
図３４に示すように、サブチップＳＣ０及びサブチップＳＣ１は、背合わせで積層される。そのため、図３４では、サブチップＳＣ１のパッド３２５－１１及び３２５－１２のパターンを、図３２で示したパターンを左右１８０度回転させた状態で示す。
パッド３２５－１１の接続領域２２５－１１ａは、ｚ軸方向において、パッド３２５－９の接続領域３２５－９ａの上方に位置する。そして、パッド３２５－９の接続領域３２５－９ａと、パッド３２５－１１の接続領域３２５－１１ａと、はマイクロバンプＭＢ５－６（１）を介して接続される。
また、パッド３２５－１２の接続領域３２５－１２ａは、ｚ軸方向において、パッド２２５－１０の接続領域３２５－１０ａの上方に位置する。そして、パッド３２５－１０の接続領域３２５－１０ａと、パッド３２５－１２の接続領域３２５－１２ａと、はマイクロバンプＭＢ５－６（２）を介して接続される。
つまり、２つのサブチップにおいて、互いの上面で向かい合わないＴＳＶに直結されたパッド同士がチップ表面で電気的に接続されている。
＜２－３－１－４＞ 信号または電源の流れ
ここで、図３５を用いて、信号または電源の流れを示す。図３５は、第２実施形態の変形例に係る半導体装置のコアチップ群の積層構造における信号または電源の流れを説明するための断面図である。なお、ここでは簡単のため、信号または電源が流れる端子（バンプ）及びビアに着目して説明する。
まず、信号経路３２２－１及び３２２－８からなる経路について説明する。コアチップＣＣ０の端子Ｔａ４－１に入力された信号または電源は、ビア３２３－１、ビア３２３－１５を介し、端子Ｔｂ４－２から出力される。また、コアチップＣＣ１の端子Ｔａ４－１に入力された信号または電源は、ビア３２３－９、ビア３２３－７を介し、端子Ｔｂ４－２から出力される。また、コアチップＣＣ０の端子Ｔｂ４－２に入力された信号または電源は、ビア３２３－１５、ビア３２３－１を介し、端子Ｔａ４－１から出力される。また、コアチップＣＣ１の端子Ｔｂ４－２に入力された信号または電源は、ビア３２３－７、ビア３２３－９を介し、端子Ｔａ４－１から出力される。また、コアチップＣＣ０の端子Ｔａ４－２に入力された信号または電源は、ビア３２３－２、ビア３２３－１６を介し、端子Ｔｂ４－１から出力される。また、コアチップＣＣ１の端子Ｔａ４－２に入力された信号または電源は、ビア３２３－１０、ビア３２３－８を介し、端子Ｔｂ４－１から出力される。また、コアチップＣＣ０の端子Ｔｂ４－１に入力された信号または電源は、ビア３２３－１６、ビア３２３－２を介し、端子Ｔａ４－２から出力される。また、コアチップＣＣ１の端子Ｔｂ４－１に入力された信号または電源は、ビア３２３－８、ビア３２３－１０を介し、端子Ｔａ４－２から出力される（矢印Ｂ１、Ｂ２参照）。このように、本実施形態では、信号または電源が入力される端子がチップ毎に入れ替わる信号経路ＳＬ４を実現することができる。
次に、信号経路３２２－２及び３２２－７からなる経路について説明する。コアチップＣＣ０の端子Ｔｂ６－１に入力された信号または電源は、ビア３２３－１４、ビア３２３－４を介し、端子Ｔａ６－２から出力される。また、コアチップＣＣ１の端子Ｔｂ６－１に入力された信号または電源は、ビア３２３－６、ビア３２３－１２を介し、端子Ｔａ６－２から出力される。また、コアチップＣＣ０の端子Ｔｂ６－２に入力された信号または電源は、ビア３２３－１３、ビア３２３－３を介し、端子Ｔａ６－１から出力される。また、コアチップＣＣ１の端子Ｔｂ６－２に入力された信号または電源は、ビア３２３－５、ビア３２３－１１を介し、端子Ｔａ６－１から出力される（矢印Ｂ３、Ｂ４参照）。このように、本実施形態では、信号または電源が入力されるＴＳＶがチップ毎に入れ替わる信号経路ＳＬ６を実現することができる。
信号経路３２２－３及び３２２－６からなる経路について説明する。コアチップＣＣ０の端子Ｔａ５－１に入力された信号または電源は、ビア３２３－５、ビア３２３－１１を介し、端子Ｔｂ５－２から出力される。また、コアチップＣＣ１の端子Ｔａ５－１に入力された信号または電源は、ビア３２３－１３、ビア３２３－３を介し、端子Ｔｂ５－２から出力される。また、コアチップＣＣ０の端子Ｔａ５－２に入力された信号または電源は、ビア３２３－６、ビア３２３－１２を介し、端子Ｔｂ５－１から出力される。また、コアチップＣＣ１の端子Ｔａ５－２に入力された信号または電源は、ビア３２３－１４、ビア３２３－４を介し、端子Ｔｂ５－１から出力される（矢印Ｂ５、Ｂ６参照）。このように、本実施形態では、信号または電源が入力される端子がチップ毎に入れ替わる信号経路ＳＬ５を実現することができる。
信号経路３２２－４及び３２２－５からなる経路について説明する。コアチップＣＣ０の端子Ｔａ４－１に入力された信号または電源は、ビア３２３－７、ビア３２３－９を介し、端子Ｔｂ４－２から出力される。また、コアチップＣＣ１の端子Ｔａ４－１に入力された信号または電源は、ビア３２３－１５、ビア３２３－１を介し、端子Ｔｂ４－２から出力される。また、
コアチップＣＣ０の端子Ｔｂ４－２に入力された信号または電源は、ビア３２３－９、ビア３２３－７を介し、端子Ｔａ４－１から出力される。また、コアチップＣＣ１の端子Ｔｂ４－２に入力された信号または電源は、ビア３２３－１、ビア３２３－１５を介し、端子Ｔａ４－１から出力される。
また、コアチップＣＣ０の端子Ｔａ４－２に入力された信号または電源は、ビア３２３－８、ビア３２３－１０を介し、端子Ｔｂ４－１から出力される。また、コアチップＣＣ１の端子Ｔａ４－２に入力された信号または電源は、ビア３２３－１６、ビア３２３－２を介し、端子Ｔｂ４－１から出力される。また、コアチップＣＣ０の端子Ｔｂ４－１に入力された信号または電源は、ビア３２３－１０、ビア３２３－８を介し、端子Ｔａ４－２から出力される。また、コアチップＣＣ１の端子Ｔｂ４－１に入力された信号または電源は、ビア３２３－１、ビア３２３－１６を介し、端子Ｔａ４－２から出力される（矢印Ｂ７、Ｂ８参照）。このように、本実施形態では、信号または電源が入力される端子がチップ毎に入れ替わる信号経路ＳＬ４を実現することができる。
＜２－３－２＞ 効果
上述した変形例によれば、第２実施形態及び第１実施形態の変形例１、及び変形例２と同様の効果を得ることができる。
＜３＞ 第３実施形態
次に、第３実施形態に係る半導体装置について説明する。第３実施形態に係る半導体装置は、チップ間でＴＳＶのアサインを変更できる配線パターンを備えている。以下では、第１実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第１実施形態と異なる部分について説明する。
＜３－１＞構成
＜３－１－１＞コアチップの信号経路
コアチップ群は、各コアチップ内の信号経路を介して電気的に接続される。
そこで、第３実施形態に係る半導体装置のコアチップの信号経路について、図３６を用いて説明する。図３６は、第３実施形態に係る半導体装置のコアチップの信号経路を説明するための回路図である。
図３６に示すように、第３実施形態に係る半導体装置のコアチップには、信号経路（ＳＬ７）が設けられる。
信号経路ＳＬ７は、端子Ｔａ７－１と、Ｔａ７－２と、Ｔａ７－３と、Ｔｂ７－１と、Ｔｂ７－２と、Ｔｂ７－３と、端子Ｔａ７－１及びＴｂ７－２を接続するコアチップＣＣの内部に設けられた配線層と、端子Ｔａ７－２及びＴｂ７－３を接続するコアチップＣＣの内部に設けられた配線層と、端子Ｔａ７－３及びＴｂ７－１を接続するコアチップＣＣの内部に設けられた配線層と、を備えている。この信号経路ＳＬ７により、１つの信号または電源のコンタクトのアサインをチップ毎に変えることができる。
例えば、コアチップＣＣ０において、端子Ｔａ７－１から入力された信号は、端子Ｔｂ７－２から出力され、コアチップＣＣ１の端子Ｔａ７－２から入力される。また、コアチップＣＣ０において、端子Ｔａ７－２から入力された信号は、端子Ｔｂ７－３から出力され、コアチップＣＣ１の端子Ｔａ７－３から入力される。また、コアチップＣＣ０において、端子Ｔａ７－３から入力された信号は、端子Ｔｂ７－１から出力され、コアチップＣＣ１の端子Ｔａ７－１から入力される。このように、信号経路ＳＬ７では、コアチップごとに信号の入力先（端子）が入れ替わる。
＜３－１－２＞ サブチップの構成
サブチップＳＣ０及びＳＣ１のレイアウトは、第１実施形態で説明したレイアウトと同様である。
＜３－１－２－１＞ サブチップＳＣ０の断面
図３７を用いて、第３実施形態に係る半導体装置のサブチップの配線パターンの一例を説明する。図３７は、第３実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図３７では、一例として、信号経路ＳＬ４及びＳＬ７の一部を構成する配線パターンを示している。
図３７に示すように、半導体基板４２０の上面には、素子層４２１が設けられる。なお、図３７では、簡単のため、信号経路以外の内部回路については、記載を省略している。
図３７では、複数の信号経路４２２（４２２－１及び４２２－２）を示している。
半導体基板４２０及び素子層４２１には、ＴＳＶとして機能する複数のビア４２３（４２３－１、４２３－２、４２３－３、４２３－４、及び４２３－５）が設けられる。半導体基板４２０の下面のうちビア４２３－１～４２３－５が露出した部分にはそれぞれ、端子Ｔａ４－１、Ｔａ４－２、Ｔａ７－１、Ｔａ７－２、及びＴａ７－３として機能する複数のバンプ４２４（４２４－１、４２４－２、４２４－３、４２４－４、及び４２４－５）が設けられる。素子層４２１の上面には、複数のパッド４２５（４２５－１、４２５－２、４２５－３、４２５－４、及び４２５－５）が設けられる。パッド４２５の上面は、素子層４２１の上面に露出する。
信号経路４２２－１は、バンプ４２４－１（Ｔａ４－１）と、バンプ４２４－１に接続されるビア４２３－１と、ビア４２３－１に接続されるパッド４２５－１と、を備えている。パッド４２５－１において、ビア４２３－１に接続される領域に対向し、且つ素子層４２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド４２５－１において、例えば他チップと直接接続されない領域から延伸し、且つ素子層４２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
なお、また、ここで「他チップ」とは、サブチップＳＣ１を意味する。
また、信号経路４２２－１は、バンプ４２４－２（Ｔａ４－２）と、バンプ４２４－２に接続されるビア４２３－２と、ビア４２３－２に接続されるパッド４２５－２と、を備えている。パッド４２５－２において、ビア４２３－２に接続される領域に対向し、且つ素子層４２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド４２５－２において、例えば他チップと直接接続されない領域から延伸し、且つ素子層４２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
信号経路４２２－２は、バンプ４２４－３（Ｔａ７－１）と、バンプ４２４－３に接続されるビア４２３－３と、ビア４２３－３に接続されるパッド４２５－３と、を備えている。パッド４２５－３において、ビア４２３－３に接続される領域に対向し、且つ素子層４２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド４２５－３において、例えば他チップと直接接続されない領域から延伸し、且つ素子層４２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
信号経路４２２－２は、バンプ４２４－４（Ｔａ７－２）と、バンプ４２４－４に接続されるビア４２３－４と、ビア４２３－４に接続されるパッド４２５－４と、を備えている。パッド４２５－４において、ビア４２３－４に接続される領域に対向し、且つ素子層４２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド４２５－４において、例えば他チップと直接接続されない領域から延伸し、且つ素子層４２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
信号経路４２２－２は、バンプ４２４－５（Ｔａ７－３）と、バンプ４２４－５に接続されるビア４２３－５と、ビア４２３－５に接続されるパッド４２５－５と、を備えている。パッド４２５－５において、ビア４２３－５に接続される領域に対向し、且つ素子層４２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド４２５－５において、例えば他チップと直接接続されない領域から延伸し、且つ素子層４２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
以上のように配置されたサブチップＳＣ０の配線パターンは、例えば、図３７に示されたシンボルＰ１１に対応付けられる。
なお、ここでは図示していないが、各パッド４２５は内部回路に接続されても良い。
＜３－１－２－２＞ サブチップＳＣ０の上面
図３８を用いて、第３実施形態に係る半導体装置のサブチップの配線パターンの一例を説明する。図３８は、第３実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための上面図である。
図３８では、ｘｙ平面におけるパッド４２５－１と、パッド４２５－２と、の関係を示している。
図３８に示すように、ｘｙ平面において、パッド４２５－１は、多角形（図３８ではＬ型）の形状を有している。また、ｘｙ平面において、パッド４２５－２は、多角形（図３８では逆Ｌ型）の形状を有している。
そして、パッド４２５－１は、ビア接続領域４２３－１ａにてビア４２３－１に接続される。また、パッド４２５－１は、他チップ接続領域４２５－１ａを介して、他チップに接続される。
そして、パッド４２５－２は、ビア接続領域４２３－２ａにてビア４２３－２に接続される。また、パッド４２５－２は、他チップ接続領域４２５－２ａを介して、他チップに接続される。
図３８の例の場合、ビア接続領域４２３－１ａと、ビア接続領域４２３－２ａと、はｘ軸方向に沿った同一線上に位置する。また、他チップ接続領域４２５－１ａと、他チップ接続領域４２５－２ａと、はｙ軸方向に沿った同一線上に位置する。
また、図３８では、ｘｙ平面におけるパッド４２５－３と、４２５－４と、４２５－５と、の関係を示している。
図３８に示すように、ｘｙ平面において、パッド４２５－３は、多角形（図３８ではＬ型）の形状を有している。また、ｘｙ平面において、パッド４２５－４は、多角形（図３８ではＬ型）の形状を有している。また、ｘｙ平面において、パッド４２５－５は、多角形（図３８では逆Ｌ型）の形状を有している。
そして、パッド４２５－３は、ビア接続領域４２３－３ａにてビア４２３－３に接続される。また、パッド４２５－３は、他チップ接続領域４２５－３ａを介して、他チップに接続される。
そして、パッド４２５－４は、ビア接続領域４２３－４ａにてビア４２３－４に接続される。また、パッド４２５－４は、他チップ接続領域４２５－４ａを介して、他チップに接続される。
そして、パッド４２５－５は、ビア接続領域４２３－５ａにてビア４２３－５に接続される。また、パッド４２５－５は、他チップ接続領域４２５－５ａを介して、他チップに接続される。
図３８の例の場合、ビア接続領域４２３－３ａと、ビア接続領域４２３－４ａと、ビア接続領域４２３－５ａと、はｘ軸方向に沿った同一線上に位置する。また、他チップ接続領域４２５－４ａと、他チップ接続領域４２５－５ａと、はｙ軸方向に沿った同一線上に位置する。
以上のように配置されたサブチップＳＣ０のパッド４２５のパターンは、例えば、図３８に示されたシンボルＰａ１１に対応付けられる。
＜３－１－２－３＞ サブチップＳＣ１の断面
図３９を用いて、第３実施形態に係る半導体装置のサブチップの配線パターンの一例を説明する。図３９は、第３実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図３９では、一例として、信号経路ＳＬ４及びＳＬ７の一部を構成する配線パターンを示している。
図３９に示すように、半導体基板４２０の上面には、素子層４２１が設けられる。なお、図３９では、簡単のため、信号経路以外の内部回路については、記載を省略している。
図３９では、複数の信号経路４２２（４２２－３及び４２２－４）を示している。
半導体基板４２０及び素子層４２１には、ＴＳＶとして機能する複数のビア４２３（４２３－６、４２３－７、４２３－８、４２３－９、及び４２３－１０）が設けられる。半導体基板４２０の下面のうちビア４２３－６～４２３－１０が露出した部分にはそれぞれ、端子Ｔｂ４－１、Ｔｂ４－２、Ｔｂ７－１、Ｔｂ７－２、及びＴｂ７－３として機能する複数のバンプ４２４（４２４－６、４２４－７、４２４－８、４２４－９、及び４２４－１０）が設けられる。素子層４２１の上面には、複数のパッド４２５（４２５－６、４２５－７、４２５－８、４２５－９、及び４２５－１０）が設けられる。パッド４２５の上面は、素子層４２１の上面に露出する。
信号経路４２２－３は、バンプ４２４－６（Ｔｂ７－３）と、バンプ４２４－６に接続されるビア４２３－６と、ビア４２３－６に接続されるパッド４２５－６と、を備えている。パッド４２５－６において、ビア４２３－６に接続される領域に対向し、且つ素子層４２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド４２５－６において、例えば他チップと直接接続されない領域から延伸し、且つ素子層４２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
なお、また、ここで「他チップ」とは、サブチップＳＣ０を意味する。
信号経路４２２－３は、バンプ４２４－７（Ｔｂ７－２）と、バンプ４２４－７に接続されるビア４２３－７と、ビア４２３－７に接続されるパッド４２５－７と、を備えている。パッド４２５－７において、ビア４２３－７に接続される領域に対向し、且つ素子層４２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド４２５－７において、例えば他チップと直接接続されない領域から延伸し、且つ素子層４２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
信号経路４２２－３は、バンプ４２４－８（Ｔｂ７－１）と、バンプ４２４－８に接続されるビア４２３－８と、ビア４２３－８に接続されるパッド４２５－８と、を備えている。パッド４２５－８において、ビア４２３－８に接続される領域に対向し、且つ素子層４２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド４２５－８において、例えば他チップと直接接続されない領域から延伸し、且つ素子層４２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
また、信号経路４２２－４は、バンプ４２４－９（Ｔｂ４－２）と、バンプ４２４－９に接続されるビア４２３－９と、ビア４２３－９に接続されるパッド４２５－９と、を備えている。パッド４２５－９において、ビア４２３－９に接続される領域に対向し、且つ素子層４２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド４２５－９において、例えば他チップと直接接続されない領域から延伸し、且つ素子層４２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
信号経路４２２－４は、バンプ４２４－１０（Ｔｂ４－１）と、バンプ４２４－１０に接続されるビア４２３－１０と、ビア４２３－１０に接続されるパッド４２５－１０と、を備えている。パッド４２５－１０において、ビア４２３－１０に接続される領域に対向し、且つ素子層４２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド４２５－１０において、例えば他チップと直接接続されない領域から延伸し、且つ素子層４２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
サブチップＳＣ０のビアと、サブチップＳＣ１のビアと、は、互いの下面同士が向かい合う面に関して鏡像対称に設計されている。
以上のように配置されたサブチップＳＣ１の配線パターンは、例えば、図３９に示されたシンボルＰ１２に対応付けられる。
なお、ここでは図示していないが、各パッド４２５は内部回路に接続されても良い。
＜３－１－２－４＞ サブチップＳＣ１の上面
図４０を用いて、第３実施形態に係る半導体装置のサブチップの配線パターンの一例を説明する。図４０は、第３実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための上面図である。
図４０では、ｘｙ平面におけるパッド４２５－６と、パッド４２５－７と、パッド４２５－８と、の関係を示している。
図４０に示すように、ｘｙ平面において、パッド４２５－６は、多角形（図４０ではＬ型）の形状を有している。また、ｘｙ平面において、パッド４２５－７は、多角形（図４０ではＬ型）の形状を有している。また、ｘｙ平面において、パッド４２５－８は、多角形（図４０では逆Ｌ型）の形状を有している。
そして、パッド４２５－６は、ビア接続領域４２３－６ａにてビア４２３－６に接続される。また、パッド４２５－６は、他チップ接続領域４２５－６ａを介して、他チップに接続される。
そして、パッド４２５－７は、ビア接続領域４２３－７ａにてビア４２３－７に接続される。また、パッド４２５－７は、他チップ接続領域４２５－７ａを介して、他チップに接続される。
そして、パッド４２５－８は、ビア接続領域４２３－８ａにてビア４２３－８に接続される。また、パッド４２５－８は、他チップ接続領域４２５－８ａを介して、他チップに接続される。
図４０の例の場合、ビア接続領域４２３－６ａと、ビア接続領域４２３－７ａと、ビア接続領域４２３－８ａと、はｘ軸方向に沿った同一線上に位置する。また、他チップ接続領域４２５－６ａと、他チップ接続領域４２５－７ａと、はｘ軸方向に沿った同一線上に位置する。また、他チップ接続領域４２５－６ａと、他チップ接続領域４２５－８ａと、はｙ軸方向に沿った同一線上に位置する。
図４０に示すように、ｘｙ平面において、パッド４２５－９は、多角形（図４０ではＬ型）の形状を有している。また、ｘｙ平面において、パッド４２５－１０は、多角形（図４０では逆Ｌ型）の形状を有している。
そして、パッド４２５－９は、ビア接続領域４２３－９ａにてビア４２３－９に接続される。また、パッド４２５－９は、他チップ接続領域４２５－９ａを介して、他チップに接続される。
そして、パッド４２５－１０は、ビア接続領域４２３－１０ａにてビア４２３－１０に接続される。また、パッド４２５－１０は、他チップ接続領域４２５－１０ａを介して、他チップに接続される。
図４０の例の場合、ビア接続領域４２３－９ａと、ビア接続領域４２３－１０ａと、はｘ軸方向に沿った同一線上に位置する。また、他チップ接続領域４２５－９ａと、他チップ接続領域４２５－１０ａと、はｙ軸方向に沿った同一線上に位置する。
以上のように配置されたサブチップＳＣ１のパッド４２５のパターンは、例えば、図４０に示されたシンボルＰａ１２に対応付けられる。
＜３－１－３＞ コアチップ群の積層構造
次に、第３実施形態に係る半導体装置のコアチップ群の積層構造について、図４１を用いて説明する。図４１は、第３実施形態に係る半導体装置のコアチップ群の積層構造を説明するための断面図である。図４１は、図３７～図４０において示されたサブチップＳＣ０及びＳＣ１がこの順に積層された構造を示している。
図４１に示すように、サブチップＳＣ０の上面は、サブチップＳＣ１の上面と貼り合わされる。サブチップＳＣ０の他チップ接続領域を有するパッド４２５の位置はそれぞれ、サブチップＳＣ１の他チップ接続領域を有するパッド４２５の位置と整合する。具体的には、サブチップＳＣ０のパッド４２５－１～４２５－５と、サブチップＳＣ１のパッド４２５－１０～４２５－６と、の位置は整合する。
また、サブチップＳＣ０の下面は、サブチップＳＣ１の下面と貼り合わされる。サブチップＳＣ０のバンプ４２４の位置と、サブチップＳＣ１のバンプ４２４の位置とは、互いの上面同士が向かい合う面に関して鏡像対称に設計されている。このため、サブチップＳＣ０のバンプ４２４－１～４２４－５の位置はそれぞれ、サブチップＳＣ１のバンプ４２４－１０～４２４－６の位置と整合する。
サブチップＳＣ０の信号経路４２２－１及びサブチップＳＣ１の信号経路４２２－４が、パッド４２５－１とパッド４２５－９との間に設けられたマイクロバンプＭＢ６－１（１）により電気的に接続され、且つパッド４２５－２とパッド４２５－１０との間に設けられたマイクロバンプＭＢ６－１（２）により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ４となる。
このように、サブチップＳＣ０の信号経路４２２－１及びサブチップＳＣ１の信号経路４２２－４において、パッドを延伸させ、ＴＳＶが直接接続されているパッド同士を接続させないように信号経路を迂回することで、信号または電源が入力される端子のアサインをチップ毎に変えることができる。信号経路４２２－１及び信号経路４２２－４によれば、パッドの形状を工夫することで、信号経路ＳＬ４を実現する。
ここで、図４２を用いて、パッド４２５－１及び４２５－９の接続方法と、パッド４２５－２及び４２５－１０の接続方法について説明する。図４２は、第３実施形態に係る半導体装置の２つのサブチップを積層する場合における、各サブチップのパッドの関係を示した図である。図４２は、サブチップの積層時におけるパッド４２５－１及び４２５－２のｘｙ平面と、パッド４２５－９及び４２５－１０のｘｙ平面と、を示した図である。
図４１に示すように、サブチップＳＣ０及びサブチップＳＣ１は、背合わせで積層される。そのため、図４２では、サブチップＳＣ１のパッド４２５－９及び４２５－１０のパターンを、図４０で示したパターンを左右１８０度回転させた状態で示す。
パッド４２５－９の接続領域４２５－９ａは、ｚ軸方向において、パッド４２５－１の接続領域４２５－１ａの上方に位置する。そして、パッド４２５－１の接続領域４２５－１ａと、パッド４２５－１９の接続領域４２５－１９ａと、はマイクロバンプＭＢ６－１（１）を介して接続される。
また、パッド４２５－１０の接続領域４２５－１０ａは、ｚ軸方向において、パッド４２５－２の接続領域４２５－２ａの上方に位置する。そして、パッド４２５－２の接続領域４２５－２ａと、パッド４２５－１０の接続領域４２５－１０ａと、はマイクロバンプＭＢ６－１（２）を介して接続される。
つまり、２つのサブチップにおいて、互いの上面で向かい合わないＴＳＶに直結されたパッド同士がチップ表面で電気的に接続されている。
次に図４１に戻って、他の信号経路について説明する。サブチップＳＣ０の信号経路４２２－２及びサブチップＳＣ１の信号経路４２２－３が、パッド４２５－３とパッド４２５－７との間に設けられたマイクロバンプＭＢ６－２により電気的に接続され、パッド４２５－４とパッド４２５－６との間に設けられたマイクロバンプＭＢ６－３（１）により電気的に接続され、パッド４２５－５とパッド４２５－８との間に設けられたマイクロバンプＭＢ６－３（２）により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ７となる。
このように、サブチップＳＣ０の信号経路４２２－２及びサブチップＳＣ１の信号経路４２２－３において、パッドを延伸させ、ＴＳＶが直接接続されているパッド同士を接続させないように信号経路を迂回することで、信号または電源が入力される端子のアサインをチップ毎に変えることができる。信号経路４２２－２及び信号経路４２２－３によれば、パッドの形状を工夫することで、信号経路ＳＬ７を実現する。
ここで、図４２を用いて、パッド４２５－３及び４２５－７の接続方法と、パッド４２５－４及び４２５－６の接続方法と、パッド４２５－５及び４２５－８の接続方法と、について説明する。図４２は、サブチップの積層時におけるパッド４２５－３、４２５－４、及び４２５－５のｘｙ平面と、パッド４２５－６、４２５－７、及び４２５－８のｘｙ平面と、を示した図である。
図４２に示すように、サブチップＳＣ０及びサブチップＳＣ１は、背合わせで積層される。そのため、図４２では、サブチップＳＣ１のパッド４２５－６、４２５－７、及び４２５－８のパターンを、図４０で示したパターンを左右１８０度回転させた状態で示す。
パッド４２５－７の接続領域４２５－７ａは、ｚ軸方向において、パッド４２５－３の接続領域４２５－３ａの上方に位置する。そして、パッド４２５－３の接続領域４２５－３ａと、パッド４２５－７の接続領域４２５－７ａと、はマイクロバンプＭＢ６－２を介して接続される。
また、パッド４２５－６の接続領域４２５－６ａは、ｚ軸方向において、パッド４２５－４の接続領域４２５－４ａの上方に位置する。そして、パッド４２５－４の接続領域４２５－４ａと、パッド４２５－６の接続領域４２５－６ａと、はマイクロバンプＭＢ６－３（１）を介して接続される。
また、パッド４２５－８の接続領域４２５－８ａは、ｚ軸方向において、パッド４２５－５の接続領域４２５－５ａの上方に位置する。そして、パッド４２５－５の接続領域４２５－５ａと、パッド４２５－８の接続領域４２５－８ａと、はマイクロバンプＭＢ６－３（２）を介して接続される。
つまり、２つのサブチップにおいて、互いの上面で向かい合わないＴＳＶに直結されたパッド同士がチップ表面で電気的に接続されている。
＜３－１－４＞ 信号または電源の流れ
ここで、図４３を用いて、信号または電源の流れを示す。図４３は、第３実施形態に係る半導体装置のコアチップ群の積層構造における信号または電源の流れを説明するための断面図である。なお、ここでは簡単のため、信号または電源が流れる端子（バンプ）及びビアに着目して説明する。
まず、信号経路４２２－１及び４２２－４からなる経路について説明する。端子Ｔａ４－１に入力された信号または電源は、ビア４２３－１、ビア４２３－９を介し、端子Ｔｂ４－２から出力される。また、端子Ｔｂ４－２に入力された信号または電源は、ビア４２３－９、ビア４２３－１を介し、端子Ｔａ４－１から出力される。また、端子Ｔａ４－２に入力された信号または電源は、ビア４２３－２、ビア４２３－１０を介し、端子Ｔｂ４－１から出力される。また、端子Ｔｂ４－１に入力された信号または電源は、ビア４２３－１０、ビア４２３－２を介し、端子Ｔａ４－２から出力される（矢印Ｃ１、Ｃ２参照）。このように、本実施形態では、信号または電源が入力されるＴＳＶがチップ毎に入れ替わる信号経路ＳＬ４を実現することができる。
次に、信号経路４２２－２及び４２２－３からなる経路について説明する。端子Ｔａ７－１に入力された信号または電源は、ビア４２３－３、ビア４２３－７を介し、端子Ｔｂ７－２から出力される。また、端子Ｔｂ７－２に入力された信号または電源は、ビア４２３－７、ビア４２３－３を介し、端子Ｔａ７－１から出力される。また、端子Ｔａ７－２に入力された信号または電源は、ビア４２３－４、ビア４２３－６を介し、端子Ｔｂ７－３から出力される。また、端子Ｔｂ７－３に入力された信号または電源は、ビア４２３－６、ビア４２３－４を介し、端子Ｔａ７－２から出力される。また、端子Ｔａ７－３に入力された信号または電源は、ビア４２３－５、ビア４２３－８を介し、端子Ｔｂ７－１から出力される。また、端子Ｔｂ７－１に入力された信号または電源は、ビア４２３－８、ビア４２３－５を介し、端子Ｔａ７－３から出力される（矢印Ｃ３～Ｃ５参照）。このように、本実施形態では、信号または電源が入力されるＴＳＶがチップ毎に入れ替わる信号経路ＳＬ７を実現することができる。
＜３－２＞ 効果
上述した実施形態によれば、第１実施形態と同様の効果を得ることが可能となる。
＜３－３＞ 第３実施形態の変形例
＜３－３－１＞ 構成
＜３－３－１－１＞ サブチップの構成
サブチップＳＣ０及びＳＣ１のレイアウトは、第１実施形態で説明したレイアウトと同様である。
＜３－３－１－１－１＞ サブチップＳＣ０の断面
図４４を用いて、第３実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明する。図４４は、第３実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図４４では、一例として、信号経路ＳＬ４及びＳＬ７の一部を構成する配線パターンを示している。
図４４に示すように、半導体基板５２０の上面には、素子層５２１が設けられる。なお、図４４では、簡単のため、信号経路以外の内部回路については、記載を省略している。
図４４では、複数の信号経路５２２（５２２－１、５２２－２、５２２－３、及び５２２－４）を示している。
半導体基板５２０及び素子層５２１には、ＴＳＶとして機能する複数のビア５２３（５２３－１、５２３－２、５２３－３、５２３－４、５２３－５、５２３－６、５２３－７、５２３－８、５２３－９、及び５２３－１０）が設けられる。半導体基板５２０の下面のうちビア５２３－１～５２３－１０が露出した部分にはそれぞれ、端子Ｔａ４－１、Ｔａ４－２、Ｔａ７－１、Ｔａ７－２、及びＴａ７－３として機能する複数のバンプ５２４（５２４－１、５２４－２、５２４－３、５２４－４、５２４－５、５２４－６、５２４－７、５２４－８、５２４－９、及び５２４－１０）が設けられる。素子層５２１の上面には、複数のパッド５２５（５２５－１、５２５－２、５２５－３、５２５－４、５２５－５、５２５－６、５２５－７、５２５－８、５２５－９、及び５２５－１０）が設けられる。パッド５２５の上面は、素子層５２１の上面に露出する。
信号経路５２２－１は、バンプ５２４－１（Ｔａ４－１またはＴｂ４－２）と、バンプ５２４－１に接続されるビア５２３－１と、ビア５２３－１に接続されるパッド５２５－１と、を備えている。パッド５２５－１において、ビア５２３－１に接続される領域に対向し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド５２５－１において、例えば他チップと直接接続されない領域から延伸し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
なお、ここで「他チップ」とは、サブチップＳＣ１を意味する。
また、信号経路５２２－１は、バンプ５２４－２（Ｔａ４－２またはＴｂ４－１）と、バンプ５２４－２に接続されるビア５２３－２と、ビア５２３－２に接続されるパッド５２５－２と、を備えている。パッド５２５－２において、ビア５２３－２に接続される領域に対向し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド５２５－２において、例えば他チップと直接接続されない領域から延伸し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
信号経路５２２－２は、バンプ５２４－３（Ｔａ７－１またはＴｂ７－３）と、バンプ５２４－３に接続されるビア５２３－３と、ビア５２３－３に接続されるパッド５２５－３と、を備えている。パッド５２５－３において、ビア５２３－３に接続される領域に対向し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド５２５－３において、例えば他チップと直接接続されない領域から延伸し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
信号経路５２２－２は、バンプ５２４－４（Ｔａ７－２またはＴｂ７－２）と、バンプ５２４－４に接続されるビア５２３－４と、ビア５２３－４に接続されるパッド５２５－４と、を備えている。パッド５２５－４において、ビア５２３－４に接続される領域に対向し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド５２５－４において、例えば他チップと直接接続されない領域から延伸し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
信号経路５２２－２は、バンプ５２４－５（Ｔａ７－３またはＴｂ７－１）と、バンプ５２４－５に接続されるビア５２３－５と、ビア５２３－５に接続されるパッド５２５－５と、を備えている。パッド５２５－５において、ビア５２３－５に接続される領域に対向し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド５２５－５において、例えば他チップと直接接続されない領域から延伸し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
信号経路５２２－３は、バンプ５２４－６（Ｔａ７－１またはＴｂ７－３）と、バンプ５２４－６に接続されるビア５２３－６と、ビア５２３－６に接続されるパッド５２５－６と、を備えている。パッド５２５－６において、ビア５２３－６に接続される領域に対向し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド５２５－６において、例えば他チップと直接接続されない領域から延伸し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
信号経路５２２－３は、バンプ５２４－７（Ｔａ７－２またはＴｂ７－２）と、バンプ５２４－７に接続されるビア５２３－７と、ビア５２３－７に接続されるパッド５２５－７と、を備えている。パッド５２５－７において、ビア５２３－７に接続される領域に対向し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド５２５－７において、例えば他チップと直接接続されない領域から延伸し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
信号経路５２２－３は、バンプ５２４－８（Ｔａ７－３またはＴｂ７－１）と、バンプ５２４－８に接続されるビア５２３－８と、ビア５２３－８に接続されるパッド５２５－８と、を備えている。パッド５２５－８において、ビア５２３－８に接続される領域に対向し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド５２５－８において、例えば他チップと直接接続されない領域から延伸し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
信号経路５２２－４は、バンプ５２４－９（Ｔａ４－１またはＴｂ４－２）と、バンプ５２４－９に接続されるビア５２３－９と、ビア５２３－９に接続されるパッド５２５－９と、を備えている。パッド５２５－９において、ビア５２３－９に接続される領域に対向し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド５２５－９において、例えば他チップと直接接続されない領域から延伸し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
また、信号経路５２２－４は、バンプ５２４－１０（Ｔａ４－２またはＴｂ４－１）と、バンプ５２４－１０に接続されるビア５２３－１０と、ビア５２３－１０に接続されるパッド５２５－１０と、を備えている。パッド５２５－１０において、ビア５２３－１０に接続される領域に対向し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド５２５－１０において、例えば他チップと直接接続されない領域から延伸し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
サブチップＳＣ０の下面と、他のサブチップＳＣ０の下面と、が貼り合わされる。そのため、サブチップＳＣ０のビアは、他のサブチップＳＣ０の下面に関して鏡像対称に設計されている。つまり、サブチップＳＣ０においては、サブチップＳＣ０のｘｚ平面のｘ軸方向の中心に対して鏡像対称になるようにビアが設けられる。
以上のように配置されたサブチップＳＣ０の配線パターンは、例えば、図４４に示されたシンボルＰ１３に対応付けられる。
なお、ここでは図示していないが、各パッド５２５は内部回路に接続されても良い。
＜３－３－１－１－２＞ サブチップＳＣ０の上面
図４５を用いて、第３実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明する。図４５は、第３実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明するための上面図である。
図４５では、ｘｙ平面におけるパッド５２５－１と、パッド５２５－２と、の関係を示している。
図４５に示すように、ｘｙ平面において、パッド５２５－１は、多角形（図４５ではＬ型）の形状を有している。また、ｘｙ平面において、パッド５２５－２は、多角形（図４５では逆Ｌ型）の形状を有している。
そして、パッド５２５－１は、ビア接続領域５２３－１ａにてビア５２３－１に接続される。また、パッド５２５－１は、他チップ接続領域５２５－１ａを介して、他チップに接続される。
そして、パッド５２５－２は、ビア接続領域５２３－２ａにてビア５２３－２に接続される。また、パッド５２５－２は、他チップ接続領域５２５－２ａを介して、他チップに接続される。
図４５の例の場合、ビア接続領域５２３－１ａと、ビア接続領域５２３－２ａと、はｘ軸方向に沿った同一線上に位置する。また、他チップ接続領域５２５－１ａと、他チップ接続領域５２５－２ａと、はｙ軸方向に沿った同一線上に位置する。
また、図４５では、ｘｙ平面におけるパッド５２５－３と、５２５－４と、５２５－５と、の関係を示している。
図４５に示すように、ｘｙ平面において、パッド５２５－３は、多角形（図４５ではＬ型）の形状を有している。また、ｘｙ平面において、パッド５２５－４は、多角形（図４５ではＬ型）の形状を有している。また、ｘｙ平面において、パッド５２５－５は、多角形（図４５では逆Ｌ型）の形状を有している。
そして、パッド５２５－３は、ビア接続領域５２３－３ａにてビア５２３－３に接続される。また、パッド５２５－３は、他チップ接続領域５２５－３ａを介して、他チップに接続される。
そして、パッド５２５－４は、ビア接続領域５２３－４ａにてビア５２３－４に接続される。また、パッド５２５－４は、他チップ接続領域５２５－４ａを介して、他チップに接続される。
そして、パッド５２５－５は、ビア接続領域５２３－５ａにてビア５２３－５に接続される。また、パッド５２５－５は、他チップ接続領域５２５－５ａを介して、他チップに接続される。
図４５の例の場合、ビア接続領域５２３－３ａと、ビア接続領域５２３－４ａと、ビア接続領域５２３－５ａと、はｘ軸方向に沿った同一線上に位置する。また、他チップ接続領域５２５－３ａと、他チップ接続領域５２５－４ａと、はｘ軸方向に沿った同一線上に位置する。また、他チップ接続領域５２５－４ａと、他チップ接続領域５２５－５ａと、はｙ軸方向に沿った同一線上に位置する。
また、図４５では、ｘｙ平面におけるパッド５２５－６と、５２５－７と、５２５－８と、の関係を示している。
図４５に示すように、ｘｙ平面において、パッド５２５－６は、多角形（図４５ではＬ型）の形状を有している。また、ｘｙ平面において、パッド５２５－７は、多角形（図４５ではＬ型）の形状を有している。また、ｘｙ平面において、パッド５２５－８は、多角形（図４５では逆Ｌ型）の形状を有している。
そして、パッド５２５－６は、ビア接続領域５２３－６ａにてビア５２３－６に接続される。また、パッド５２５－６は、他チップ接続領域５２５－６ａを介して、他チップに接続される。
そして、パッド５２５－７は、ビア接続領域５２３－７ａにてビア５２３－７に接続される。また、パッド５２５－７は、他チップ接続領域５２５－７ａを介して、他チップに接続される。
そして、パッド５２５－８は、ビア接続領域５２３－８ａにてビア５２３－８に接続される。また、パッド５２５－８は、他チップ接続領域５２５－８ａを介して、他チップに接続される。
図４５の例の場合、ビア接続領域５２３－６ａと、ビア接続領域５２３－７ａと、ビア接続領域５２３－８ａと、はｘ軸方向に沿った同一線上に位置する。また、他チップ接続領域５２５－６ａと、他チップ接続領域５２５－７ａと、はｘ軸方向に沿った同一線上に位置する。また、他チップ接続領域５２５－７ａと、他チップ接続領域５２５－８ａと、はｙ軸方向に沿った同一線上に位置する。
図４５では、ｘｙ平面におけるパッド５２５－９と、パッド５２５－１０と、の関係を示している。
図４５に示すように、ｘｙ平面において、パッド５２５－９は、多角形（図４５ではＬ型）の形状を有している。また、ｘｙ平面において、パッド５２５－１０は、多角形（図４５では逆Ｌ型）の形状を有している。
そして、パッド５２５－９は、ビア接続領域５２３－９ａにてビア５２３－９に接続される。また、パッド５２５－９は、他チップ接続領域５２５－９ａを介して、他チップに接続される。
そして、パッド５２５－１０は、ビア接続領域５２３－１０ａにてビア５２３－１０に接続される。また、パッド５２５－１０は、他チップ接続領域５２５－１０ａを介して、他チップに接続される。
図４５の例の場合、ビア接続領域５２３－９ａと、ビア接続領域５２３－１０ａと、はｘ軸方向に沿った同一線上に位置する。また、他チップ接続領域５２５－９ａと、他チップ接続領域５２５－１０ａと、はｙ軸方向に沿った同一線上に位置する。
以上のように配置されたサブチップＳＣ０のパッド５２５のパターンは、例えば、図４５に示されたシンボルＰａ１３に対応付けられる。
＜３－３－１－１－３＞ サブチップＳＣ１の断面
図４６を用いて、第３実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明する。図４６は、第３実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図４６では、一例として、信号経路ＳＬ４及びＳＬ７の一部を構成する配線パターンを示している。
図４６に示すように、半導体基板５２０の上面には、素子層５２１が設けられる。なお、図４６では、簡単のため、信号経路以外の内部回路については、記載を省略している。
図４６では、複数の信号経路５２２（５２２－５、５２２－６、５２２－７、及び５２２－８）を示している。
半導体基板５２０及び素子層５２１には、ＴＳＶとして機能する複数のビア５２３（５２３－１１、５２３－１２、５２３－１３、５２３－１４、５２３－１５、５２３－１６、５２３－１７、５２３－１８、５２３－１９、及び５２３－２０）が設けられる。半導体基板５２０の下面のうちビア５２３－１１～５２３－２０が露出した部分にはそれぞれ、端子Ｔｂ４－１、Ｔｂ４－２、Ｔｂ７－１、Ｔｂ７－２、及びＴｂ７－３として機能する複数のバンプ５２４（５２４－１１、５２４－１２、５２４－１３、５２４－１４、５２４－１５、５２４－１６、５２４－１７、５２４－１８、５２４－１９、及び５２４－２０）が設けられる。素子層５２１の上面には、複数のパッド５２５（５２５－１１、５２５－１２、５２５－１３、５２５－１４、５２５－１５、５２５－１６、５２５－１７、５２５－１８、５２５－１９、及び５２５－２０）が設けられる。パッド５２５の上面は、素子層５２１の上面に露出する。
信号経路５２２－５は、バンプ５２４－１１（Ｔｂ４－２またはＴａ４－１）と、バンプ５２４－１１に接続されるビア５２３－１１と、ビア５２３－１１に接続されるパッド５２５－１１と、を備えている。パッド５２５－１１において、ビア５２３－１１に接続される領域に対向し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド５２５－１１において、例えば他チップと直接接続されない領域から延伸し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
なお、また、ここで「他チップ」とは、サブチップＳＣ０を意味する。
信号経路５２２－５は、バンプ５２４－１２（Ｔｂ４－１またはＴａ４－２）と、バンプ５２４－１２に接続されるビア５２３－１２と、ビア５２３－１２に接続されるパッド５２５－１２と、を備えている。パッド５２５－１２において、ビア５２３－１２に接続される領域に対向し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド５２５－１２において、例えば他チップと直接接続されない領域から延伸し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
信号経路５２２－６は、バンプ５２４－１３（Ｔｂ７－３またはＴａ７－１）と、バンプ５２４－１３に接続されるビア５２３－１３と、ビア５２３－１３に接続されるパッド５２５－１３と、を備えている。パッド５２５－１３において、ビア５２３－１３に接続される領域に対向し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド５２５－１３において、例えば他チップと直接接続されない領域から延伸し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
信号経路５２２－６は、バンプ５２４－１４（Ｔｂ７－２またはＴａ７－２）と、バンプ５２４－１４に接続されるビア５２３－１４と、ビア５２３－１４に接続されるパッド５２５－１４と、を備えている。パッド５２５－１４において、ビア５２３－１４に接続される領域に対向し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド５２５－１４において、例えば他チップと直接接続されない領域から延伸し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
信号経路５２２－６は、バンプ５２４－１５（Ｔｂ７－１またはＴａ７－３）と、バンプ５２４－１５に接続されるビア５２３－１５と、ビア５２３－１５に接続されるパッド５２５－１５と、を備えている。パッド５２５－１５において、ビア５２３－１５に接続される領域に対向し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド５２５－１５において、例えば他チップと直接接続されない領域から延伸し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
信号経路５２２－７は、バンプ５２４－１６（Ｔｂ７－３またはＴａ７－１）と、バンプ５２４－１６に接続されるビア５２３－１６と、ビア５２３－１６に接続されるパッド５２５－１６と、を備えている。パッド５２５－１６において、ビア５２３－１６に接続される領域に対向し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド５２５－１６において、例えば他チップと直接接続されない領域から延伸し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
信号経路５２２－７は、バンプ５２４－１７（Ｔｂ７－２またはＴａ７－２）と、バンプ５２４－１７に接続されるビア５２３－１７と、ビア５２３－１７に接続されるパッド５２５－１７と、を備えている。パッド５２５－１７において、ビア５２３－１７に接続される領域に対向し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド５２５－１７において、例えば他チップと直接接続されない領域から延伸し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
信号経路５２２－７は、バンプ５２４－１８（Ｔｂ７－１またはＴａ７－３）と、バンプ５２４－１８に接続されるビア５２３－１８と、ビア５２３－１８に接続されるパッド５２５－１８と、を備えている。パッド５２５－１８において、ビア５２３－１８に接続される領域に対向し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド５２５－１８において、例えば他チップと直接接続されない領域から延伸し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
また、信号経路５２２－８は、バンプ５２４－１９（Ｔｂ４－２またはＴａ４－１）と、バンプ５２４－１９に接続されるビア５２３－１９と、ビア５２３－１９に接続されるパッド５２５－１９と、を備えている。パッド５２５－１９において、ビア５２３－１９に接続される領域に対向し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド５２５－１９において、例えば他チップと直接接続されない領域から延伸し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
信号経路５２２－８は、バンプ５２４－２０（Ｔｂ４－１またはＴａ４－２）と、バンプ５２４－２０に接続されるビア５２３－２０と、ビア５２３－２０に接続されるパッド５２５－２０と、を備えている。パッド５２５－２０において、ビア５２３－２０に接続される領域に対向し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続されない領域となる。また、パッド５２５－２０において、例えば他チップと直接接続されない領域から延伸し、且つ素子層５２１の上面に露出する領域は、他チップと直接接続するための領域（他チップ接続領域）となる。
サブチップＳＣ１の下面と、他のサブチップＳＣ１の下面と、が貼り合わされる。そのため、サブチップＳＣ１のビアは、他のサブチップＳＣ１の下面に関して鏡像対称に設計されている。つまり、サブチップＳＣ１においては、サブチップＳＣ１のｘｚ平面のｘ軸方向の中心に対して鏡像対称になるようにビアが設けられる。
以上のように配置されたサブチップＳＣ１の配線パターンは、例えば、図４６に示されたシンボルＰ１４に対応付けられる。
なお、ここでは図示していないが、各パッド５２５は内部回路に接続されても良い。
＜３－３－１－１－４＞ サブチップＳＣ１の上面
図４７を用いて、第３実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明する。図４７は、第３実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明するための上面図である。
図４７では、ｘｙ平面におけるパッド５２５－１１と、パッド５２５－１２と、の関係を示している。
図４７に示すように、ｘｙ平面において、パッド５２５－１１は、多角形（図４７ではＬ型）の形状を有している。また、ｘｙ平面において、パッド５２５－１２は、多角形（図４７では逆Ｌ型）の形状を有している。
そして、パッド５２５－９１１は、ビア接続領域５２３－１１ａにてビア５２３－１１に接続される。また、パッド５２５－１１は、他チップ接続領域５２５－１１ａを介して、他チップに接続される。
そして、パッド５２５－１２は、ビア接続領域５２３－１２ａにてビア５２３－１２に接続される。また、パッド５２５－１２は、他チップ接続領域５２５－１２ａを介して、他チップに接続される。
図４７の例の場合、ビア接続領域５２３－１１ａと、ビア接続領域５２３－１２ａと、はｘ軸方向に沿った同一線上に位置する。また、他チップ接続領域５２５－１１ａと、他チップ接続領域５２５－１２ａと、はｙ軸方向に沿った同一線上に位置する。
図４７では、ｘｙ平面におけるパッド５２５－１３と、パッド５２５－１４と、パッド５２５－１５と、の関係を示している。
図４７に示すように、ｘｙ平面において、パッド５２５－１３は、多角形（図４７ではＬ型）の形状を有している。また、ｘｙ平面において、パッド５２５－１４は、多角形（図４７ではＬ型）の形状を有している。また、ｘｙ平面において、パッド５２５－１５は、多角形（図４７では逆Ｌ型）の形状を有している。
そして、パッド５２５－１３は、ビア接続領域５２３－１３ａにてビア５２３－１３に接続される。また、パッド５２５－１３は、他チップ接続領域５２５－１３ａを介して、他チップに接続される。
そして、パッド５２５－１４は、ビア接続領域５２３－１４ａにてビア５２３－１４に接続される。また、パッド５２５－１４は、他チップ接続領域５２５－１４ａを介して、他チップに接続される。
そして、パッド５２５－１５は、ビア接続領域５２３－１５ａにてビア５２３－１５に接続される。また、パッド５２５－１５は、他チップ接続領域５２５－１５ａを介して、他チップに接続される。
図４７の例の場合、ビア接続領域５２３－１３ａと、ビア接続領域５２３－１４ａと、ビア接続領域５２３－１５ａと、はｘ軸方向に沿った同一線上に位置する。また、他チップ接続領域５２５－１３ａと、他チップ接続領域５２５－１４ａと、はｘ軸方向に沿った同一線上に位置する。また、他チップ接続領域５２５－１４ａと、他チップ接続領域５２５－１５ａと、はｙ軸方向に沿った同一線上に位置する。
図４７では、ｘｙ平面におけるパッド５２５－１６と、パッド５２５－１７と、パッド５２５－１８と、の関係を示している。
図４７に示すように、ｘｙ平面において、パッド５２５－１６は、多角形（図４７ではＬ型）の形状を有している。また、ｘｙ平面において、パッド５２５－１７は、多角形（図４７ではＬ型）の形状を有している。また、ｘｙ平面において、パッド５２５－１８は、多角形（図４７では逆Ｌ型）の形状を有している。
そして、パッド５２５－１６は、ビア接続領域５２３－１６ａにてビア５２３－１６に接続される。また、パッド５２５－１６は、他チップ接続領域５２５－１６ａを介して、他チップに接続される。
そして、パッド５２５－１７は、ビア接続領域５２３－１７ａにてビア５２３－１７に接続される。また、パッド５２５－１７は、他チップ接続領域５２５－１７ａを介して、他チップに接続される。
そして、パッド５２５－１８は、ビア接続領域５２３－１８ａにてビア５２３－１８に接続される。また、パッド５２５－１８は、他チップ接続領域５２５－１８ａを介して、他チップに接続される。
図４７の例の場合、ビア接続領域５２３－１６ａと、ビア接続領域５２３－１７ａと、ビア接続領域５２３－１８ａと、はｘ軸方向に沿った同一線上に位置する。また、他チップ接続領域５２５－１６ａと、他チップ接続領域５２５－１７ａと、はｘ軸方向に沿った同一線上に位置するまた、他チップ接続領域５２５－１６ａと、他チップ接続領域５２５－１８ａと、はｙ軸方向に沿った同一線上に位置する。
図４７では、ｘｙ平面におけるパッド５２５－１９と、パッド５２５－２０と、の関係を示している。
図４７に示すように、ｘｙ平面において、パッド５２５－１９は、多角形（図４７ではＬ型）の形状を有している。また、ｘｙ平面において、パッド５２５－２０は、多角形（図４７では逆Ｌ型）の形状を有している。
そして、パッド５２５－１９は、ビア接続領域５２３－１９ａにてビア５２３－１９に接続される。また、パッド５２５－１９は、他チップ接続領域５２５－１９ａを介して、他チップに接続される。
そして、パッド５２５－２０は、ビア接続領域５２３－２０ａにてビア５２３－２０に接続される。また、パッド５２５－２０は、他チップ接続領域５２５－２０ａを介して、他チップに接続される。
図４７の例の場合、ビア接続領域５２３－１９ａと、ビア接続領域５２３－２０ａと、はｘ軸方向に沿った同一線上に位置する。また、他チップ接続領域５２５－１９ａと、他チップ接続領域５２５－２０ａと、はｙ軸方向に沿った同一線上に位置する。
サブチップＳＣ０の下面と、他のサブチップＳＣ０の下面と、が貼り合わされる。そのため、サブチップＳＣ０のビアは、他のサブチップＳＣ０の下面に関して鏡像対称に設計されている。
以上のように配置されたサブチップＳＣ１のパッド５２５のパターンは、例えば、図４７に示されたシンボルＰａ１４に対応付けられる。
＜３－３－１－２＞ 積層構造
次に、第３実施形態の変形例に係る半導体装置のコアチップ群の積層構造について、図４８を用いて説明する。図４８は、第３実施形態の変形例に係る半導体装置のコアチップ群の積層構造を説明するための断面図である。図４８は、図４４～図４７において示されたサブチップＳＣ０及びＳＣ１がこの順に積層された構造を示している。
図４８に示すように、サブチップＳＣ０の上面は、サブチップＳＣ１の上面と貼り合わされる。サブチップＳＣ０の他チップ接続領域を有するパッド５２５の位置はそれぞれ、サブチップＳＣ１の他チップ接続領域を有するパッド５２５の位置と整合する。具体的には、サブチップＳＣ０のパッド５２５－１～５２５－１０と、サブチップＳＣ１のパッド５２５－２０～５２５－１１と、の位置は整合する。
また、サブチップＳＣ０の下面は、他のサブチップＳＣ０の下面と貼り合わされる。サブチップＳＣ０のビア５２３の位置と、他のサブチップＳＣ０のビア５２３の位置とは、互いの上面同士が向かい合う面に関して鏡像対称に設計されている。このため、サブチップＳＣ０のビア５２３－１～５２３－１０の位置はそれぞれ、他のサブチップＳＣ０のビア５２３－１０～５２３－１の位置と整合する。
また、サブチップＳＣ１の下面は、他のサブチップＳＣ１の下面と貼り合わされる。サブチップＳＣ１のビア５２３の位置と、他のサブチップＳＣ１のビア５２３の位置とは、互いの上面同士が向かい合う面に関して鏡像対称に設計されている。このため、サブチップＳＣ１のビア５２３－１１～５２３－２０の位置はそれぞれ、他のサブチップＳＣ１のビア５２３－２０～５２３－１１の位置と整合する。
サブチップＳＣ０の信号経路５２２－１及びサブチップＳＣ１の信号経路５２２－８が、パッド５２５－１とパッド５２５－１９との間に設けられたマイクロバンプＭＢ７－１（１）により電気的に接続され、且つパッド５２５－２とパッド５２５－２０との間に設けられたマイクロバンプＭＢ７－１（２）により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ４となる。
このように、サブチップＳＣ０の信号経路５２２－１及びサブチップＳＣ１の信号経路５２２－８において、パッドを延伸させ、ＴＳＶが直接接続されているパッド同士を接続させないように信号経路を迂回することで、信号または電源が入力される端子のアサインをチップ毎に変えることができる。信号経路５２２－１及び信号経路５２２－８によれば、パッドの形状を工夫することで、信号経路ＳＬ４を実現する。
ここで、図４９を用いて、パッド５２５－１及び５２５－１９の接続方法と、パッド５２５－２及び５２５－２０の接続方法について説明する。図４９は、第３実施形態の変形例に係る半導体装置の２つのサブチップを積層する場合における、各サブチップのパッドの関係を示した図である。図４９は、サブチップの積層時におけるパッド５２５－１及び５２５－２のｘｙ平面と、パッド５２５－１９及び５２５－２０のｘｙ平面と、を示した図である。
図４８に示すように、サブチップＳＣ０及びサブチップＳＣ１は、背合わせで積層される。そのため、図４９では、サブチップＳＣ１のパッド５２５－９及び５２５－１０のパターンを、図４７で示したパターンを左右１８０度回転させた状態で示す。
パッド５２５－１９の接続領域５２５－１９ａは、ｚ軸方向において、パッド５２５－１の接続領域５２５－１ａの上方に位置する。そして、パッド５２５－１の接続領域５２５－１ａと、パッド５２５－１９の接続領域５２５－１９ａと、はマイクロバンプＭＢ７－１（１）を介して接続される。
また、パッド５２５－２０の接続領域５２５－２０ａは、ｚ軸方向において、パッド５２５－２の接続領域５２５－２ａの上方に位置する。そして、パッド５２５－２の接続領域５２５－２ａと、パッド５２５－２０の接続領域５２５－２０ａと、はマイクロバンプＭＢ７－１（２）を介して接続される。
つまり、２つのサブチップにおいて、互いの上面で向かい合わないＴＳＶに直結されたパッド同士がチップ表面で電気的に接続されている。
次に図４８に戻って、他の信号経路について説明する。サブチップＳＣ０の信号経路５２２－２及びサブチップＳＣ１の信号経路５２２－７が、パッド５２５－３とパッド５２５－１７との間に設けられたマイクロバンプＭＢ７－２（１）により電気的に接続され、パッド５２５－４とパッド５２５－１６との間に設けられたマイクロバンプＭＢ７－３により電気的に接続され、パッド５２５－５とパッド５２５－１８との間に設けられたマイクロバンプＭＢ７－２（２）により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ７となる。
このように、サブチップＳＣ０の信号経路５２２－２及びサブチップＳＣ１の信号経路５２２－７において、パッドを延伸させ、ＴＳＶが直接接続されているパッド同士を接続させないように信号経路を迂回することで、信号または電源が入力される端子のアサインをチップ毎に変えることができる。信号経路５２２－２及び信号経路５２２－７によれば、パッドの形状を工夫することで、信号経路ＳＬ７を実現する。
ここで、図４９を用いて、パッド５２５－３及び５２５－１７の接続方法と、パッド５２５－４及び５２５－１６の接続方法と、パッド５２５－５及び５２５－１８の接続方法と、について説明する。図４９は、サブチップの積層時におけるパッド５２５－３、５２５－４、及び５２５－５のｘｙ平面と、パッド５２５－１６、５２５－１７、及び５２５－１８のｘｙ平面と、を示した図である。
図４９に示すように、サブチップＳＣ０及びサブチップＳＣ１は、背合わせで積層される。そのため、図４９では、サブチップＳＣ１のパッド５２５－１６、５２５－１７、及び５２５－１８のパターンを、図４７で示したパターンを左右１８０度回転させた状態で示す。
パッド５２５－１７の接続領域５２５－１７ａは、ｚ軸方向において、パッド５２５－３の接続領域５２５－３ａの上方に位置する。そして、パッド５２５－３の接続領域５２５－３ａと、パッド５２５－１７の接続領域５２５－１７ａと、はマイクロバンプＭＢ７－２（１）を介して接続される。
また、パッド５２５－１６の接続領域５２５－１６ａは、ｚ軸方向において、パッド５２５－４の接続領域５２５－４ａの上方に位置する。そして、パッド５２５－４の接続領域５２５－４ａと、パッド５２５－１６の接続領域５２５－１６ａと、はマイクロバンプＭＢ７－３を介して接続される。
また、パッド５２５－１８の接続領域５２５－１８ａは、ｚ軸方向において、パッド５２５－５の接続領域５２５－５ａの上方に位置する。そして、パッド５２５－５の接続領域５２５－５ａと、パッド５２５－１８の接続領域５２５－１８ａと、はマイクロバンプＭＢ７－２（２）を介して接続される。
つまり、２つのサブチップにおいて、互いの上面で向かい合わないＴＳＶに直結されたパッド同士がチップ表面で電気的に接続されている。
次に図４８に戻って、他の信号経路について説明する。サブチップＳＣ０の信号経路５２２－３及びサブチップＳＣ１の信号経路５２２－６が、パッド５２５－６とパッド５２５－１４との間に設けられたマイクロバンプＭＢ７－４（１）により電気的に接続され、パッド５２５－７とパッド５２５－１３との間に設けられたマイクロバンプＭＢ７－５により電気的に接続され、パッド５２５－８とパッド５２５－１５との間に設けられたマイクロバンプＭＢ７－４（２）により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ７となる。
このように、サブチップＳＣ０の信号経路５２２－３及びサブチップＳＣ１の信号経路５２２－６において、パッドを延伸させ、ＴＳＶが直接接続されているパッド同士を接続させないように信号経路を迂回することで、信号または電源が入力される端子のアサインをチップ毎に変えることができる。信号経路５２２－３及び信号経路５２２－６によれば、パッドの形状を工夫することで、信号経路ＳＬ７を実現する。
ここで、図４９を用いて、パッド５２５－６及び５２５－１４の接続方法と、パッド５２５－７及び５２５－１３の接続方法と、パッド５２５－８及び５２５－１５の接続方法と、について説明する。図４９は、サブチップの積層時におけるパッド５２５－６、５２５－７、及び５２５－８のｘｙ平面と、パッド５２５－１３、５２５－１４、及び５２５－１５のｘｙ平面と、を示した図である。
図４９に示すように、サブチップＳＣ０及びサブチップＳＣ１は、背合わせで積層される。そのため、図４９では、サブチップＳＣ１のパッド５２５－１３、５２５－１４、及び５２５－１５のパターンを、図４７で示したパターンを左右１８０度回転させた状態で示す。
パッド５２５－１３の接続領域５２５－１３ａは、ｚ軸方向において、パッド５２５－６の接続領域５２５－３ａの上方に位置する。そして、パッド５２５－６の接続領域５２５－６ａと、パッド５２５－１３の接続領域５２５－１３ａと、はマイクロバンプＭＢ７－４（１）を介して接続される。
また、パッド５２５－１３の接続領域５２５－１３ａは、ｚ軸方向において、パッド５２５－７の接続領域５２５－７ａの上方に位置する。そして、パッド５２５－７の接続領域５２５－７ａと、パッド５２５－１３の接続領域５２５－１３ａと、はマイクロバンプＭＢ７－５を介して接続される。
また、パッド５２５－１５の接続領域５２５－１５ａは、ｚ軸方向において、パッド５２５－８の接続領域５２５－８ａの上方に位置する。そして、パッド５２５－８の接続領域５２５－８ａと、パッド５２５－１５の接続領域５２５－１５ａと、はマイクロバンプＭＢ７－４（２）を介して接続される。
つまり、２つのサブチップにおいて、互いの上面で向かい合わないＴＳＶに直結されたパッド同士がチップ表面で電気的に接続されている。
次に図４８に戻って、他の信号経路について説明する。サブチップＳＣ０の信号経路５２２－４及びサブチップＳＣ１の信号経路５２２－５が、パッド５２５－９とパッド５２５－１１との間に設けられたマイクロバンプＭＢ７－６（１）により電気的に接続され、且つパッド５２５－１０とパッド５２５－１２との間に設けられたマイクロバンプＭＢ７－６（２）により電気的に接続され、各々の内部回路と通信可能な信号経路ＳＬ４となる。
このように、サブチップＳＣ０の信号経路５２２－４及びサブチップＳＣ１の信号経路５２２－５において、パッドを延伸させ、ＴＳＶが直接接続されているパッド同士を接続させないように信号経路を迂回することで、信号または電源が入力される端子のアサインをチップ毎に変えることができる。信号経路５２２－４及び信号経路５２２－５によれば、パッドの形状を工夫することで、信号経路ＳＬ４を実現する。
ここで、図４９を用いて、パッド５２５－９及び５２５－１１の接続方法と、パッド５２５－１０及び５２５－１２の接続方法について説明する。図４９は、サブチップの積層時におけるパッド５２５－９及び５２５－１０のｘｙ平面と、パッド５２５－１１及び５２５－１２のｘｙ平面と、を示した図である。
図４８に示すように、サブチップＳＣ０及びサブチップＳＣ１は、背合わせで積層される。そのため、図４９では、サブチップＳＣ１のパッド５２５－１１及び５２５－１２のパターンを、図４７で示したパターンを左右１８０度回転させた状態で示す。
パッド５２５－１１の接続領域５２５－１１ａは、ｚ軸方向において、パッド５２５－９の接続領域５２５－９ａの上方に位置する。そして、パッド５２５－９の接続領域５２５－９ａと、パッド５２５－１１の接続領域５２５－１１ａと、はマイクロバンプＭＢ７－６（１）を介して接続される。
また、パッド５２５－１２の接続領域５２５－１２ａは、ｚ軸方向において、パッド５２５－１０の接続領域５２５－１０ａの上方に位置する。そして、パッド５２５－１０の接続領域５２５－１０ａと、パッド５２５－１２の接続領域５２５－１２ａと、はマイクロバンプＭＢ７－６（２）を介して接続される。
＜３－３－１－３＞ 信号または電源の流れ
ここで、図５０を用いて、信号または電源の流れを示す。図５０は、第３実施形態の変形例に係る半導体装置のコアチップ群の積層構造における信号または電源の流れを説明するための断面図である。なお、ここでは簡単のため、信号または電源が流れる端子（バンプ）及びビアに着目して説明する。
まず、信号経路５２２－１及び５２２－８からなる経路について説明する。コアチップＣＣ０の端子Ｔａ４－１に入力された信号または電源は、ビア５２３－１、ビア５２３－１９を介し、端子Ｔｂ４－２から出力される。また、コアチップＣＣ１の端子Ｔａ４－１に入力された信号または電源は、ビア５２３－１１、ビア５２３－９を介し、端子Ｔｂ４－２から出力される。また、コアチップＣＣ０の端子Ｔｂ４－２に入力された信号または電源は、ビア５２３－１９、ビア５２３－１を介し、端子Ｔａ４－１から出力される。また、コアチップＣＣ１の端子Ｔｂ４－２に入力された信号または電源は、ビア５２３－９、ビア５２３－１１を介し、端子Ｔａ４－１から出力される。また、コアチップＣＣ０の端子Ｔａ４－２に入力された信号または電源は、ビア５２３－２、ビア５２３－２０を介し、端子Ｔｂ４－１から出力される。また、コアチップＣＣ１の端子Ｔａ４－２に入力された信号または電源は、ビア５２３－１２、ビア５２３－１０を介し、端子Ｔｂ４－１から出力される。また、コアチップＣＣ０の端子Ｔｂ４－１に入力された信号または電源は、ビア５２３－２０、ビア５２３－２を介し、端子Ｔａ４－２から出力される。また、コアチップＣＣ１の端子Ｔｂ４－１に入力された信号または電源は、ビア５２３－１０、ビア５２３－１２を介し、端子Ｔａ４－２から出力される（矢印Ｄ１、Ｄ２参照）。このように、本実施形態では、信号または電源が入力される端子がチップ毎に入れ替わる信号経路ＳＬ４を実現することができる。
信号経路５２２－２及び５２２－７からなる経路について説明する。コアチップＣＣ０の端子Ｔａ７－１に入力された信号または電源は、ビア５２３－３、ビア５２３－１７を介し、端子Ｔｂ７－２から出力される。また、コアチップＣＣ１の端子Ｔａ７－１に入力された信号または電源は、ビア５２３－１３、ビア５２３－７を介し、端子Ｔｂ７－２から出力される。また、コアチップＣＣ０の端子Ｔｂ７－２に入力された信号または電源は、ビア５２３－１７、ビア５２３－３を介し、端子Ｔａ７－１から出力される。また、コアチップＣＣ１の端子Ｔｂ７－２に入力された信号または電源は、ビア５２３－７、ビア５２３－１３を介し、端子Ｔａ７－１から出力される。また、コアチップＣＣ０の端子Ｔａ７－２に入力された信号または電源は、ビア５２３－４、ビア５２３－１６を介し、端子Ｔｂ７－３から出力される。また、コアチップＣＣ１の端子Ｔａ７－２に入力された信号または電源は、ビア５２３－１４、ビア５２３－６を介し、端子Ｔｂ７－３から出力される。また、コアチップＣＣ０の端子Ｔｂ７－３に入力された信号または電源は、ビア５２３－１６、ビア５２３－４を介し、端子Ｔａ７－２から出力される。また、コアチップＣＣ１の端子Ｔｂ７－３に入力された信号または電源は、ビア５２３－６、ビア５２３－１４を介し、端子Ｔａ７－２から出力される。また、コアチップＣＣ０の端子Ｔａ７－３に入力された信号または電源は、ビア５２３－５、ビア５２３－１８を介し、端子Ｔｂ７－１から出力される。また、コアチップＣＣ１の端子Ｔａ７－３に入力された信号または電源は、ビア５２３－１５、ビア５２３－８を介し、端子Ｔｂ７－１から出力される。また、コアチップＣＣ０の端子Ｔｂ７－１に入力された信号または電源は、ビア５２３－１８、ビア５２３－５を介し、端子Ｔａ７－３から出力される。また、コアチップＣＣ１の端子Ｔｂ７－１に入力された信号または電源は、ビア５２３－８、ビア５２３－１５を介し、端子Ｔａ７－３から出力される（矢印Ｄ３～Ｄ５参照）。このように、本実施形態では、信号または電源が入力される端子がチップ毎に入れ替わる信号経路ＳＬ７を実現することができる。
信号経路５２２－３及び５２２－６からなる経路について説明する。コアチップＣＣ０の端子Ｔａ７－１に入力された信号または電源は、ビア５２３－６、ビア５２３－１４を介し、端子Ｔｂ７－２から出力される。また、コアチップＣＣ１の端子Ｔａ７－１に入力された信号または電源は、ビア５２３－１６、ビア５２３－４を介し、端子Ｔｂ７－２から出力される。また、コアチップＣＣ０の端子Ｔｂ７－２に入力された信号または電源は、ビア５２３－１４、ビア５２３－６を介し、端子Ｔａ７－１から出力される。また、コアチップＣＣ１の端子Ｔｂ７－２に入力された信号または電源は、ビア５２３－４、ビア５２３－１６を介し、端子Ｔａ７－１から出力される。また、コアチップＣＣ０の端子Ｔａ７－２に入力された信号または電源は、ビア５２３－７、ビア５２３－１３を介し、端子Ｔｂ７－３から出力される。また、コアチップＣＣ１の端子Ｔａ７－２に入力された信号または電源は、ビア５２３－１７、ビア５２３－３を介し、端子Ｔｂ７－３から出力される。また、コアチップＣＣ０の端子Ｔｂ７－３に入力された信号または電源は、ビア５２３－１３、ビア５２３－７を介し、端子Ｔａ７－２から出力される。また、コアチップＣＣ１の端子Ｔｂ７－３に入力された信号または電源は、ビア５２３－３、ビア５２３－１７を介し、端子Ｔａ７－２から出力される。また、コアチップＣＣ０の端子Ｔａ７－３に入力された信号または電源は、ビア５２３－８、ビア５２３－１５を介し、端子Ｔｂ７－１から出力される。また、コアチップＣＣ１の端子Ｔａ７－３に入力された信号または電源は、ビア５２３－１８、ビア５２３－５を介し、端子Ｔｂ７－１から出力される。また、コアチップＣＣ０の端子Ｔｂ７－１に入力された信号または電源は、ビア５２３－１５、ビア５２３－８を介し、端子Ｔａ７－３から出力される。また、コアチップＣＣ１の端子Ｔｂ７－１に入力された信号または電源は、ビア５２３－１８、ビア５２３－５を介し、端子Ｔａ７－３から出力される（矢印Ｄ６～Ｄ８参照）。このように、本実施形態では、信号または電源が入力される端子がチップ毎に入れ替わる信号経路ＳＬ７を実現することができる。
信号経路５２２－４及び５２２－５からなる経路について説明する。コアチップＣＣ０の端子Ｔａ４－１に入力された信号または電源は、ビア５２３－９、ビア５２３－１１を介し、端子Ｔｂ４－２から出力される。また、コアチップＣＣ１の端子Ｔａ４－１に入力された信号または電源は、ビア５２３－１９、ビア５２３－１を介し、端子Ｔｂ４－２から出力される。また、コアチップＣＣ０の端子Ｔｂ４－２に入力された信号または電源は、ビア５２３－１１、ビア５２３－９を介し、端子Ｔａ４－１から出力される。また、コアチップＣＣ１の端子Ｔｂ４－２に入力された信号または電源は、ビア５２３－１、ビア３２３－１９を介し、端子Ｔａ４－１から出力される。また、コアチップＣＣ０の端子Ｔａ４－２に入力された信号または電源は、ビア５２３－１０、ビア５２３－１２を介し、端子Ｔｂ４－１から出力される。また、コアチップＣＣ１の端子Ｔａ４－２に入力された信号または電源は、ビア５２３－２０、ビア５２３－２を介し、端子Ｔｂ４－１から出力される。また、コアチップＣＣ０の端子Ｔｂ４－１に入力された信号または電源は、ビア５２３－１２、ビア５２３－１０を介し、端子Ｔａ４－２から出力される。また、コアチップＣＣ１の端子Ｔｂ４－１に入力された信号または電源は、ビア５２３－２、ビア５２３－２０を介し、端子Ｔａ４－２から出力される（矢印Ｄ９、Ｄ１０参照）。このように、本実施形態では、信号または電源が入力される端子がチップ毎に入れ替わる信号経路ＳＬ４を実現することができる。
図５０に示すように、信号経路５２２－１及び５２２－８において、信号がビア５２３－１からビア５２３－１９へ流れ、更にビア５２３－１９からビア５２３－１２に流れ、ビア５２３－１２からビア５２３－１０へ流れ、そしてビア５２３－１０からビア５２３－１へと流れる（矢印Ｄ１参照）。信号経路５２２－１及び５２２－８において、信号がビア５２３－２からビア５２３－２０へ流れ、更にビア５２３－２０からビア５２３－１１に流れ、ビア５２３－１１からビア５２３－９へ流れ、そしてビア５２３－９からビア５２３－２へと流れる（矢印Ｄ２参照）。このように、本実施形態では、信号が入力されるＴＳＶがチップ毎に入れ替わる信号経路ＳＬ４を実現することができる。
信号経路５２２－２及び５２２－７において、信号がビア５２３－３からビア５２３－１７へ流れ、更にビア５２３－１７からビア５２３－１４に流れ、ビア５２３－１４からビア５２３－６へ流れ、そしてビア５２３－６からビア５２３－５へと流れ、ビア５２３－５からビア５２３－１８へと流れ、ビア５２３－１８からビア５２３－１３へと流れ、ビア５２３－１３からビア５２３－７へと流れ、ビア５２３－７からビア５２３－４へと流れ、ビア５２３－４からビア５２３－１６へと流れ、ビア５２３－１６からビア５２３－１５へと流れ、ビア５２３－１５からビア５２３－８へと流れ、ビア５２３－８からビア５２３－３へと流れる（矢印Ｄ３～Ｄ５参照）。このように、本実施形態では、信号が入力されるＴＳＶがチップ毎に入れ替わる信号経路ＳＬ７を実現することができる。
信号経路５２２－３及び５２２－６において、信号がビア５２３－６からビア５２３－１４へ流れ、更にビア５２３－１４からビア５２３－１７に流れ、ビア５２３－１７からビア５２３－３へ流れ、そしてビア５２３－３からビア５２３－８へと流れ、ビア５２３－８からビア５２３－１５へと流れ、ビア５２３－１５からビア５２３－１６へと流れ、ビア５２３－１６からビア５２３－４へと流れ、ビア５２３－４からビア５２３－７へと流れ、ビア５２３－７からビア５２３－１３へと流れ、ビア５２３－１３からビア５２３－１８へと流れ、ビア５２３－１８からビア５２３－５へと流れ、ビア５２３－５からビア５２３－６へと流れる（矢印Ｄ６～Ｄ８参照）。このように、本実施形態では、信号が入力されるＴＳＶがチップ毎に入れ替わる信号経路ＳＬ７を実現することができる。
信号経路５２２－４及び５２２－５において、信号がビア５２３－９からビア５２３－１１へ流れ、更にビア５２３－１１からビア５２３－２０に流れ、ビア５２３－２０からビア５２３－２へ流れ、そしてビア５２３－２からビア５２３－９へと流れる（矢印Ｄ９参照）。信号経路５２２－４及び５２２－５において、信号がビア５２３－１０からビア５２３－１２へ流れ、更にビア５２３－１２からビア５２３－１９に流れ、ビア５２３－１９からビア５２３－１へ流れ、そしてビア５２３－１からビア５２３－１０へと流れる（矢印Ｄ１０参照）。このように、本実施形態では、信号が入力されるＴＳＶがチップ毎に入れ替わる信号経路ＳＬ４を実現することができる。
＜３－３－２＞ 効果
上述した実施形態によれば、第１実施形態と同様の効果を得ることが可能となる。
＜４＞ その他
上記各実施形態では、信号経路ＳＬ１～ＳＬ７を実現するための一例について説明した。そして、上記各実施形態は種々組み合わせ可能である。例えば、第１～第３実施形態をそれぞれ組み合わせることも可能である。また、例えば、第１実施形態の変形例１、変形例２、第２実施形態の変形例、第３実施形態の変形例をそれぞれ組み合わせることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム
２…コントローラ
３…半導体記憶装置
５…プロセッサ
６…内蔵メモリ
７…ＮＡＮＤインタフェース回路
８…バッファメモリ
９…ホストインタフェース回路
１０…インタフェースチップ
１１…コアチップ群
１２…メモリセルアレイ
１３…データ転送回路
１４…チップ制御ロジック回路
１５…周辺制御回路
１６…電源回路
１７…コア駆動回路
１８…ロウデコーダ
１９…センスアンプ
２０、１２０、１４０、２２０、３２０、４２０、５２０、…半導体基板
２１、１２１、１４１、２２１、３２１、４２１、５２１、…素子層
２３、１２３、１４３、２２３、３２３、４２３、５２３…ビア
２４、１２４、１４４、２２４、３２４、４２４、５２４…バンプ
２５、１２５、１４５、２２５、３２５、４２５、５２５…パッド
２７、２８、３２、３３、１２６～１２８、１３５、１４６～１４８、１５５、２２６、２２９、３２６、３２７、３３２、３３３…ロジック素子層
２８～３１、３４～３７、１２９～１３４、１３６、１３７、１４９～１５４、１５６、１５７、２２７、２２８、２３０、２３２、３２８～３３１、３３４～３３７、…配線層

Claims (13)

  1. 第１基板と、
    前記第１基板の上面に設けられた第１素子層と、
    前記第１素子層の上面から露出するように設けられた複数のパッドと、
    前記第１基板と前記第１素子層とを貫くように設けられ、各々、前記第１基板の下面から露出するとともに、前記複数のパッドのうち対応する１つと直接接続された複数のビアと、を有する
    第１チップと、
    第２基板と、
    前記第２基板の上面に設けられた第２素子層と、
    前記第２素子層の上面から露出するように設けられた複数のパッドと、
    前記第２基板と前記第２素子層とを貫くように設けられ、各々、前記第２基板の下面から露出するとともに、前記複数のパッドのうち対応する１つと直接接続された複数のビアと、を有する
    第２チップと、を備え、
    前記第１チップの前記複数のビアは、第１ビアを含み、
    前記第１チップの前記複数のパッドは、前記第１ビアと直接接続された第１パッドを含み、
    前記第２チップの前記複数のビアは、第２ビアを含み、
    前記第２チップの前記複数のパッドは、前記第２ビアと直接接続された第２パッドと、第３パッドと、を含み、
    前記第２素子層の中に設けられ、前記第２パッドと前記第３パッドとを接続する第１配線を含み、
    前記第１チップと前記第２チップは、前記第１素子層の前記上面及び前記第２素子層の前記上面が向かい合うように重ねられ、
    前記第１パッド及び前記第３パッドは第１導電体を介して接続され、
    前記第１パッドは、前記第１素子層の前記上面に平行な第１方向に沿って延伸して設けられ、前記第１素子層の前記上面に垂直な第２方向に沿って前記第１ビアと並んで配置された第１部分と、前記第２方向に沿って前記第３パッドと並んで配置された第２部分とを有し、前記第１ビア及び前記第２ビアは、前記第２方向に沿って並んで配置される、
    半導体装置。
  2. 前記第１パッド及び前記第２パッドの間に設けられた絶縁体を更に備える
    請求項１に記載の半導体装置。
  3. 前記第１配線上に設けられた第１ロジック素子を更に備える
    請求項１または２の何れか一項に記載の半導体装置。
  4. 前記第１チップの前記複数のビアは、第３ビアを含み、
    前記第１チップの前記複数のパッドは、前記第３ビアと直接接続された第４パッドを含み、
    前記第２チップの前記複数のビアは、第４ビアを含み、
    前記第２チップの前記複数のパッドは、前記第４ビアと直接接続された第５パッドを含み、
    前記第４パッド及び前記第５パッドは第２導電体を介して接続される
    請求項１乃至３の何れか一項に記載の半導体装置。
  5. 前記第１チップの前記複数のビアは、第５ビアを含み、
    前記第１チップの前記複数のパッドは、前記第５ビアと直接接続された第６パッドを含み、
    前記第１チップの前記複数のビアは、第６ビアを含み、
    前記第１チップの前記複数のパッドは、前記第６ビアと直接接続された第７パッドを含み、
    前記第２チップの前記複数のビアは、第７ビアを含み、
    前記第２チップの前記複数のパッドは、前記第７ビアと直接接続された第８パッドを含み、
    前記第２チップの前記複数のビアは、第８ビアを含み、
    前記第２チップの前記複数のパッドは、前記第８ビアと直接接続された第９パッドを含み、
    前記第６パッド及び前記第９パッドは第３導電体を介して接続され、
    前記第７パッド及び前記第８パッドは第４導電体を介して接続され、
    前記第６パッド及び前記第８パッドの間には絶縁体が設けられ、
    前記第７パッド及び前記第９パッドの間には絶縁体が設けられ、
    前記第５ビア及び前記第８ビアは、前記第１素子層及び前記第２素子層が向かい合う面に対して対称に設けられず、
    前記第６ビア及び前記第７ビアは、前記第１素子層及び前記第２素子層が向かい合う面に対して対称に設けられない
    請求項１乃至４の何れか一項に記載の半導体装置。
  6. 前記第５ビア及び前記第７ビアは、前記第１素子層及び前記第２素子層が向かい合う面に対して対称に設けられ、
    前記第６ビア及び前記第８ビアは、前記第１素子層及び前記第２素子層が向かい合う面に対して対称に設けられ、
    請求項５に記載の半導体装置。
  7. 前記第１チップの前記複数のビアは、第９ビアを含み、
    前記第１チップの前記複数のパッドは、前記第９ビアと直接接続された第１０パッドを含み、
    前記第１チップの前記複数のビアは、第１０ビアを含み、
    前記第１チップの前記複数のパッドは、前記第１０ビアと直接接続された第１１パッドを含み、
    前記第２チップの前記複数のビアは、第１１ビアを含み、
    前記第２チップの前記複数のパッドは、前記第１１ビアと直接接続された第１２パッドを含み、
    前記第２チップの前記複数のビアは、第１２ビアを含み、
    前記第２チップの前記複数のパッドは、前記第１２ビアと直接接続された第１３パッドを含み、
    前記第２チップの前記複数のパッドは、第１４パッドを含み、
    前記第２素子層の中に設けられ、前記第１３パッドと前記第１４パッドとを接続する第２配線を含み、
    前記第１０パッド及び前記第１４パッドは第５導電体を介して接続され、
    前記第１１パッド及び前記第１２パッドは第６導電体を介して接続され、
    前記第１０パッド及び前記第１２パッドの間には絶縁体が設けられ、
    前記第１１パッド及び前記第１３パッドの間には絶縁体が設けられ、
    前記第９ビア及び前記第１２ビアは、前記第１素子層及び前記第２素子層が向かい合う面に対して対称に設けられず、
    前記第１０ビア及び前記第１１ビアは、前記第１素子層及び前記第２素子層が向かい合う面に対して対称に設けられない
    請求項１乃至６の何れか一項に記載の半導体装置。
  8. 前記第９ビア及び前記第１１ビアは、前記第１素子層及び前記第２素子層が向かい合う面に対して対称に設けられ、
    前記第１０ビア及び前記第１２ビアは、前記第１素子層及び前記第２素子層が向かい合う面に対して対称に設けられ、
    請求項７に記載の半導体装置。
  9. 前記第１チップの前記複数のビアは、第１３ビアを含み、
    前記第１チップの前記複数のパッドは、前記第１３ビアと直接接続された第１５パッドを含み、
    前記第１チップの前記複数のビアは、第１４ビアを含み、
    前記第１チップの前記複数のパッドは、前記第１４ビアと直接接続された第１６パッドを含み、
    前記第１チップの前記複数のパッドは、第１７パッドを含み、
    前記第１素子層の中に設けられ、前記第１６パッドと前記第１７パッドとを接続する第４配線を含み、
    前記第２チップの前記複数のビアは、第１５ビアを含み、
    前記第２チップの前記複数のパッドは、前記第１５ビアと直接接続された第１８パッドを含み、
    前記第２チップの前記複数のビアは、第１６ビアを含み、
    前記第２チップの前記複数のパッドは、前記第１６ビアと直接接続された第１９パッドを含み、
    前記第２チップの前記複数のパッドは、第２０パッドを含み、
    前記第２素子層の中に設けられ、前記第１９パッドと前記第２０パッドとを接続する第５配線を含み、
    前記第４配線上に設けられた第２ロジック素子と、
    前記第５配線上に設けられた第３ロジック素子と、
    を更に備え、
    前記第１５パッド及び前記第２０パッドは第７導電体を介して接続され、
    前記第１７パッド及び前記第１８パッドは第８導電体を介して接続され、
    前記第１５パッド及び前記第１８パッドの間には絶縁体が設けられ、
    前記第１６パッド及び前記第１９パッドの間には絶縁体が設けられ、
    前記第１３ビア及び前記第１６ビアは、前記第１素子層及び前記第２素子層が向かい合う面に対して対称に設けられず、
    前記第１４ビア及び前記第１５ビアは、前記第１素子層及び前記第２素子層が向かい合う面に対して対称に設けられない
    請求項１乃至８の何れか一項に記載の半導体装置。
  10. 前記第１３ビア及び前記第１５ビアは、前記第１素子層及び前記第２素子層が向かい合う面に対して対称に設けられ、
    前記第１４ビア及び前記第１６ビアは、前記第１素子層及び前記第２素子層が向かい合う面に対して対称に設けられ、
    請求項９に記載の半導体装置。
  11. 前記第１チップの前記複数のビアは、第１７ビアを含み、
    前記第１チップの前記複数のパッドは、前記第１７ビアと直接接続された第２１パッドを含み、
    前記第１チップの前記複数のビアは、第１８ビアを含み、
    前記第１チップの前記複数のパッドは、前記第１８ビアと直接接続された第２２パッドを含み、
    前記第１チップの前記複数のビアは、第１９ビアを含み、
    前記第１チップの前記複数のパッドは、前記第１９ビアと直接接続された第２３パッドを含み、
    前記第２チップの前記複数のビアは、第２０ビアを含み、
    前記第２チップの前記複数のパッドは、前記第２０ビアと直接接続された第２４パッドを含み、
    前記第２チップの前記複数のビアは、第２１ビアを含み、
    前記第２チップの前記複数のパッドは、前記第２１ビアと直接接続された第２５パッドを含み、
    前記第２チップの前記複数のビアは、第２２ビアを含み、
    前記第２チップの前記複数のパッドは、前記第２２ビアと直接接続された第２６パッドを含み、
    前記第２１パッド及び前記第２５パッドは第９導電体を介して接続され、
    前記第２２パッド及び前記第２６パッドは第１０導電体を介して接続され、
    前記第２３パッド及び前記第２４パッドは第１１導電体を介して接続され、
    前記第２１パッド及び前記第２４パッドの間には絶縁体が設けられ、
    前記第２２パッド及び前記第２５パッドの間には絶縁体が設けられ、
    前記第２３パッド及び前記第２６パッドの間には絶縁体が設けられ、
    前記第１７ビア及び前記第２１ビアは、前記第１素子層及び前記第２素子層が向かい合う面に対して対称に設けられず、
    前記第１８ビア及び前記第２２ビアは、前記第１素子層及び前記第２素子層が向かい合う面に対して対称に設けられず、
    前記第１９ビア及び前記第２０ビアは、前記第１素子層及び前記第２素子層が向かい合う面に対して対称に設けられない
    請求項１乃至１０の何れか一項に記載の半導体装置。
  12. 前記第１７ビア及び前記第２０ビアは、前記第１素子層及び前記第２素子層が向かい合う面に対して対称に設けられ、
    前記第１８ビア及び前記第２１ビアは、前記第１素子層及び前記第２素子層が向かい合う面に対して対称に設けられ、
    前記第１９ビア及び前記第２２ビアは、前記第１素子層及び前記第２素子層が向かい合う面に対して対称に設けられ、
    請求項１１に記載の半導体装置。
  13. 前記第１素子層及び前記第２素子層は、同一のレイアウトパターンにより設けられた、請求項１乃至１２の何れか１項に記載の半導体装置。
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