JP7021021B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体コンデンサを有する半導体装置及びその製造方法に関するものである。

半導体コンデンサとして、半導体基板の表面に形成した溝の内部にコンデンサ構造体を形成した構成が用いられている。例えば、誘電層を間に挟みながら複数の導電層を溝の側面に積層してコンデンサ構造体を形成する方法が開示されている（非特許文献１参照。）。

Houri Johari、 外１名、「High-Density Embedded Deep Trench Capacitors in Silicon With Enhanced Breakdown Voltage」、IEEE TRANSACTIONS ON COMPONENTS AND PACKAGING TECHNOLOGY、VOL. 32、NO. 4、2009年12月、p. 808-815

しかしながら、非特許文献１に記載された構造では、容量を発生させる主たる溝（wide trench）と、基板に配置する電極とコンタクトするための他の溝（narrow trench、medium trench）を同一の面に形成する。このため、主たる溝を形成できる面積が制限され、コンデンサ構造体の容量の増大が抑制される。また、非特許文献１では、溝の内部に形成した導電層を半導体基板の表面まで延設させ、半導体基板の表面で導電層に電極が配置される。即ち、半導体基板の表面に正の電極と負の電極のコンタクト領域が形成される。このため、半導体装置のサイズが増大する。

本発明は、半導体基板の溝の内部に形成されるコンデンサ構造体の容量を増大させ、且つサイズの増大を抑制した半導体装置及び半導体装置の製造方法を提供することを目的とする。

本発明の一態様に係る半導体装置は、半導体基板の第１主面に形成された溝の内部に誘電層を介して積層された第１導電層及び第２導電層と、第１導電層と電気的に接続する第１電極と、第２主面から延伸して溝の底部に達する埋め込み電極を介して第２導電層と接続する第２電極を備えることを要旨とする。

本発明の他の態様に係る半導体装置の製造方法は、半導体基板の第１主面に形成された溝の内部に、誘電層を介して第１導電層と第２導電層を積層する工程と、半導体基板の第２主面から溝の底部に達するようにコンタクトホールを形成し、溝の底部で第２導電層に接続する埋め込み電極をコンタクトホールの内部に形成する工程を含み、埋め込み電極とその埋め込み電極に接続する第２導電層を同時に形成することを要旨とする。

本発明によれば、半導体基板の溝の内部に形成されるコンデンサ構造体の容量を増大させ、且つサイズの増大を抑制した半導体装置及び半導体装置の製造方法を提供することができる。

本発明の第１の実施形態に係る半導体装置の構成を示す模式的な断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その１）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その２）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その３）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その４）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その５）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その６）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その７）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その８）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その９）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その１０）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その１１）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その１２）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その１３）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その１４）。 本発明の第２の実施形態に係る半導体装置の構成を示す模式的な断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その１）。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その２）。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その３）。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その４）。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その５）。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その６）。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その７）。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その８）。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その９）。 埋め込み電極の配置例を示す模式的な平面図である。 埋め込み電極の構成例を示す模式的な断面図であり、図２７（ａ）は図２６のＩ－Ｉ方向に沿った断面図であり、図２７（ｂ）は図２６のＩＩ－ＩＩ方向に沿った断面図であり、図２７（ｃ）は図２６のＩＩＩ－ＩＩＩ方向に沿った断面図である。 本発明の第３の実施形態に係る半導体装置の構成を示す模式的な平面図である。 図２８に示した半導体装置の断面図であり、図２９（ａ）は図２８のＩＶ－ＩＶ方向に沿った断面図であり、図２９（ｂ）は図２８のＶ－Ｖ方向に沿った断面図であり、図２９（ｃ）は図２８のＶＩ－ＶＩ方向に沿った断面図である。 本発明の第４の実施形態に係る半導体装置の構成を示す模式図である。 本発明のその他の実施形態に係る半導体装置の構成を示す模式的な断面図である。

以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる部分を含む。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。

（第１の実施形態）
本発明の第１の実施形態に係る半導体装置１は、図１に示すように、互いに対向する第１主面１１と第２主面１２を有し、第１主面１１に溝が形成されている半導体基板１０と、溝の側面の面法線方向に沿って積層された複数の導電層２０を備える。図１は、第１主面１１に形成された溝の短手方向に沿った断面図である。

溝の内部に配置された導電層２０のそれぞれは、第１導電層２Ａと第２導電層２Ｂのいずれかである。半導体装置１では、導電層２０のうち溝の側面に最近接の導電層を１番目の導電層として、導電層２０のうちの奇数番目の導電層が第１導電層２Ａである。即ち、導電層２１及び導電層２３が第１導電層２Ａである。図１に示した構成では、導電層２１は溝の側面と接している。また、導電層２３が溝の側面から最も遠く配置された導電層である。一方、導電層２０のうちの偶数番目の導電層が第２導電層２Ｂである。即ち、導電層２２が第２導電層２Ｂである。

図１に示すように、導電層２０の相互間には誘電層３１～３２がそれぞれ配置されている。即ち、導電層２１と導電層２２との間に誘電層３１が配置され、導電層２２と導電層２３との間に誘電層３２が配置されている。以下において、溝の内部で導電層２０の相互間に配置された誘電層を「誘電層３０」と総称する。第１導電層２Ａと第２導電層２Ｂとは、誘電層３０によって電気的に絶縁されている。そして、第１導電層２Ａ、誘電層３０及び第２導電層２Ｂの積層によって、コンデンサが構成される。

半導体装置１は、第２主面１２から溝の底部に達するように形成されたコンタクトホールに埋め込まれた埋め込み電極４０を更に備える。埋め込み電極４０は、溝の底部で第２導電層２Ｂと電気的に接続している。なお、コンタクトホールの側面に絶縁分離膜６０が配置され、半導体基板１０と埋め込み電極４０とは絶縁分離膜６０によって電気的に絶縁されている。図１に示すように、溝の短手方向に沿った断面において、溝の幅よりもコンタクトホールの幅の方が狭い。

更に、半導体装置１は、第１導電層２Ａと電気的に接続する第１電極５１と、第２導電層２Ｂと電気的に接続する第２電極５２を備える。第１電極５１及び第２電極５２は、溝の外部に配置されている。

図１に示した半導体装置１では、半導体基板１０の第１主面１１に、第１絶縁膜７１を介して第１電極５１が配置されている。そして、第１絶縁膜７１に設けた開口部において、溝の内部から第１主面１１まで延設された第１導電層２Ａと第１電極５１とが電気的に接続されている。また、半導体基板１０の第２主面１２に、第２絶縁膜７２を介して第２電極５２が配置されている。そして、第２絶縁膜７２に設けた開口部において、埋め込み電極４０と第２電極５２が電気的に接続されている。溝の側面に最近接の導電層２１と溝の側面から最も遠く配置された導電層２３は第１導電層２Ａであり、第１主面１１に配置された第１電極５１と電気的に接続されている。導電層２１は第２導電層２Ｂであり、埋め込み電極４０を介して第２主面１２に配置された第２電極５２と電気的に接続されている。

以下に、図１に示した半導体装置１の動作について説明する。第１電極５１に正の電圧、第２電極５２に負の電圧を引加することで、第１導電層２Ａに正の電荷がチャージされ、第２導電層２Ｂに負の電荷がチャージされる。このとき、誘電層３０の内部で分極が起こり、静電容量が発生する。溝の中に複数の誘電層３０を積層し、それぞれの誘電層３０で静電容量を発生できるので、基板面積あたりの容量密度を増大させることができる。

図１に示した半導体装置では、第１導電層２Ａである導電層２１と導電層２３が第１電極５１と電気的に接続され、第２導電層２Ｂである導電層２２が第２電極５２と電気的に接続されている。したがって、半導体装置１は、誘電層３１及び誘電層３２をそれぞれ有する２つのコンデンサを並列接続した構成である。このように、半導体装置１によれば、単位面積当たりの容量密度を大きく向上させたコンデンサ構造体を実現できる。

第１導電層２Ａは、第１主面１１に配置された第１電極５１と電気的に接続されている。一方、第１導電層２Ａと電気的に絶縁されている第２導電層２Ｂは、第２主面１２に配置された第２電極５２と電気的に接続されている。このように、溝の内部に形成されるコンデンサ構造体の正の電極と負の電極を第１主面１１と第２主面１２に分けて配置することにより、正負の電極間の短絡を抑制できる。

上記では、溝の内部に積層する導電層２０の層数の合計が３層である場合について例示的に説明した。しかし、導電層２０の層数は３層に限られない。例えば、第１導電層２Ａと第２導電層２Ｂが１層ずつであってもよい。これにより、製造工程を短縮することができる。一方、積層する導電層２０の層数が多いほど、単位面積当たりの容量密度をより大きくすることができる。このため、導電層２０の層数の合計が４層以上であってもよい。導電層２０の相互間に配置される誘電層３０の層数は、導電層２０の層数よりも１層少ない。

なお、図１に示した半導体装置１では、溝の側面に最近接の導電層を１番目の導電層として、奇数番目である第１導電層２Ａを互いに電気的に接続し、偶数番目である第２導電層２Ｂを互いに電気的に接続している。このように第１導電層２Ａと第２導電層２Ｂとを誘電層３０を介して交互に積層することによって、単位面積当たりの容量密度を最も大きくすることができる。

以上に説明したように、本発明の第１の実施形態に係る半導体装置１では、第１導電層２Ａと電気的に接続する第１電極５１が半導体基板１０の第１主面１１に配置され、第２導電層２Ｂと電気的に接続する第２電極５２が第２主面１２に配置される。このため、正負の電極とそれぞれ接続させるためにコンデンサ構造体の複数の導電層を第１主面１１に配置する場合と比較して、溝を形成する領域の面積を広くすることができる。その結果、基板面積あたりの容量密度が高い半導体装置１を提供できる。また、第１主面１１に正負の電極を配置した構成と比較して、基板面積あたりの容量密度を同等とした場合に、半導体装置１のサイズの増大を抑制することができる。

以下に、図面を参照して、第１の実施形態に係る半導体装置１の製造方法を説明する。なお、以下に述べる半導体装置１の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。

先ず、図２に示すように、半導体基板１０の第１主面１１に溝１００を形成する。半導体基板１０には、例えばシリコン基板を用いる。溝１００は、以下のようにして形成することができる。即ち、ＣＶＤ法などにより第１主面１１の全面にシリコン酸化膜を形成した後、溝１００を形成する領域が露出するように、フォトリソグラフィ技術を用いてシリコン酸化膜のパターニングを行う。そして、シリコン酸化膜をエッチングマスクに用いて、ドライエッチングまたはウェットエッチングにより溝１００を形成する。溝１００を形成した後、エッチングマスクに用いたシリコン酸化膜を除去する。

図３に示すように、溝１００の内壁面及び第１主面１１に、導電層２１を形成する。なお、導電層２０には、リンなどの不純物をドープした多結晶シリコン膜を使用できる。多結晶シリコン膜は、ＣＶＤ法などを用いて形成される。

次に、図４に示すように、半導体基板１０の第２主面１２に、溝１００の底部に達するコンタクトホール１２０を形成する。例えば、第２主面の全面にシリコン窒化膜をＣＶＤ法などにより形成する。そして、フォトリソグラフィ技術を用いてパターニングを行ったシリコン酸化膜をエッチングマスクに用いて、ドライエッチング又はウェットエッチングによりコンタクトホール１２０を形成する。コンタクトホール１２０は溝１００の底部の導電層２１を貫通して形成され、コンタクトホール１２０と溝１００は連結する。

その後、図５に示すように、導電層２１を覆うように誘電層３１を形成する。なお、誘電層３０には、ＣＶＤ法などを用いて形成されるシリコン酸化膜又はシリコン窒化膜などを使用できる。このとき、誘電層３１の形成と同時に、コンタクトホール１２０の内壁面に絶縁分離膜６０が形成される。

更に、図６に示すように、誘電層３１を覆うように導電層２２を形成する。このとき、導電層２２の形成と同時にコンタクトホール１２０が埋め込まれ、埋め込み電極４０が形成される。この場合、導電層２２と埋め込み電極４０の材料は同一である。例えば、埋め込み電極４０は、リンなどの不純物をドープした多結晶シリコン膜である。

次に、図７に示すように、溝１００をフォトレジスト膜１１１によって埋め込む。例えば、スピンコート法やスプレー法でフォトレジスト膜１１１を第１主面１１に塗布することにより、フォトレジスト膜１１１で溝１００が埋め込まれる。

そして、反応性イオンエッチング（ＲＩＥ）などの異方性エッチングによって、図８に示すように第１主面１１上の導電層２２を除去する。溝１００の内部は、フォトレジスト膜１１１によって保護される。

更に、図９に示すように、ＲＩＥなどの異方性エッチングにより第１主面１１上の誘電層３１を除去する。このとき、溝１００の開口部に近い導電層２２の上端もエッチングされる。その後、図１０に示すように、フォトレジスト膜１１１を除去する。フォトレジスト膜１１１は、例えばアセトンや硫酸を用いて除去される。

図１１に示すように、導電層２０を覆うように誘電層３２を形成する。次いで、図１２に示すように、溝１００をフォトレジスト膜１１２によって埋め込む。フォトレジスト膜１１２は、フォトレジスト膜１１１と同様にスピンコート法やスプレー法を用いて塗布される。

そして、溝１００の内部をフォトレジスト膜１１２によって保護しながら、図１３に示すように第１主面１１上の誘電層３２を除去する。例えば、ドライエッチングやウェットエッチングにより、誘電層３２をエッチング除去する。その後、図１４に示すように、アセトンや硫酸を用いてフォトレジスト膜１１２を除去する。

次に、図１５に示すように、第１主面１１上及び溝１００の内部に、導電層２３を形成する。例えばリンなどの不純物をドープした多結晶シリコン膜である導電層２３によって、溝１００が埋め込まれる。また、導電層２１と導電層２３とが、導電層２３の第１主面１１上に形成した領域において電気的に接続される。

その後、半導体基板１０の第１主面１１上に第１絶縁膜７１を形成し、第２主面１２上に第２絶縁膜７２を形成する。第１絶縁膜７１及び第２絶縁膜７２の材料は誘電層３０と同じでもよいし、異なる材料であってもよい。例えば、シリコン酸化膜やシリコン窒化膜などが、第１絶縁膜７１及び第２絶縁膜７２に使用される。そして、第１絶縁膜７１の所定の位置に開口部を設けた後に、この開口部を埋め込むように第１電極５１を形成し、第１電極５１と導電層２３を電気的に接続する。また、第２絶縁膜７２の所定の位置に開口部を設けた後に、この開口部を埋め込むように第２電極５２を形成し、第２電極５２と埋め込み電極４０を電気的に接続する。以上により、図１に示した半導体装置１が完成する。

第１電極５１や第２電極５２の材料としては金属が一般的である。例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）などの金属材料や、チタン／ニッケル／銀（Ｔｉ／Ｎｉ／Ａｇ）などの積層膜を第１電極５１及び第２電極５２に使用できる。

半導体装置１では、溝１００の幅よりも、埋め込み電極４０が埋め込まれるコンタクトホール１２０の幅の方が狭い。このため、第１主面１１よりも第２主面１２の方が表面の凹凸が少ない。凹凸の少ない第２主面１２に第２電極５２を形成することにより、平坦化工程を実施することなくフォトリソグラフィ技術などのパターニングを行える。したがって、溝が形成される第１主面１１に電極を形成する場合と比べて、製造工程の少ない半導体装置１を提供できる。

また、埋め込み電極４０を形成するためのコンタクトホール１２０は、第２主面１２から溝１００の底部まで達すればよい。即ち、第２導電層２Ｂと第２電極５２を電気的に接続させるために深い溝を形成する必要がない。このため、図１に示した半導体装置１によれば、深い溝を形成する場合と比較して製造工程に要する時間を短縮できる。

なお、溝１００の短手方向に沿った断面において、コンタクトホール１２０の幅が、そのコンタクトホール１２０に埋め込まれた埋め込み電極４０と接続する第２導電層２Ｂの膜厚の２倍よりも小さくしてもよい。即ち、溝１００の側面の両側に形成される第２導電層２Ｂの膜厚の合計よりもコンタクトホール１２０の幅を小さくする。これにより、図６を参照して説明したように第２導電層２Ｂと埋め込み電極４０を同時に形成する場合に、コンタクトホール１２０を埋め込み電極４０によって空隙なく埋め込むことができる。このため、凹凸が第２主面１２に生じることが抑制され、フォトリソグラフィ技術を用いた工程などの前処理としての平坦化工程を省略することができる。したがって、半導体装置１の製造工程の短縮が可能である。

更に、第２導電層２Ｂと埋め込み電極４０を同時に形成することにより、これらの別々に形成する場合と比べて、製造工程を短縮できる。また、第２導電層２Ｂと埋め込み電極４０を別々に形成して電気的に接続する工程を行う場合に比べて、製造工程での不具合による接続不良を抑制できる。したがって、製造歩留りを向上することができる。

半導体基板１０には、例えば単結晶シリコン基板や多結晶シリコン基板を使用できる。加工性が高い材料であるシリコン基板を使用することにより、微細加工により集積化が可能である。このため、容量密度の高い半導体装置１を製造できる。

また、導電層２０及び埋め込み電極４０に多結晶シリコン膜を使用することにより、カバレッジのよい膜を形成する低圧化学蒸着法を用いることができる。このため、アスペクト比の高い溝１００の内部に導電層２０を形成することができ、容量密度の高い半導体装置１を製造できる。

また、上記では、誘電層３０にシリコン酸化膜又はシリコン窒化膜を使用した。絶縁破壊電界及び比誘電率の高い材料を用いることにより、耐圧及び誘電率の高い誘電層３０を形成できる。このため、耐圧、容量密度の高い半導体装置１を実現できる。

或いは、異なる材料からなる複数の誘電体膜を積層した構造の誘電層３０を使用してもよい。例えば、相対的に誘電率は高いが膜応力が大きいシリコン窒化膜と、相対的に誘電率が低いが膜応力の小さいシリコン酸化膜を積層して誘電層３０を形成する。これにより、所望の厚みを確保し且つ誘電率と応力のバランスのとれた、誘電率の高い誘電層３０を形成できる。

また、図５を参照して説明したように、導電層２１と導電層２２との間に形成される誘電層３１と、コンタクトホール１２０の内壁面を覆う絶縁分離膜６０とを、同時に形成してもよい。このように、埋め込み電極４０に接続する第２導電層２Ｂが表面に形成される誘電層３０と、半導体基板１０と埋め込み電極４０との間に形成される絶縁分離膜６０とを同時に形成することにより、製造工程を短縮することができる。これにより、半導体装置１の製造コストを低減できる。

以上に説明したように、本発明の第１の実施形態に係る半導体装置の製造方法によれば、第１電極５１が半導体基板１０の第１主面１１に形成され、第２電極５２が第２主面１２に形成される。このため、基板面積あたりの容量密度が高く、サイズの小さい半導体装置１を提供できる。なお、上記では１つの溝１００を図示したが、第１主面１１に複数の溝１００を形成してもよい。また、第１導電層２Ａが２層であり、第２導電層２Ｂが１層である構成を例示的に説明したが、導電層２０の構成はこれに限られない。

なお、半導体基板１０に導電性基板を使用してもよい。例えば、抵抗率が１Ｅ－４～１Ｅ－５Ωｃｍ²程度の高不純物濃度のシリコン基板などが半導体基板１０に使用される。半導体基板１０はｐ型半導体基板でもｎ型半導体基板でもよい。半導体基板１０が導電性を有し、図１に示すように溝の側面に最近接の導電層２１が半導体基板１０と溝の側面で接触していることにより、第１導電層２Ａと第１電極５１との間の等価直列抵抗（ＥＳＲ）を低減できる。

また、半導体基板１０と埋め込み電極４０の間に絶縁分離膜６０が配置され、半導体基板１０と埋め込み電極４０とは電気的に絶縁されている。このため、半導体基板１０の電位と埋め込み電極４０の電位が異なる場合に、半導体基板１０と埋め込み電極４０との間での短絡やリーク電流の発生を抑制することができる。これにより、半導体装置１の短絡故障や、リーク電流による損失を防止できる。また、半導体基板１０の電位と埋め込み電極４０の電位が異なる場合、半導体基板１０と埋め込み電極４０との間で容量が形成されるため、半導体装置１の容量を増大できる。

（第２の実施形態）
本発明の第２の実施形態に係る半導体装置１は、第１電極５１が、第２電極５２と離間して第２主面１２に配置された部分を有する点が、第１の実施形態と異なる。即ち、図１６に示すように、半導体装置１が、半導体基板１０の第１主面１１に配置された第１電極５１ａと、第２主面１２に配置された第１電極５１ｂ１、第１電極５１ｂ２を備える。

第１電極５１ａは、第１主面１１に配置された第１絶縁膜７１の開口部において、導電層２３と電気的に接続されている。

第１電極５１ｂ１は、第２主面１２に配置された第２絶縁膜７２に設けた開口部において、溝の底部で導電層２１と電気的に接続する埋め込み電極４０と電気的に接続されている。第１電極５１ｂ２は、第２絶縁膜７２に設けた開口部において、溝の底部で導電層２３と電気的に接続する埋め込み電極４０と電気的に接続されている。

また、第２主面１２には、第１電極５１ｂ１及び第１電極５１ｂ２と離間して、第２電極５２ｂ１と第２電極５２ｂ２が配置されている。第２電極５２ｂ１は、第２絶縁膜７２に設けた開口部において、溝の底部で導電層２２と電気的に接続する埋め込み電極４０と電気的に接続されている。第２電極５２ｂ２は、第２絶縁膜７２に設けた開口部において、導電性の半導体基板１０と接続している。

第１電極５１ｂ１と第１電極５１ｂ２とは電気的に接続される。例えば、第２絶縁膜７２の表面に形成した金属配線によって第１電極５１ｂ１と第１電極５１ｂ２を接続する。同様に、第２電極５２ｂ１と第２電極５２ｂ２とは電気的に接続される。

溝の内部では、誘電層３０を介して導電層２０が積層されている。即ち、導電性の半導体基板１０と導電層２１の間に誘電層３１が配置され、導電層２１と導電層２２の間に誘電層３２が配置され、導電層２２と導電層２３の間に誘電層３３が配置されている。このように、導電層２０の各層は、誘電層３０によって相互と電気的に絶縁されている。

図１６に示した半導体装置１の基本的な動作を説明する。第１電極５１ｂ１と第１電極５１ｂ２に正の電圧Ｈを印加し、第２電極５２ｂ１と第２電極５２ｂ２に負の電圧Ｌを引加する。これにより、導電層２１及び導電層２３に正の電荷がチャージされ、半導体基板１０及び導電層２２に負の電荷がチャージされる。このとき、誘電層３０の内部で分極が起こり、静電容量が発生する。溝の中に複数の誘電層３０を積層し、それぞれの誘電層３０で静電容量を発生するので、基板面積あたりの容量密度を向上することができる。

更に、図１６に示した半導体装置１によれば、第１導電層２Ａ及び第２導電層２Ｂとそれぞれ電気的に接続する電極を第２主面１２に形成することにより、第１主面１１に形成する溝の面積を最大化することができる。このため、基板面積あたりの容量密度を更に向上することができる。また、第２主面１２に正負の電極が配置されるため、第１主面１１の電極を回路に接続することなく、容量素子として半導体装置１を使用することができる。これにより、実装形態の制限の少ない半導体装置１を提供できる。

以下に、図面を参照して第２の実施形態に係る半導体装置１の製造方法を説明する。なお、以下に述べる半導体装置１の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。

先ず、図１７に示すように、半導体基板１０の第１主面１１に溝１００ａ～１００ｃ（以下、溝１００と総称する。）を形成する。また、第２主面１２に、溝１００ａの底部に達するコンタクトホール１２０を形成する。溝１００及びコンタクトホール１２０の形成は、例えばフォトリソグラフィ技術などを用いてパターニングを行ったシリコン酸化膜をエッチングマスクに用いたドライエッチングやウェットエッチングにより行う（以下において同様。）。

次いで、図１８に示すように、溝１００の側面、第１主面１１及び第２主面１２に誘電層３１を形成する。このとき、コンタクトホール１２０の内壁面に絶縁分離膜６０が同時に形成される。次に、図１９に示すように、溝１００の側面及び第１主面１１で誘電層３１を覆うように導電層２１を形成する。同時に、コンタクトホール１２０の内部に埋め込み電極４０が形成される。

その後、図２０に示すように、第２主面１２に、溝１００ｂの底部に達して溝１００ｂと連結するようにコンタクトホール１２０を形成する。そして、図２１に示すように、導電層２１を覆うように誘電層３２を形成する。このとき、コンタクトホール１２０の内壁面に絶縁分離膜６０が同時に形成される。

次に、図２２に示すように、誘電層３２を覆うように導電層２２を形成する。同時に、コンタクトホール１２０の内部に埋め込み電極４０が形成される。

次いで、図２３に示すように、第２主面１２に、溝１００ｃの底部に達して溝１００ｃと連結するようにコンタクトホール１２０を形成する。そして、図２４に示すように、導電層２２を覆うように誘電層３３を形成する。このとき、コンタクトホール１２０の内壁面に絶縁分離膜６０が同時に形成される。更に、図２５に示すように、誘電層３３を覆うように溝１００を埋め込んで導電層２３を形成する。同時に、コンタクトホール１２０の内部に埋め込み電極４０が形成される。

その後、半導体基板１０の第１主面１１上に第１絶縁膜７１を形成する。なお、誘電層３１～３３が形成されるのと同時に第２主面１２に第２絶縁膜７２が形成されている。そして、第１絶縁膜７１の所定の位置に開口部を設けた後に、この開口部を埋め込むように第１電極５１ａを形成し、第１電極５１ａと導電層２３を電気的に接続する。また、埋め込み電極４０が形成された位置で第２絶縁膜７２に開口部を設け、埋め込み電極４０を電気的に接続するように第１電極５１ｂ１、第１電極５１ｂ２及び第２電極５２ｂ１を形成する。また、第２絶縁膜７２の所定の位置に半導体基板１０の一部を露出させた開口部を設けて、半導体基板１０と接続するように第２電極５２ｂ２を形成する。以上により、図１６に示した半導体装置１が完成する。

なお、同一の溝の内部に形成された導電層２０の各層とそれぞれ電気的に接続する複数の埋め込み電極４０を形成してもよい。即ち、同一の溝の底部に沿って互いに離間して配置された複数の埋め込み電極４０を形成する。そして、溝の内部で誘電層３０を介して空間的に離間して配置された導電層２０のそれぞれを、異なる埋め込み電極４０に接続させてもよい。

例えば、図２６に示すように、溝１００に対して複数の埋め込み電極４０を配置する。図２６において、半導体基板１０を透過して埋め込み電極４０を破線で表示している。図２７（ａ）～図２７（ｃ）に、図２６のＩ－Ｉ方向、ＩＩ－ＩＩ方向及びＩＩＩ－ＩＩＩ方向に沿った断面図をそれぞれ示す。

図２７（ａ）に示す埋め込み電極４０は、導電層２１と電気的に接続されている。図２７（ｂ）に示す埋め込み電極４０は、導電層２２と電気的に接続されている。そして、図２７（ｃ）に示す埋め込み電極４０は、導電層２３と電気的に接続されている。

上記の構成を適用することにより、溝の内部で電気的に絶縁されている導電層２０の相互の電気的な接続を、第２主面１２に配置した金属配線などによって行うことができる。このため、第１主面１１における溝の面積を拡張できる。したがって、基板面積あたりの容量密度が高い半導体装置１を提供できる。例えば、図１６に示すように複数の溝の内部に形成された導電層２１～２３について、異なる溝に形成された導電層２１と導電層２１、導電層２２と導電層２２、導電層２３と導電層２３を、電気的に接続することができる。

図１６では、第１主面１１に形成する溝を３つのみ示しているが、４つ以上の溝を形成してもよい。また、導電層２０が３層である例を示したが、導電層２０が４層以上でもよい。なお、誘電層３０の層数は導電層２０と同数となる。また、埋め込み電極４０の数は３つで示しているが、４つ以上でもよい。

（第３の実施形態）
本発明の第３の実施形態に係る半導体装置１は、図２８に示すように、紙面の上下方向に互いに平行に延伸するストライプ状の複数の溝１００が第１主面１１に形成されている。それぞれの溝１００の内部には、導電層２０が積層されている。そして、溝１００の延伸方向と交差して紙面の左右方向に延伸するように複数のコンタクトホール１２０が形成され、コンタクトホール１２０のそれぞれに埋め込み電極４０が配置されている。したがって、埋め込み電極４０のそれぞれが、複数の溝１００と交差する。図２８では、半導体基板１０を透過して埋め込み電極４０を破線で表示している。

埋め込み電極４０は、溝１００の内部に配置される導電層２０のいずれかと電気的に接続する。図２８のＩＶ－ＩＶ方向、Ｖ－Ｖ方向及びＶＩ－ＶＩ方向に沿った断面図を、図２９（ａ）～図２９（ｃ）にそれぞれ示す。図２９（ａ）に示す位置では、埋め込み電極４０は導電層２１と電気的に接続する。図２９（ｂ）に示す位置では、埋め込み電極４０は導電層２２と電気的に接続する。図２９（ｃ）に示す位置では、埋め込み電極４０は導電層２３と電気的に接続する。

図２８に示した半導体装置１の基本的な動作は、図１６に示した第２の実施形態に係る半導体装置１と同様である。ただし、図１６に示した半導体装置１よりも絶縁分離膜６０の表面積が大きいため、容量密度を向上することができる。

図２８に示した半導体装置１の製造方法は、図１７～図２５を参照して説明した図１６に示した半導体装置１の製造方法と同様である。ただし、溝１００と交差する方向に延伸するコンタクトホール１２０のいずれかの位置で溝１００とコンタクトホール１２０が重なればよいため、コンタクトホール１２０の位置についてアライメント精度を下げることができる。したがって、半導体装置１の製造が容易になる。

なお、図２８では、第１主面１１に形成される溝と埋め込み電極４０が直交している例を示したが、溝と埋め込み電極４０が一定の角度で斜めに交差するようにしてもよい。

（第４の実施形態）
図１に示した半導体装置１では、半導体基板１０の第１主面１１にのみ第１電極５１を配置し、第２主面１２にのみ第２電極５２を配置した構成である。しかし、第１電極５１と第２電極５２のそれぞれが、第１主面１１に配置された部分と第２主面１２に配置された部分を有するようにしてもよい。

例えば、図３０に示すように、半導体基板１０の第１主面１１に第１電極５１ａと第２電極５２ａを互いに離間して配置し、第２主面１２に第１電極５１ｂと第２電極５２ｂを互いに離間して配置する。第１電極５１ａ及び第１電極５１ｂは、第１導電層２Ａと電気的に接続する第１電極５１のそれぞれ一部である。第２電極５２ａ及び第２電極５２ｂは、第２導電層２Ｂと電気的に接続する第２電極５２のそれぞれ一部である。この構成の半導体装置１を図３０に示すように積層することにより、半導体装置１に形成されるコンデンサ構造体を並列接続することができる。

上記のように、第４の実施形態に係る半導体装置１では、半導体基板１０の第１主面１１と第２主面１２のそれぞれに正負の電極を配置する。このため、半導体装置１を積層してコンデンサ構造体を並列接続する実装形態が可能になる。即ち、実装形態の制限の少ない半導体装置１を提供できる。

（その他の実施形態）
上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

例えば、半導体基板１０が導電性を有する場合に、図３１に示すように、溝の側面に最近接の導電層２１と溝の側面との間に誘電層３１を配置する。そして、導電層２０のうち導電層２１と電気的に絶縁された導電層を、半導体基板１０と電気的に接続する。これにより、半導体基板１０と導電層２１との間で容量が形成されるため、半導体装置１の容量を増大させることができる。

また、上記では第１導電層２Ａと第２導電層２Ｂが交互に配置された例を示したが、導電層２０の配置はこの構成に限られない。例えば、誘電層３０を介して第１導電層２Ａと第１導電層２Ａを隣接させた部分があってもよいし、誘電層３０を介して第２導電層２Ｂと第２導電層２Ｂを隣接させた部分があってもよい。

なお、上記では導電層２０が多結晶シリコン膜である場合を説明したが、導電層２０が他の導電性の半導体膜や金属膜であってもよい。例えば、導電層２０の材料に導電性の多結晶炭化珪素やシリコンゲルマニウム（ＳｉＧｅ）、アルミニウムなどを使用してもよい。

１…半導体装置
１０…半導体基板
１１…第１主面
１２…第２主面
２１～２３…導電層
２Ａ…第１導電層
２Ｂ…第２導電層
３１～３３…誘電層
４０…埋め込み電極
５１…第１電極
５２…第２電極
６０…絶縁分離膜
７１…第１絶縁膜
７２…第２絶縁膜
１００…溝
１２０…コンタクトホール

Claims (17)

1. 互いに対向する第１主面と第２主面を有し、前記第１主面に溝が形成された半導体基板と、
   前記溝の側面の面法線方向に沿って積層された、それぞれが第１導電層と第２導電層のいずれかである複数の導電層と、
   前記複数の導電層の相互間にそれぞれ配置された誘電層と、
   前記第２主面から前記溝の底部に達するように形成されたコンタクトホールに埋め込まれ、前記溝の底部で前記第２導電層と電気的に接続する埋め込み電極と、
   前記溝の外部で前記半導体基板に配置され、前記第１導電層と電気的に接続する第１電極と、
   前記第２主面に配置され、前記埋め込み電極を介して前記第２導電層と電気的に接続する第２電極と
   を備えることを特徴とする半導体装置。
2. 前記複数の導電層のうち前記溝の側面に最近接の導電層を１番目の導電層として、
   前記複数の導電層の奇数番目の導電層が互いに電気的に接続され、
   前記複数の導電層の偶数番目の導電層が互いに電気的に接続され、
   前記誘電層によって、前記奇数番目の導電層と前記偶数番目の導電層とが電気的に絶縁されている
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記第１電極が前記第１主面に配置され、
   前記複数の導電層のうち前記溝の側面から最も遠く配置された導電層が前記第１電極と電気的に接続され、
   前記第１導電層と電気的に絶縁された前記第２導電層が、前記第２主面に配置された前記第２電極と電気的に接続されている
   ことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第１電極を複数備え、
   前記第１電極の少なくとも１つが、前記第２電極と離間して前記第２主面に配置されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記溝の底部に沿って互いに離間して配置された複数の前記埋め込み電極を有し、
   前記溝の内部で前記誘電層を介して離間して配置されたそれぞれの導電層が、異なる前記埋め込み電極に接続していることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
6. 複数の前記第１電極と複数の前記第２電極を備え、
   前記第１電極の少なくとも１つが前記第１主面に配置され、他の少なくとも１つが前記第２主面に配置され、
   前記第２電極の少なくとも１つが前記第１主面に前記第１電極と離間して配置され、他の少なくとも１つが前記第２主面に前記第１電極と離間して配置されている
   ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
7. 前記半導体基板が導電性を有し、
   前記複数の導電層のうち前記溝の側面に最近接の導電層が前記半導体基板と前記溝の側面で接触していることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
8. 前記半導体基板が導電性を有し、
   前記複数の導電層のうち前記溝の側面に最近接の導電層と前記溝の側面との間に前記誘電層が配置され、
   前記複数の導電層のうち前記最近接の導電層と電気的に絶縁された導電層が前記半導体基板と電気的に接続されている
   ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
9. 前記半導体基板が導電性を有し、
   前記半導体基板と前記埋め込み電極の間に絶縁分離膜が配置され、前記半導体基板と前記埋め込み電極とが電気的に絶縁されていることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
10. 前記第１主面に互いに平行に延伸する複数の前記溝が形成され、
    前記コンタクトホールが前記溝の延伸方向と交差する方向に沿って形成され、
    前記埋め込み電極が、複数の前記溝の内部にそれぞれ配置された前記複数の導電層のいずれかと複数の前記溝の底部で電気的に接続する
    ことを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
11. 前記溝の短手方向に沿った断面において、前記コンタクトホールの幅が、前記複数の導電層のうち該コンタクトホールに埋め込まれた前記埋め込み電極と接続する導電層の膜厚の２倍よりも小さいことを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
12. 前記半導体基板が単結晶シリコン基板又は多結晶シリコン基板であることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
13. 前記複数の導電層及び前記埋め込み電極が多結晶シリコン膜であることを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置。
14. 前記誘電層が、シリコン酸化膜及びシリコン窒化膜の少なくともいずれかを含むことを特徴とする請求項１乃至１３のいずれか１項に記載の半導体装置。
15. 前記誘電層が、異なる材料からなる複数の誘電体膜を積層した構造であることを特徴とする請求項１乃至１４のいずれか１項に記載の半導体装置。
16. 半導体基板の第１主面に溝を形成する工程と、
    それぞれが第１導電層と第２導電層のいずれかである複数の導電層を、前記複数の導電層の相互間に誘電層を形成しながら、前記溝の側面の面法線方向に沿って積層する工程と、
    前記第１主面に対向する前記半導体基板の第２主面から前記溝の底部に達するコンタクトホールを形成する工程と、
    前記コンタクトホールの内部に、前記溝の底部で前記第２導電層に接続するように埋め込み電極を形成する工程と、
    前記第１導電層と電気的に接続する第１電極を前記溝の外部に形成する工程と、
    前記埋め込み電極を介して前記第２導電層と電気的に接続する第２電極を前記第２主面に形成する工程と
    を含み、
    前記埋め込み電極と該前記埋め込み電極に接続する前記第２導電層とを同時に形成することを特徴とする半導体装置の製造方法。
17. 前記半導体基板と前記埋め込み電極の間に絶縁分離膜を形成する工程を更に含み、
    前記埋め込み電極に接続する前記第２導電層が表面に形成される前記誘電層と、前記絶縁分離膜とを同時に形成することを特徴とする請求項１６に記載の半導体装置の製造方法。

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