JP7045271B2 - 半導体装置及び半導体チップ - Google Patents

Description

本発明は、半導体装置及び半導体チップに関する。

半導体基板に搭載するアナログＩＣのような半導体集積回路装置は、複数の同一もしくは相似形状をもつ半導体素子を組み合わせた半導体装置を用い、複数の半導体素子の高い比精度を利用して出力特性を高精度化する事が多い。例えば、ボルテージディテクタは、ブリーダー抵抗回路が出力する電源電圧の分圧電圧と基準電圧を電圧比較器で比較し、電源電圧が所定の検出電圧に達すると信号電圧を出力する。一般に、ブリーダー抵抗回路は、複数の同一形状の薄膜抵抗素子を組み合わせた回路で、その抵抗値の比に応じて印加される電圧を分圧し出力する。薄膜抵抗素子の比精度が低いと、ブリーダー抵抗回路が出力する分圧電圧が所望の値からずれ、検出電圧のずれが発生する。従って、ブリーダー抵抗回路においては、電源電圧を分圧するための薄膜抵抗素子の抵抗値の比精度がきわめて重要であり、そのために、複数の同一形状の薄膜抵抗素子の形状の比精度の向上が求められる。

特許文献１には、半導体プロセスの工程ばらつきに起因する薄膜抵抗素子の抵抗値の比精度ばらつきを、半導体基板面内における半導体集積回路装置の特性変動傾向から予測し、その結果に応じてブリーダー抵抗回路をトリミング調整することで半導体集積回路装置の歩留まりを向上させる技術が開示されている。

特開２００８－１９８７７５号広報

特許文献１に示されている半導体集積回路装置の歩留まり向上のための技術は、半導体基板内における半導体集積回路装置の特性の変動傾向がどの半導体基板においても常に同一の傾向である場合に有効である。しかしながら、スピンコーターで半導体基板表面にフォトレジストを形成し半導体素子を加工する半導体集積回路装置においては、半導体素子の周囲のレイアウトや半導体基板表面の段差の大きさによってフォトレジスト膜厚の傾向が変化する。そして、その膜厚傾向の変化が半導体素子の比精度に及ぼす影響が大きいため、半導体集積回路装置の特性変動傾向が変わりやすい。

そのため、半導体集積回路装置の歩留まりを向上させるためには、半導体集積回路装置のレイアウトや段差の大きさなどに応じてトリミングなどの調整方法を変える必要がある。また、フォトレジストの膜厚傾向は、経時的な品質変化や装置構成及びその状態に対しても敏感であるため、それに対応するために高度な調整と複雑な管理が必要である。

本発明は、上記の点に鑑み、半導体装置を構成する複数の同一もしくは相似形状をもつ半導体素子の比精度を向上させ、トリミングなどにおける高度な調整や複雑な管理をすることなく半導体集積回路装置の歩留まりを向上できる半導体装置及び半導体集積回路装置が形成された半導体チップを提供することを目的とする。

本発明の半導体装置が上記目的を達成するために以下の手段を採用する。

すなわち、半導体基板の表面に形成された第１の絶縁膜上の、平面視において領域辺と前記領域辺の間の領域面取り部とを有する外周形状の平坦領域と、前記平坦領域を囲み、前記平坦領域と高さの異なる外周領域と、前記平坦領域上に前記外周領域から所定の距離以上離れて形成された、相似形状もしくは同一形状を有する複数の半導体素子と、前記複数の半導体素子上に形成された第２の絶縁膜と、前記複数の半導体素子上の前記第２の絶縁膜に形成されたコンタクトホールと、前記コンタクトホール上に形成され、前記複数の半導体素子を接続する配線金属とを備えることを特徴とする半導体装置とする。

本発明によれば、半導体素子を領域辺と領域面取り部を有する外周形状の平坦領域上に形成し、その平坦領域と高さの異なる外周領域を平坦領域の外周に備えた半導体装置とすることによって、複数の同一もしくは相似形状をもつ半導体素子の比精度を向上させ、高度な調整をすることなく半導体集積回路装置の歩留まりを向上できる。

本発明の第１の実施形態に係る半導体装置の模式平面図である。 第１の実施形態である半導体装置の模式断面図である。 図１、２の半導体装置を構成するブリーダー抵抗回路の回路図である。 （ａ）、（ｂ）第１の実施形態において半導体基板に塗布したフォトレジストの流れを示す模式平面図である。 本発明の実施形態に係るボルテージディテクタの回路ブロック図である。 本発明の実施形態に係るボルテージレギュレータの回路ブロック図である。 第２の実施形態である半導体装置の模式断面図である。 （ａ）、（ｂ）第３の実施形態において半導体基板に塗布したフォトレジストの流れを示す模式平面図である。 第３の実施形態である半導体装置の模式断面図である。 半導体基板に塗布したフォトレジストのストリエーションを示す模式平面図である。 （ａ）、（ｂ）従来の半導体基板に塗布したフォトレジストの流れを示す模式平面図である。

本発明の実施形態を説明する前に実施形態の理解を容易にするために、発明者によって見出された、半導体基板上に形成される粘性体からなる半導体材料の膜厚ばらつきと、その膜厚ばらつきによる半導体素子の比精度への影響について説明する。

図１０は、半導体素子を加工形成するためのフォトリソグラフィ工程において、フォトレジストのような粘性体を半導体基板４０の表面にスピンコートによって塗布したときに、ストリエーションが発生した場合の半導体基板表面の外観である。ストリエーションは、中心にフォトレジストを滴下し、ステージを回転させたときに現れるフォトレジストの厚さの違いが、筋や色の違いとなって現れたものである。図１０において、領域４１０、４２０、４３０は、他の領域に比べてフォトレジストの膜厚が厚い、もしくはそのばらつきが大きい領域である。

フォトレジスト膜厚がばらつくと、露光時の照射光の定在波効果などにより、同一形状のフォトマスクパターンを採用していても、加工後のレジストパターンの線幅や形状がばらつく。従って、複数の同一または相似形状をもつ半導体素子の形成においては、個々の半導体素子上のレジスト膜厚のばらつきによりそれらの線幅や形状が変化し、比精度が低下する。そしてそれによって複数の半導体素子で構成された半導体装置の出力特性のずれが発生する。

このようなフォトレジスト膜厚のばらつきは、半導体基板表面に形成されている段差の高低やそのパターンの形状に依存する。図１１（ａ）、（ｂ）は、図１０に示される半導体基板４０の中心に対し、右上の領域４４０ａと下の領域４４０ｂのそれぞれの平面の様子を模式的に示したものである。例えば、半導体基板４０のスクライブ領域４０２で囲まれた半導体チップ４０１内に、周辺より高さの高い高段差パターン４００が存在すると、スピンコートによってフォトレジストを形成した場合、ストリエーションが次に説明するように発生すると考えられる。

図１１（ａ）においては、半導体基板４０の中心から外周に向かう点線矢印のフォトレジストの流れに対し、高段差パターン４００の角部が対向する。そして、その角部近傍でフォトレジストの流れが分けられ、半導体基板４０の外周方向に流れの乱れが発生する。フォトレジスト膜厚は、点線矢印の密度に従って大きく変動する。

一方、図１１（ｂ）においては、点線矢印のフォトレジストの流れに対し、高段差パターン４００の角部が対向せず一辺が対向するので、フォトレジストの流れに乱れは発生しにくい。従って、高段差パターン４００上及びその周囲のレジスト膜厚の変動は少ない。

半導体集積回路におけるパターンは、一般にオリエンテーションフラットに対し平行または垂直な辺で構成されるように形成される。従って、図１０の領域４１０、４２０、４３０のような、紙面において半導体基板４０上の斜めに位置する領域においては、常にパターン角部が半導体基板４０の中心に対向するのでフォトレジスト膜厚のばらつきが発生しやすい。一方、紙面において半導体基板４０の上下左右の位置においては、中心に対しパターンの角部が対向しないので、フォトレジスト膜厚のばらつきが発生しにくい。

半導体装置内のフォトレジストの膜厚ばらつきは、複数の同一フォトパターンの半導体素子に対し線幅や形状ばらつきを発生させ、比精度を低下させる。本発明は、このような知見を元に半導体素子上のフォトレジストの膜厚ばらつきを抑制するために考案された。

以下、本発明の実施形態について、図面を適宜参照しながら詳細に説明する。以下の説明で用いられる図面は、本発明の特徴を分かりやすくするために、一部省略または拡大して示している場合があり、実際の寸法比とは異なっていることがある。

（第１実施形態）
以下に、第１の実施形態に係る半導体装置について説明する。
図１は、本発明の第１の実施形態を示す半導体装置１００の模式平面図であり、一部の特徴的な部分を透視して示している。また、図２は、図１において半導体装置１００をＡ－Ａ’線に沿って切断した場合の模式断面図である。

第１の実施形態の半導体装置１００は、半導体基板１０上に形成された平坦領域１１と、その平坦領域１１の周囲に設けられた外周領域１２とを備えている。平坦領域１１は、平面視において４つの領域辺１１ａと４つの領域面取り部１１ｂをもつ八角形の外周形状を有し、紙面左右方向、上下方向及び斜め方向に、外周領域１２に対し８つの辺に基づく境界線を有する。平坦領域１１上には、同一形状をもつ複数のポリシリコンからなる薄膜抵抗素子１３が、一定間隔に並べられて形成されている。薄膜抵抗素子１３は、８つの境界線からそれぞれ左右方向に、距離ｘ₁及び距離ｘ₅だけ離れて形成され、上下方向に距離ｘ₇及び距離ｘ₃だけ離れて形成され、斜め方向に距離ｘ₂、ｘ₄、ｘ₆及び距離ｘ₈だけ離れて形成されている。これらの薄膜抵抗素子１３上には第２の絶縁膜１８が形成され、その第２の絶縁膜１８において薄膜抵抗素子１３の一方の端部と他方の端部上にコンタクトホール１４が形成されている。薄膜抵抗素子１３はコンタクトホール１４を介して配線金属１５ａ、１５ｂ，１５ｃ、１５ｄによって相互に接続され、ブリーダー抵抗回路１６を構成している。図２に示されるように第２の絶縁膜１８上には、パッシベーション膜１９が形成されている。続いて第１の実施形態における半導体装置１００の特徴的な構成要素について説明する。

平坦領域１１は、図２に示すように素子分離膜であるＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜の上面を利用し、第１の絶縁膜１７において外周領域１２よりも高い位置に形成されている。第１の絶縁膜１７は、薄膜抵抗素子１３と半導体基板１０との間を絶縁分離し、寄生容量を抑制するため、素子分離膜が選ばれるが、同様の機能を有するものであればこれに限られるものではない。平坦領域１１は、図１に示されるように、薄膜抵抗素子を加工するためのフォトレジスト形成において、スピンコートの影響を抑制するような平面レイアウトとしている。すなわち、スピンコートにおいて半導体基板１０の中心から流れてくる斜め方向のフォトレジストの流れに対向する角部が排除され、フォトレジストの流れの乱れとそれに基づく膜厚のばらつきが抑制されている。また、平坦領域１１は、領域辺１１ａと領域面取り部１１ｂで構成されるどの角部の内角も９０度以上の鈍角としているので、他の方向からのレジストの流れに対しても、その乱れを抑制できる。

外周領域１２は、平坦領域１１と同様の外周形状を有し、平坦領域１１の外周を切れ目無く囲み、平坦領域１１よりも低い一様の高さで形成されている。図２においては、素子分離のためのＬＯＣＯＳ酸化膜の上面を平坦領域１１とし、外周領域１２をＬＯＣＯＳ酸化膜非形成領域とする事で、平坦領域１１と外周領域１２の間の高さｙ₁が、ＬＯＣＯＳ酸化膜段差の大きさとなる。外周領域１２は、薄膜抵抗素子１３のためのフォトレジスト形成において半導体基板中心から半導体基板表面上の表面段差を経由して流れてきたレジストの膜厚ばらつきを、同一高さの領域を通過させることで緩和する目的で設けられている。そのため、外周領域１２が平坦領域よりも一様に高く設定されていても構わない。また、図１に示されるように外周領域１２の外側の形状は、平坦領域１１と同様の形状をなし、その各辺は、平坦領域１１の外周の各辺と平行に配置されるのが好ましいが、これに限られるものではない。外周領域１２の幅は、半導体基板１０の中心から流れ込むフォトレジストの膜厚ばらつきが緩和する程度として数μｍから１０数μｍの幅があればよい。

薄膜抵抗素子１３は、不純物が導入され導電率を付与されたポリシリコン薄膜で形成され、その導電率と幅及び長さで決まる抵抗値を抵抗素子である。図１においては、このような複数の薄膜抵抗素子が幅や長さなどの平面的な形状を全て同一にして形成されている。そのようにすることで、薄膜抵抗素子１３のエッチング加工プロセス時の形状ばらつきをそれぞれの抵抗素子が等しく受けるので、抵抗値の絶対値がばらついたとしても、薄膜抵抗素子１３同士の抵抗比率を形状比に基づいた一定値に保つ事ができる。そのように比精度が高い（抵抗比率が理想値に近い）薄膜抵抗素子１３が半導体集積回路装置の歩留まりの向上に対して有効である。また、これらの薄膜抵抗素子１３は、薄膜抵抗素子１３を形成する際に安定したフォトレジスト膜厚を確保するために、平坦領域１１の各領域辺からの距離（ｘ₁～ｘ₈）を所定の距離以上として形成されている。

ブリーダー抵抗回路１６は、複数の同一形状の薄膜抵抗素子１３を配線金属１５ａ、１５ｂ、１５ｃ及び１５ｄで接続した回路であり、印加される電圧を所定の比率に分圧しその分圧電圧を出力する。図３は、薄膜抵抗素子１３を配線金属１５ａ、１５ｂ、１５ｃ、１５ｄによって接続した場合のブリーダー抵抗回路１６の回路図である。端子Ａと端子Ｃの間に電圧が印加されると、複数の薄膜抵抗素子１３の導電率と形状で決まる抵抗Ｒ１４の抵抗値の比率によって、印加電圧値の１／３の分圧電圧値が端子Ｂより高精度に出力される。

ブリーダー抵抗回路１６は、平坦領域１１の中央に配置され、八角形の平坦領域１１の各辺からそれぞれ距離ｘ₁～ｘ₈だけ離れて形成されている。これらの距離は、薄膜抵抗素子１３の形成のためのフォトレジスト塗布において、平坦領域１１と外周領域１２との間の段差部で発生するフォトレジスト膜厚の変動を緩和するために設けられている。この段差部からの距離が充分長いと、フォトレジスト膜厚は薄膜抵抗素子上で一定となる。一方、この距離が短いと、薄膜抵抗素子上のフォトレジストの膜厚が変動し、露光時の定在波の影響によって薄膜抵抗体の幅や長さの変動が発生する。そのため、同一形状の薄膜抵抗素子を形成することが困難となる。そして、ブリーダー抵抗回路１６が出力する分圧比精度が低下し、半導体集積回路装置の歩留まりが低下する。薄膜抵抗素子１３の形状を安定させるために、距離ｘ₁～ｘ₈を充分な長さに保ち、薄膜抵抗素子形成のためのフォトレジスト塗布時において、平坦領域１１上にはポリシリコン薄膜を用いたトランジスタ、配線、フューズなどの構造物は一切配置せずに平坦な状態を保つことが重要である。

フォトレジスト膜厚が安定するために必要となる距離ｘ₁～ｘ₈は、そのフォトレジストの膜厚と図２における高さｙ₁の大きさに関係する。すなわち、段差が小さくなるに従い、膜厚安定化のために必要となる距離も短くなることが知られている。また、その距離は、薄膜抵抗素子１３を形成する際のフォトレジストの膜厚にも関係する。そのため、距離ｘ₁～ｘ₈は、選定する製造プロセス条件を元に設定される。

また、図示しないが、半導体基板１０内の第１の絶縁膜１７の下面に、必要に応じてウエル領域などを形成し、その領域を一定電位に固定することによって、電界効果によりポリシリコンからなる薄膜抵抗素子１３の抵抗値を安定させることができる。ウエル領域の電位は、例えば、半導体集積回路装置に印加される接地電圧Ｖｓｓあるいは電源電圧Ｖｄｄに固定しておくことが望ましい。

図４（ａ）、（ｂ）は、第１の実施形態の平坦領域１１及び外周領域１２を有する半導体装置１００を搭載した半導体チップ１０１を、スクライブ領域１０２を挟んで半導体基板１０に配置した部分的な模式平面図であり、特徴的な部分のみ示している。図４（ａ）、（ｂ）の半導体基板１０における位置は、それぞれ図１０における領域４４０ａ、４４０ｂに相当する。図４（ａ）に示されるように、平坦領域１１は、点線矢印に示される斜め左下方向から流れてくるフォトレジストに対し、対向するような９０度の角部が存在しないので、図４（ｂ）と同様に膜厚分布に乱れが発生しにくい。従って、平坦領域１１上における薄膜抵抗素子形成予定領域上のフォトレジスト膜厚の均一性が向上し、複数の薄膜抵抗素子の比精度に比精度の向上とともに半導体集積回路装置の歩留まり向上が実現できる。

図４（ａ）におけるフォトレジスト膜厚の均一性と、図４（ｂ）におけるフォトレジスト膜厚均一性を同様に向上させるためには、平坦領域１１における斜め方向の４つの辺の長さと上下左右方向の４つの辺の長さを一致させることが好ましい。このとき、図１におけるｘ₂、ｘ₄、ｘ₆、ｘ₈の長さがｘ₁、ｘ₃、ｘ₅、ｘ₇の長さよりも短くなる。そのため、ｘ₂、ｘ₄、ｘ₆、ｘ₈の長さをフォトレジストの膜厚変動の影響を受けない充分な長さに設定する。

以上のような構成にする事により、図４（ａ）、（ｂ）に示されるように、薄膜抵抗素子形成のためのフォトリソグラフィ工程において、半導体基板上の任意の位置において薄膜抵抗素子上のフォトレジスト膜厚均一性が向上し、薄膜抵抗素子の比精度が向上する。

次に、第１の実施形態の半導体装置を搭載した半導体集積回路装置について説明する。
図５は、第１の実施形態のブリーダー抵抗回路を搭載したボルテージディテクタ１０１ａの模式回路ブロック図である。

ボルテージディテクタ１０１ａは、ブリーダー抵抗回路１６、基準電圧回路９１、電圧比較器９２、Ｐチャネル型トランジスタ９３、Ｎチャネル型トランジスタ９４を備えている。そして、接地端子２に印加される接地電圧Ｖｓｓに対し、電源端子１に印加される電源電圧Ｖｄｄが変動し、所定の検出電圧に達すると、検出信号として出力端子３から出力電圧Ｖｏｕｔを出力するアナログＩＣである。

端子Ａから電源電圧Ｖｄｄが入力され、端子Ｃから接地電圧Ｖｓｓが入力されるブリーダー抵抗回路１６は、その２つの電圧差の分圧電圧を端子Ｂから出力する。電圧比較器９２は、ブリーダー抵抗回路１６が出力する分圧電圧と基準電圧回路９１が出力する基準電圧との比較結果を電圧として出力する。Ｐチャネル型トランジスタ９３とＮチャネル型トランジスタ９４とで構成される出力回路は、電圧比較器９２が出力する電圧を元に検出信号として出力電圧Ｖｏｕｔを出力する。従って、ブリーダー抵抗回路１６を第１の実施形態とすることにより電源電圧の分圧精度が向上し、ボルテージディテクタ１０１ａの検出精度の向上が実現できる。

図６は、第１の実施形態のブリーダー抵抗回路を搭載したボルテージレギュレータ１０１ｂの模式回路ブロック図である。

ボルテージレギュレータ１０１ｂは、ブリーダー抵抗回路１６、基準電圧回路９１、誤差増幅器９５、Ｐチャネル型トランジスタ９３を備えている。そして、接地端子２に印加される接地電圧Ｖｓｓに対し、電源端子１に印加される電源電圧Ｖｄｄが変動しても、所定の一定電圧を出力端子３から出力電圧Ｖｏｕｔとして出力するアナログＩＣである。端子Ｃに入力される接地電圧Ｖｓｓに対し、端子Ａに入力される出力電圧Ｖｏｕｔが変動すると、ブリーダー抵抗回路１６が端子Ｂから出力する分圧電圧が変動する。誤差増幅器９５は、その分圧電圧と基準電圧回路９１が出力する基準電圧との差の電圧を増幅して出力する。そして、誤差増幅器９５がその出力電圧によってＰチャネル型トランジスタ９３のゲート電圧を調整し、出力電圧Ｖｏｕｔの変動を抑制するように制御する。従って、ブリーダー抵抗回路１６を第１の実施形態とすることにより出力電圧Ｖｏｕｔの分圧精度が向上し、ボルテージレギュレータ１０１ｂの検出精度の向上が実現できる。

以上のようにボルテージディテクタやボルテージレギュレータなどのような半導体集積回路装置に第１の実施形態のブリーダー抵抗回路を採用する事により、出力電圧の精度が向上するとともに、半導体集積回路装置の歩留まりの向上が実現できる。

（第２実施形態）
以下に、第２の実施形態に係る半導体装置について説明する。
図７は、本発明の第２の実施形態を示す半導体装置２００の模式断面図である。第２の実施形態の平面視における構成は図１と同様であり、図７の模式断面図は、図１のＡ－Ａ’線に沿って切断した断面図に相当する。

第２の実施形態の半導体装置２００は、半導体基板２０上に形成された下地絶縁膜２７ｂ上の、導電膜２７ａが形成された領域を平坦領域２１としている。また、その平坦領域２１の周囲に外周領域２２が設けられており、ここには導電膜２７ａは形成されない。平坦領域２１における導電膜２７ａ上及び外周領域２２に渡って第１の絶縁膜２７が形成されている。平坦領域２１上には、同一形状をもつ複数のポリシリコンからなる薄膜抵抗素子２３が、一定間隔に並べられて形成されている。平坦領域２１及び薄膜抵抗素子２３の平面的な形状は、第１実施形態と同様である。薄膜抵抗素子２３上には第２の絶縁膜２８が形成され、その第２の絶縁膜２８の上には、パッシベーション膜２９が形成されている。複数の薄膜抵抗素子２３はコンタクトホール（不図示）を介して配線金属（不図示）で相互に接続され、ブリーダー抵抗回路２６を構成している。以下に第２の実施形態において、第１の実施形態に対して特徴的な部分を中心に説明する。

ブリーダー抵抗回路２６は、平坦領域２１の中央に配置され、平坦領域２１の外周からそれぞれ距離ｘだけ離れて形成されている。これらの距離は、薄膜抵抗素子２３形成のためのスピンコートによるフォトレジスト形成において、平坦領域２１と外周領域２２との間の段差で発生するフォトレジスト膜厚の変動を緩和するために設けられている。このような構成は第１の実施形態と同様である。

平坦領域２１は、素子分離膜などの下地絶縁膜２７ｂ上に導電膜２７ａが形成され、さらにその導電膜２７ａ上に第１の絶縁膜２７が形成された領域である。平坦領域２１は、高さｙ₂をもって外周領域２２から高い位置に設けられているが、この高さｙ₂は、導電膜２７ａの厚さに実質的に等しい。第１の実施形態においては外周領域１２と平坦領域１１の高さの違いは素子分離膜としても使われるＬＯＣＯＳ酸化膜の厚さに制約される。しかしながら、第２の実施形態における外周領域２２と平坦領域２１の高さの違いは導電膜２７ａの厚さで任意に設定できる。従って、第２の実施形態は、薄膜抵抗素子２３の形成においてフォトレジスト膜厚が一定となるための距離ｘの設定に対し自由度が高いという利点がある。

また、導電膜２７ａは、外周領域２２から続く下地絶縁膜２７ｂ上に形成されているが、この下地絶縁膜２７ｂは、ＬＯＣＯＳ酸化膜に限らず他の絶縁膜でも構わないという事においても構造設定における自由度が高い。

外周領域２２は、導電膜２７ａは形成されない領域であり、平坦領域２１の外周全てを囲み、平坦領域２１よりも低い一様の高さで形成されている。外周領域２２は、下地絶縁膜２７ｂ上に第１の絶縁膜２７が積層した構成となっており、外側の形状を平坦領域２１と同様とする必要はなく、数μｍから１０数μｍの距離を置いてそのまま他の半導体素子が形成されていても構わない。

導電膜２７ａは、半導体集積回路装置において用いられる、ＭＯＳトランジスタのゲート電極と同一の材料を用いて形成すると製造工程の増加がなく好都合である。そして、導電膜２７ａの電位を一定に固定することによって、電界効果によりポリシリコンからなる薄膜抵抗素子２３の抵抗値を安定させることができる。例えば、導電膜２７ａの電位を接地電圧Ｖｓｓあるいは電源電圧Ｖｄｄに固定しておくことが望ましい。

以上のような構成にする事により、第１の実施形態における図４（ａ）、（ｂ）と同様、薄膜抵抗素子形成のためのフォトリソグラフィ工程において、薄膜抵抗素子上のフォトレジスト膜厚均一性が向上し、薄膜抵抗素子の比精度が向上する。また、平坦領域と外周領域の高さの違いを任意に設定できるので、平坦領域の外周からブリーダー抵抗回路までの距離を任意に制御できる。

（第３実施形態）
以下に、第３の実施形態に係る半導体装置及び半導体集積回路装置について説明する。
図８（ａ）、（ｂ）は、本発明の第３の実施形態を示す半導体装置３００を搭載した半導体チップ３０１を、スクライブ領域３０２を挟んで半導体基板３０上に搭載した場合の部分的な模式平面図であり、一部の特徴的な部分のみ示している。図８（ａ）、（ｂ）の半導体基板３０における位置は、それぞれ図１０における領域４４０ａ、４４０ｂに相当する。また、図９は、図８（ｂ）において半導体チップ３０１及びスクライブ領域３０２の１部をＢ－Ｂ’線に沿って切断した場合の模式断面図である。以下に第３の実施形態において、第１の実施形態に対して特徴的な部分を中心に説明する。

半導体装置３００は、平面視における構成は図１と同様であり、４つの領域辺と４つの領域面取り部をもつ八角形の外周形状を有する平坦領域３１と、その平坦領域３１を切れ目無く囲み外周形状が八角形の外周形状を有する外周領域３２を備える。図８（ａ）、（ｂ）に示されるように、外周領域３２の外周における各辺は、平坦領域３１の外周の各辺と平行に配置される。図９に示されるように、平坦領域３１は、素子分離のためのＬＯＣＯＳ酸化膜の上面を利用し、第１の絶縁膜３７において外周領域３２よりも高い位置に形成されている。平坦領域３１上には、薄膜抵抗素子３３、第２の絶縁膜３８、パッシベーション膜３９が形成されている。薄膜抵抗素子３３は、コンタクトホール（不図示）を介して配線金属（不図示）によって相互に接続され、ブリーダー抵抗回路３６を構成している。ＬＯＣＯＳ酸化膜非形成領域である外周領域３２の外側は、ＬＯＣＯＳ酸化膜で囲まれている。

半導体チップ３０１は、内部に半導体集積回路装置が形成され、図８（ａ）に示されるように、４つの領域辺３１ａと４つの領域面取り部３１ｂによって八角形形状をなす平坦領域３１を有する半導体装置３００を備える。また、半導体チップ３０１の外周形状は、４つのチップ辺３０１ａと４つのチップ面取り部３０１ｂを有する八角形形状をなし、紙面左右方向、上下方向及び斜め方向に、スクライブ領域３０２に対し８つの辺に基づく境界線を有する。半導体チップ３０１のチップ辺３０１ａは、平坦領域３１の領域辺３１ａと平行となるように配置されている。また、半導体チップ３０１のチップ面取り部３０１ｂは、平坦領域３１の領域面取り部３１ｂと平行となるように配置されている。

スクライブ領域３０２は、半導体チップ３０１を個辺化する際のダイシングブレードなどにより切断されるための領域である。ダイシングブレードによる切断性を高めるために半導体基板３０上の絶縁膜は、一般に最低限必要な膜のみで構成される。そのため、スクライブ領域３０２においては、ＬＯＣＯＳ酸化膜形成領域ではなくＬＯＣＯＳ酸化膜非形成領域が採用され、またパッシベーション膜３９が除去されている。

図８（ａ）に示されるように、薄膜抵抗素子の形成のためのフォトリソグラフィ工程において、点線矢印に示されるフォトレジストの流れに対し、平坦領域３１において対向する９０度の角部が存在しない。従って、図８（ｂ）と同様に薄膜抵抗素子形成予定領域上のフォトレジスト膜厚分布に乱れが発生しにくいことは第１の実施形態と同様である。

さらに、第３の実施形態においては、点線矢印に示されるフォトレジストの流れに対し、半導体チップ３０１の外周において、対向するＬＯＣＯＳ酸化膜に基づく角部が存在しない。従って、図８（ａ）において、フォトレジストが平坦領域３１に達する以前に発生するフォトレジスト膜厚分布の乱れを抑制できる。そのため、薄膜抵抗素子形成予定領域上のフォトレジスト膜厚均一性をさらに向上させることができる。それによって、複数の薄膜抵抗素子の比精度の向上とともに、半導体集積回路装置の歩留まり向上が実現できる。

このように、半導体チップに流れ込むフォトレジストに対しては、９０度以下の角部を有する段差が存在するとフォトレジストの膜厚変動が発生しやすくなる。このため、半導体チップの外周形状は、八角形に限られず、チップ辺とチップ面取り部のなす内角が９０度を越える角度になるのであればどのような形状であってもフォトレジストの膜厚変動の抑制に対し効果的である。

また、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更や組み合わせが可能であることは言うまでもない。

例えば、図１に示される半導体装置１００の平坦領域１１を４つの領域面取り部と４つの領域辺をもつ八角形の形状としたが、より多くの角部をもつ多角形であっても同様の効果が得られる。または、領域面取り部の形状は、外周領域に向かい凸形状をなす曲線であっても構わない。さらに、領域面取り部と同様に領域辺も外周に向かう凸形状をなす曲線とし、円形もしくは楕円形をなす外周形状をもつ平面領域であってもよい。

また、平面領域と同様に、半導体チップにおけるチップ面取り部の形状が、スクライブ領域に向かい凸形状をなす曲線であってもよいことは言うまでもない。

一方、図１における複数の薄膜抵抗素子１３は、全て同一形状としていたが、大きさの異なる相似形状の薄膜抵抗素子が組み合わされていても構わない。そのような相似形状の形状比率を利用して分圧電圧を出力するブリーダー抵抗回路においても、本発明は高い効果を発揮することが出来る。

また、これまでの実施形態においては、半導体素子、半導体装置、半導体集積回路装置を、それぞれ薄膜抵抗素子、ブリーダー抵抗回路、ボルテージディテクタやボルテージレギュレータとして説明したがこれに限られるものではない。例えば、半導体素子がメモリ素子やイメージセンサであり、半導体装置がメモリアレイや撮像装置であっても構わない。すなわち、本発明は、複数の同一もしくは相似形状をもつ半導体素子の比精度の向上が求められる半導体装置に適用でき、その半導体装置を備えた半導体集積回路装置の歩留まりを向上させることができる。

１ 電源端子
２ 接地端子
３ 出力端子
１０、２０、３０、４０ 半導体基板
１１、２１、３１ 平坦領域
１１ａ、３１ａ 領域辺
１１ｂ、３１ｂ 領域面取り部
１２、２２、３２ 外周領域
１３、２３、３３ 薄膜抵抗素子
１４ コンタクトホール
１５ａ、１５ｂ、１５ｃ、１５ｄ 配線金属
１６、２６、３６ ブリーダー抵抗回路
１７、２７、３７ 第１の絶縁膜
１８、２８、３８ 第２の絶縁膜
１９、２９、３９ パッシベーション膜
２７ａ 導電膜
２７ｂ 下地絶縁膜
９１ 基準電圧回路
９２ 電圧比較器
９３ Ｐチャネル型トランジスタ
９４ Ｎチャネル型トランジスタ
９５ 誤差増幅器
１０１、３０１、４０１ 半導体チップ
３０１ａ チップ辺
３０１ｂ チップ面取り部
１０２、３０２、４０２ スクライブ領域
４００ 高段差パターン

Claims (9)

1. 半導体基板の表面に形成された第１の絶縁膜上の、平面視において領域辺と前記領域辺の間の領域面取り部とを有する外周形状の平坦領域と、
   前記平坦領域を囲み、前記平坦領域と高さの異なる外周領域と、
   前記平坦領域上に前記外周領域から所定の距離以上離れて形成された、相似形状もしくは同一形状を有する複数の半導体素子と、
   前記複数の半導体素子上に形成された第２の絶縁膜と、
   前記複数の半導体素子上の前記第２の絶縁膜に形成されたコンタクトホールと、
   前記コンタクトホール上に形成され、前記複数の半導体素子を接続する配線金属と
   を備えることを特徴とする半導体装置。
2. 平面視における前記領域面取り部の形状が直線であり、前記領域辺と前記領域面取り部のなす内角が９０度を越える角度であることを特徴とする請求項１に記載の半導体装置。
3. 平面視における前記領域面取り部の形状が、前記外周領域に向かい凸形状をなす曲線であることを特徴とする請求項１に記載の半導体装置。
4. 前記領域辺の形状が、前記外周領域に向かい凸形状をなす曲線であり、前記平坦領域の外周が円形または楕円形をなすことを特徴とする請求項３に記載の半導体装置。
5. 前記平坦領域の下の前記半導体基板と前記第１の絶縁膜の間に、導電膜が形成されていることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
6. 前記半導体素子が薄膜抵抗素子であり、前記半導体装置がブリーダー抵抗回路であることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
7. 前記半導体基板に形成され、平面視においてスクライブ領域で区画されたチップ辺と前記チップ辺の間に設けられたチップ面取り部とを備え、
   前記チップ辺が、対向する前記領域辺に対し、平行である方向に設けられていることを特徴とする請求項２に記載の半導体装置を備えた半導体チップ。
8. 平面視における前記チップ面取り部の形状が直線であり、前記チップ辺と前記チップ面取り部のなす内角が９０度を越える角度であることを特徴とする請求項７に記載の半導体チップ。
9. 平面視における前記チップ面取り部の形状が前記スクライブ領域に向かい凸形状をなす曲線であることを特徴とする請求項７に記載の半導体チップ。

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