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JP6962305B2 - 積層セラミック電子部品 - Google Patents

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Description

この発明は、金属端子を含む積層セラミック電子部品に関し、特にたとえば、並んで配置された複数の積層セラミック電子部品本体に沿って配置され、積層セラミック電子部品本体の外部電極に接続される２つの金属端子を含む積層セラミック電子部品に関する。
近年、環境への配慮から、省エネルギー化、高効率化に適したインバーター回路が採用されているが、使用電圧が高くなる傾向にあり、高電圧、大電流対応の電子部品が求められる傾向にある。
高電圧下で使用される場合、積層セラミックコンデンサのような電子部品では、外部電極間で放電が起こる、いわゆる沿面放電が生じやすくなる。したがって、高電圧インバーター回路では、公的な規格により沿面距離が規定されている。
また、高電圧インバーター回路などで使用される積層セラミックコンデンサでは、使用温度範囲が広くなる傾向にある。したがって、温度サイクルによって回路基板の熱収縮や熱膨張が起こりやすくなり、この回路基板の熱収縮や熱膨張により発生する撓み応力によって積層セラミックコンデンサにクラックが入ることも懸念される。
このような要求から、高電圧のインバーター回路では、コンデンサのなかでも、たとえば、特許文献１および特許文献２に開示されるようなフィルムコンデンサや、たとえば、特許文献３に開示されるような金属端子付きのコンデンサが採用されることが増加している。
特開２００８−１７２０５０号公報 特開２００８−２７７５０５号公報 特開２０００−２３５９３２号公報
しかしながら、特許文献１および特許文献２に開示されるようなフィルムコンデンサでは、沿面距離は確保できるものの、耐熱温度が低く、使用温度が高温化した場合に、電流による自己発熱により、熱暴走し、故障に至る可能性があった。そのため、必要以上に体積の大きなフィルムコンデンサを使用しなければならないという課題があった。
また、特許文献３に開示されるような金属端子付きのコンデンサにおいては、沿面距離は一定確保でき、金属端子により回路基板の熱収縮や熱膨張により発生する撓み応力を吸収することができるため、コンデンサの破壊を抑制することができる。一方で、金属端子とコンデンサの線膨張係数差によって生じる応力を緩和するために、電流経路である金属端子に抵抗率の高い合金を用いる必要がある。そのため、電流により金属端子が発熱しやすいという課題があった。
それゆえに、この発明の主たる目的は、小型化が可能で、沿面放電を抑制しつつ、回路基板の撓み応力によって生じるクラックの課題および積層セラミックコンデンサの発熱の課題を抑制しうる積層セラミック電子部品を提供することである。
この発明にかかる積層セラミック電子部品は、積層されたセラミック層を含み、高さ方向に相対する第１の主面および第２の主面と、高さ方向に直交する幅方向に相対する第１の側面および第２の側面と、高さ方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を含む積層体と、積層体のそれぞれには、第１の端面上および少なくとも第１の側面の一部と第２の側面の一部に至るように配置される、第１の外部電極と、第２の端面上および少なくとも第１の側面の一部と第２の側面の一部に至るように配置される、第２の外部電極と、を有する複数の積層セラミック電子部品本体と、第１の外部電極に接続される第１の金属端子と、第２の外部電極に接続される第２の金属端子と、第１の金属端子に接続される、第１の端子ブロックと、第２の金属端子に接続される、第２の端子ブロックと、を備え、複数の積層セラミック電子部品本体の第１の主面および第２の主面を結ぶ高さ方向のｔ寸法は、複数の積層セラミック電子部品本体の第１の側面および第２の側面を結ぶ方向の幅方向のｗ寸法よりも小さく、複数の積層セラミック電子部品本体は、第１の側面または第２の側面が、実装面と対向するように配置され、第１の金属端子は、第１の側面または第２の側面上に位置する第１の外部電極と接続し、かつ複数の積層セラミック電子部品本体のそれぞれの第１の外部電極に跨るように配置され、第２の金属端子は、第１の側面または第２の側面上に位置する第２の外部電極と接続し、かつ複数の積層セラミック電子部品本体のそれぞれの第２の外部電極に跨るように配置され、第１の端子ブロックは、単数もしくは複数配置されており、第２の端子ブロックは、単数もしくは複数配置されている、積層セラミック電子部品である。
この発明によれば、小型化が可能で、沿面放電を抑制しつつ、回路基板の撓み応力によって生じるクラックの課題および積層セラミックコンデンサの発熱の課題を抑制しうる積層セラミック電子部品を提供する。
この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
この発明の第１の実施の形態にかかる積層セラミック電子部品の一例を示す外観斜視図である。 図１に示す積層セラミック電子部品に用いられる積層セラミック電子部品本体の外形を示す斜視図である。 図２に示す積層セラミック電子部品本体の線ＩＩＩ−ＩＩＩにおける断面図である。 図２に示す積層セラミック電子部品本体の線ＩＶ−ＩＶにおける断面図である。 この発明の第１の実施の形態にかかる積層セラミック電子部品を示す図１に示す積層セラミック電子部品の正面図である。 この発明の第１の実施の形態にかかる積層セラミック電子部品を示す図１に示す積層セラミック電子部品の側面図である。 この発明の第１の実施の形態にかかる積層セラミック電子部品を示す図１に示す積層セラミック電子部品の上面図である。 この発明の第１の実施の形態にかかる積層セラミック電子部品を示す図１に示す積層セラミック電子部品の底面図である。 図１に示す積層セラミック電子部品本体の線ＩＸ−ＩＸにおける断面図である。 図１に示す積層セラミック電子部品本体の線Ｘ−Ｘにおける断面図である。 この発明の第１の実施の形態にかかる積層セラミック電子部品が備える金属端子を示外観斜視図である。 この発明の積層セラミック電子部品が備える端子ブロックの第１の変形例を示す。 この発明の積層セラミック電子部品が備える端子ブロックの第２の変形例を示す。 この発明の積層セラミック電子部品が備える端子ブロックの第３の変形例を示す。 この発明の積層セラミック電子部品が祖なる端子ブロックの第４の変形例を示す。 この発明の第２の実施の形態にかかる積層セラミック電子部品の一例を示す外観斜視図である。 この発明の第２の実施の形態にかかる積層セラミック電子部品を示す図１６に示す積層セラミック電子部品の正面図である。 この発明の第２の実施の形態にかかる積層セラミック電子部品を示す図１６に示す積層セラミック電子部品の側面図である。 この発明の第２の実施の形態にかかる積層セラミック電子部品を示す図１６に示す積層セラミック電子部品の上面図である。 この発明の第２の実施の形態にかかる積層セラミック電子部品を示す図１６に示す積層セラミック電子部品の底面図である。 図１６に示す積層セラミック電子部品本体の線ＸＸＩ−ＸＸＩにおける断面図である。 図１６に示す積層セラミック電子部品本体の線ＸＸＩＩ−ＸＸＩＩにおける断面図である。 この発明の第２の実施の形態にかかる積層セラミック電子部品が備える金属端子を示す外観斜視図である。 （ａ）は、比較例１にかかる金属端子付き積層セラミック電子部品の一例を示す外観斜視図であり、（ｂ）は、その正面図である。 （ａ）は、比較例２にかかるフィルムコンデンサの一例を示す外観斜視図であり、（ｂ）は、その正面図である。
１．積層セラミック電子部品
（第１の実施の形態）
この発明の第１の実施の形態にかかる積層セラミック電子部品について説明する。図１は、この発明の第１の実施の形態にかかる積層セラミック電子部品の一例を示す外観斜視図である。図２は、図１に示す積層セラミック電子部品に用いられる積層セラミック電子部品本体の外形を示す斜視図である。図３は、図２に示す積層セラミック電子部品本体の線ＩＩＩ−ＩＩＩにおける断面図である。図４は、図２に示す積層セラミック電子部品本体の線ＩＶ−ＩＶにおける断面図である。図５は、この発明の第１の実施の形態にかかる積層セラミック電子部品を示す図１に示す積層セラミック電子部品の正面図である。図６は、この発明の第１の実施の形態にかかる積層セラミック電子部品を示す図１に示す積層セラミック電子部品の側面図である。図７は、この発明の第１の実施の形態にかかる積層セラミック電子部品を示す図１に示す積層セラミック電子部品の上面図である。図８は、この発明の第１の実施の形態にかかる積層セラミック電子部品を示す図１に示す積層セラミック電子部品の底面図である。図９は、図１に示す積層セラミック電子部品本体の線ＩＸ−ＩＸにおける断面図である。図１０は、図１に示す積層セラミック電子部品本体の線Ｘ−Ｘにおける断面図である。図１１は、この発明の第１の実施の形態にかかる積層セラミック電子部品が備える金属端子を示外観斜視図である。
（１）積層セラミック電子部品本体
この第１の実施の形態にかかる積層セラミック電子部品１０Ａは、複数の積層セラミック電子部品本体１２を含む。積層セラミック電子部品本体１２は、直方体状の積層体１４と、外部電極２６とを含む。また、積層セラミック電子部品１０Ａは、積層セラミック電子部品本体１２の外部電極２６に接続される金属端子３０、金属端子３０に接続される端子ブロック４０ならびに積層体１４、外部電極２６、金属端子３０および端子ブロック４０の一部を覆うための外装材５０を含む。
積層体１４は、積層された複数のセラミック層１６と積層された複数の内部電極層１８とを有する。さらに、積層体１４は、高さ方向ｘに相対する第１の主面１４ａおよび第２の主面１４ｂと、高さ方向ｘに直交する幅方向ｙに相対する第１の側面１４ｃおよび第２の側面１４ｄと、高さ方向ｘおよび幅方向ｙに直交する長さ方向ｚに相対する第１の端面１４ｅおよび第２の端面１４ｆとを有する。この積層体１４には、角部および稜線部に丸みがつけられている。
積層体および外部電極を含む積層セラミック電子部品本体の長さ方向ｚの寸法をｌ寸法とし、積層体および外部電極を含む積層セラミック電子部品本体の高さ方向ｘの寸法をｔ寸法とし、積層体および外部電極を含む積層セラミック電子部品本体の幅方向ｙの寸法をｗ寸法とする。
なお、角部とは、積層体の隣接する３面が交わる部分のことであり、稜線部とは、積層体の隣接する２面が交わる部分のことである。また、第１の主面１４ａおよび第２の主面１４ｂ、第１の側面１４ｃおよび第２の側面１４ｄ、ならびに第１の端面１４ｅおよび第２の端面１４ｆの一部または全部に凹凸などが形成されていてもよい。積層セラミック電子部品本体１２の第１の主面１４ａおよび第２の主面１４ｂを結ぶ高さ方向ｘのｔ寸法は、積層セラミック電子部品本体１２の第１の側面１４ｃおよび第２の側面１４ｄを結ぶ幅方向ｙのｗ寸法よりも小さい。
また、積層セラミック電子部品本体１２は、第１の側面１４ｃまたは第２の側面１４ｄが、実装面と対向するように配置されている。つまり、内部電極層１８同士が対向する面積の小さい第１の側面１４ｃまたは第２の側面１４ｄが実装面に対向するように配置される。このように、実装面に対して面積の小さい面を向けて配置することで、実装面積を小さくすることが可能となる。
積層体１４は、複数枚のセラミック層１６から構成される外層部１６ａと単数もしくは複数枚のセラミック層１６とそれらの上に配置される複数枚の内部電極層１８から構成される内層部１６ｂとを含む。外層部１６ａは、積層体１４の第１の主面１４ａ側および第２の主面１４ｂ側に位置し、第１の主面１４ａと最も第１の主面１４ａに近い内部電極層１８との間に位置する複数枚のセラミック層１６、および第２の主面１４ｂと最も第２の主面１４ｂに近い内部電極層１８との間に位置する複数枚のセラミック層１６の集合体である。そして、両外層部１６ａに挟まれた領域が内層部１６ｂである。
セラミック層１６は、たとえば、誘電体材料により形成することができる。このような誘電体材料としては、たとえば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、またはＣａＺｒＯ3などの成分を含む誘電体セラミックを用いることができる。上記の誘電体材料を主成分として含む場合、所望する積層体１４の特性に応じて、たとえば、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの主成分よりも含有量の少ない副成分を添加したものを用いてもよい。
なお、積層体１４に、圧電体セラミックを用いた場合、積層セラミック電子部品本体は、セラミック圧電素子として機能する。圧電セラミック材料の具体例としては、たとえば、ＰＺＴ（チタン酸ジルコン酸鉛）系セラミック材料などが挙げられる。
また、積層体１４に、半導体セラミックを用いた場合、積層セラミック電子部品本体は、サーミスタ素子として機能する。半導体セラミック材料の具体例としては、たとえば、スピネル系セラミック材料などが挙げられる。
また、積層体１４に、磁性体セラミックを用いた場合、積層セラミック電子部品本体は、インダクタ素子として機能する。また、インダクタ素子として機能する場合は、内部電極層１８は、コイル状の導体となる。磁性体セラミック材料の具体例としては、たとえば、フェライトセラミック材料などが挙げられる。
焼成後のセラミック層１６の厚みは、０．５μｍ以上１０．０μｍ以下であることが好ましい。
積層体１４は、複数の内部電極層１８として、たとえば略矩形状の複数の第１の内部電極層１８ａおよび複数の第２の内部電極層１８ｂを有する。複数の第１の内部電極層１８ａおよび複数の第２の内部電極層１８ｂは、積層体１４の高さ方向ｘに沿って等間隔に交互に配置されるように埋設されている。
第１の内部電極層１８ａは、第２の内部電極層１８ｂと対向する第１の対向電極部２０ａと、第１の内部電極層１８ａの一端側に位置し、第１の対向電極部２０ａから積層体１４の第１の端面１４ｅまでの第１の引出電極部２２ａを有する。第１の引出電極部２２ａは、その端部が第１の端面１４ｅに引き出され、露出している。
第２の内部電極層１８ｂは、第１の内部電極層１８ａと対向する第２の対向電極部２０ｂと、第２の内部電極層１８ｂの一端側に位置し、第２の対向電極部２０ｂから積層体１４の第２の端面１４ｆまでの第２の引出電極部２２ｂを有する。第２の引出電極部２２ｂは、その端部が第２の端面１４ｆに引き出され、露出している。
積層体１４は、第１の対向電極部２０ａおよび第２の対向電極部２０ｂの幅方向ｙの一端と第１の側面１４ｃとの間および第１の対向電極部２０ａおよび第２の対向電極部２０ｂの幅方向ｙの他端と第２の側面１４ｄとの間に形成される積層体１４の側部（Ｗギャップ）２４ａを含む。さらに、積層体１４は、第１の内部電極層１８ａの第１の引出電極部２２ａとは反対側の端部と第２の端面１４ｆとの間および第２の内部電極層１８ｂの第２の引出電極部２２ｂとは反対側の端部と第１の端面１４ｅとの間に形成される積層体１４の端部（Ｌギャップ）２４ｂを含む。
内部電極層１８は、たとえば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、これらの金属の一種を含む、たとえば、Ａｇ−Ｐｄ合金などの、それらの金属の少なくとも一種を含む合金などの適宜の導電材料を含有している。
内部電極層１８の厚みは、０．１μｍ以上２．０μｍ以下であることが好ましい。
積層体１４の第１の端面１４ｅ側および第２の端面１４ｆ側には、外部電極２６が配置される。外部電極２６は、第１の外部電極２６ａおよび第２の外部電極２６を有する。
第１の外部電極２６ａは、積層体１４の第１の端面１４ｅおよび少なくとも第１の側面１４ｃの一部と第２の側面１４ｄの一部に至るように配置される。この場合、第１の外部電極２６ａは、第１の内部電極層１８ａの第１の引出電極部２２ａと電気的に接続される。なお、第１の外部電極２６ａは、積層体１４の第１の端面１４ｅのみに形成されていてもよい。
第２の外部電極２６ｂは、積層体１４の第２の端面１４ｆおよび少なくとも第１の側面１４ｃの一部と第２の側面１４ｄの一部に至るように配置される。この場合、第２の外部電極２６ｂは、第２の内部電極層１８ｂの第２の引出電極部２２ｂと電気的に接続される。なお、第２の外部電極２６ｂは、積層体１４の第２の端面１４ｆのみに形成されていてもよい。
積層体１４内においては、第１の内部電極層１８ａの第１の対向電極部２０ａと第２の内部電極層１８ｂの第２の対向電極部２０ｂとがセラミック層１６を介して対向することにより、静電容量が形成されている。そのため、第１の内部電極層１８ａが接続された第１の外部電極２６ａと第２の内部電極層１８ｂが接続された第２の外部電極２６ｂとの間に、静電容量を得ることができ、コンデンサの特性が発現する。
外部電極２６は、積層体１４側から順に、下地電極層およびめっき層を有する。下地電極層は、それぞれ、焼付け層、樹脂層、薄膜層などから選ばれる少なくとも１つを含む。
まず、下地電極層が、焼付け層で形成された場合について説明する。
焼付け層は、ガラスと金属とを含む。焼付け層の金属としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。また、焼付け層のガラスとしては、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、Ｌｉ等から選ばれる少なくとも１つを含む。なお、ガラスの代わりにセラミック層１６と同種のセラミック材料を用いてもよい。焼付け層は、複数層であってもよい。焼付け層は、ガラスおよび金属を含む導電性ペーストを積層体１４に塗布して焼き付けたものであり、セラミック層１６および内部電極層１６と同時に焼成したものでもよく、セラミック層１６および内部電極層１８を焼成した後に焼き付けたものでもよい。
第１の端面１４ｅおよび第２の端面１４ｆに位置する下地電極層のそれぞれの焼付け層の厚み（最も厚い部分）は、２０μｍ以上１００μｍ以下程度であることが好ましい。
第１の端面１４ｅおよび第２の端面１４ｆに位置する下地電極層の高さ方向ｔの中央部におけるそれぞれの焼付け層の厚みは、２０μｍ以上１００μｍ以下であることが好ましい。
また、第１の主面１４ａおよび第２の主面１４ｂ、ならびに第１の側面１４ｃおよび第２の側面１４ｄの表面に下地電極層を設ける場合には、第１の主面１４ａおよび第２の主面１４ｂ、ならびに第１の側面１４ｃおよび第２の側面１４ｄの表面に位置する下地電極層の長さ方向ｚの中央部におけるそれぞれの焼付け層の厚みは、１０μｍ以上５０μｍ以下程度であることが好ましい。
次に、下地電極層が、樹脂層で形成された場合について説明する。
樹脂層を形成する場合は、焼付け層の表面に形成されてもよいし、焼付け層を形成せずに、積層体１４の第１の端面１４ｅまたは第２の端面１４ｆの表面に直接形成してもよい。樹脂層は、導電性粒子と熱硬化性樹脂とを含む。樹脂層は、複数層で形成されてもよい。
第１の端面１４ｅおよび第２の端面１４ｆに位置する樹脂層の厚み（最も厚い部分）は、１０μｍ以上１５０μｍ以下程度であることが好ましい。
第１の端面１４ｅおよび第２の端面１４ｆに位置する樹脂層の高さ方向中央部におけるそれぞれの樹脂層の厚みは、たとえば、１０μｍ以上１５０μｍ以下程度であることが好ましい。
また、第１の主面１４ａおよび第２の主面１４ｂ、ならびに第１の側面１４ｃおよび第２の側面１４ｄの表面に樹脂層を設ける場合には、第１の主面１４ａおよび第２の主面１４ｂ、ならびに第１の側面１４ｃおよび第２の側面１４ｄの表面に位置する樹脂層である長さ方向ｚの中央部におけるそれぞれの樹脂層の厚みは、１０μｍ以上１００μｍ以下程度であることが好ましい。
また、下地電極層が薄膜層の場合、薄膜層は、スパッタ法または蒸着法等の薄膜形成法により形成され、金属粒子が堆積された１μｍ以下の層である。
めっき層は、下地電極層を覆うように配置される。また、めっき層としては、たとえば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。めっき層は、複数層によって形成されてもよい。この場合、めっき層は、Ｎｉめっき層とＳｎめっき層の２層構造であることが好ましい。Ｎｉめっき層が、下地電極層の表面を覆うように設けられることで、積層セラミック電子部品本体１２を金属端子３０と接合する際に、接合に用いられる半田によって下地電極層が侵食されることを防止することができる。また、Ｎｉめっき層の表面に、Ｓｎめっき層を設けることにより、積層セラミック電子部品本体１２を金属端子３０と接合する際に、接合に用いられる半田の濡れ性を向上させ、容易に実装することができる。
めっき層一層あたりの厚みは、１μｍ以上１５μｍ以下であることが好ましい。
第１の端面１４ｅおよび第２の端面１４ｆに位置するめっき層の高さ方向中央部におけるそれぞれのめっき層の厚みは、たとえば、１μｍ以上１５μｍ以下程度であることが好ましい。
また、第１の主面１４ａおよび第２の主面１４ｂ、ならびに第１の側面１４ｃおよび第２の側面１４ｄの表面にめっき層を設ける場合には、第１の主面１４ａおよび第２の主面１４ｂ、ならびに第１の側面１４ｃおよび第２の側面１４ｄの表面に位置するめっき層である長さ方向ｚの中央部におけるそれぞれの樹脂層の厚みは、１μｍ以上１５μｍ以下程度であることが好ましい。
なお、下地電極層を設けずに、めっき層だけで外部電極２６を形成してもよい。以下、下地電極層を設けずに、めっき層を設ける構造について説明する。
第１の外部電極２６ａおよび第２の外部電極２６ｂのそれぞれは、下地電極層が設けられず、めっき層が積層体１４の表面に直接形成されていてもよい。すなわち、積層セラミック電子部品本体１２は、第１の内部電極層１８ａまたは第２の内部電極層１８ｂに電気的に接続されるめっき層を含む構造であってもよい。このような場合、前処理として積層体１４の表面に触媒を配設した後で、めっき層が形成されてもよい。
めっき層は、積層体１４の表面に形成される下層めっき電極と、下層めっき電極の表面に形成される上層めっき電極とを含むことが好ましい。
下層めっき電極および上層めっき電極はそれぞれ、たとえば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、ＢｉまたはＺｎなどから選ばれる少なくとも１種の金属または当該金属を含む合金を含むことが好ましい。
下層めっき電極は、はんだバリア性能を有するＮｉを用いて形成されることが好ましく、上層めっき電極は、はんだ濡れ性が良好なＳｎやＡｕを用いて形成されることが好ましい。また、たとえば、第１の内部電極層１８ａおよび第２の内部電極層１８ｂがＮｉを用いて形成される場合、下層めっき電極は、Ｎｉと接合性のよいＣｕを用いて形成されることが好ましい。なお、上層めっき電極は、必要に応じて形成されればよく、第１の外部電極２６ａおよび第２の外部電極２６ｂはそれぞれ、下層めっき電極のみで構成されてもよい。
めっき層は、上層めっき電極を最外層としてもよいし、上層めっき電極の表面にさらに他のめっき電極を形成してもよい。
下地電極層を設けずに配置するめっき層の１層あたりの厚みは、１μｍ以上１５μｍ以下であることが好ましい。めっき層は、ガラスを含まないことが好ましい。めっき層の単位体積あたりの金属割合は、９９ｖｏｌ％以上であることが好ましい。
積層セラミック電子部品１０Ａにおいて、複数の積層セラミック電子部品本体１２は、主面同士が対面するように並んで配置される。ここで、それぞれの積層セラミック電子部品本体１２の第１の側面１４ｃと第２の側面１４ｄとを結ぶ方向を、積層セラミック電子部品１０Ａの高さ方向Ｘとし、それぞれの積層セラミック電子部品本体１２の第１の主面１４ａと第２の主面１４ｂとを結ぶ方向を、積層セラミック電子部品１０Ａの幅方向Ｙとし、それぞれの積層セラミック電子部品本体１２の第１の端面１４ｅと第２の端面１４ｆと結ぶ方向を、積層セラミック電子部品１０Ａの長さ方向Ｚとする。
また、詳細に後述される外装材５０は、積層セラミック電子部品本体１２の第１の側面１４ｃおよび第２の側面１４ｄに対向する第１の主面５０ａおよび第２の主面５０ｂと、積層セラミック電子部品本体１２の第１の主面１４ａおよび第２の主面１４ｂに対向する第１の側面５０ｃおよび第２の側面５０ｄと、積層セラミック電子部品本体１２の第１の端面１４ｅおよび第２の端面１４ｆに対向する第１の端面５０ｅおよび第２の端面５０ｆと、を有する。
（２）金属端子
複数の積層セラミック電子部品本体１２、ここでは、４個の積層セラミック電子部品本体１２の両端面に配置される外部電極２６に、金属端子３０が接続される。
金属端子３０は、第１の金属端子３０ａおよび第２の金属端子３０ｂを含む。
複数の積層セラミック電子部品本体１２のそれぞれにおいて、第１の外部電極２６ａには、接合材によって第１の金属端子３０ａが接続される。具体的には、それぞれの積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄ上に位置する第１の外部電極２６ａに第１の金属端子３０ａが接続される。
複数の積層セラミック電子部品本体１２のそれぞれにおいて、第２の外部電極２６ｂには、接合材によって第２の金属端子３０ｂが接続される。具体的には、それぞれの積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄ上に位置する第２の外部電極２６ｂに第２の金属端子３０ｂが接続される。
金属端子３０は、積層セラミック電子部品本体１２と端子ブロック４０を接合するために設けられる。金属端子３０には、たとえば、板状のフレーム端子が用いられる。この板状のフレーム端子により形成される金属端子３０は、外部電極２６と接続される第１の主面、第１の主面と対向する第２の主面（積層セラミック電子部品本体１２とは反対側の面）および第１の主面と第２の主面との間の厚みを形成する周囲面を有する。
第１の金属端子３０ａは、第１の外部電極２６ａに接続され、積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄと対向する第１の端子接合部３２ａと、第１の端子接合部３２ａに接続され、積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄと略平行となる方向に複数の積層セラミック電子部品本体１２から遠ざかるように延びる第１の延長部３４ａと、を有する。これにより、金属端子下面に端子ブロック４０を任意の位置に接合することができるようになるため、積層セラミック電子部品１０Ａの沿面距離を調整することができるようになる。なお、第１の延長部３４ａは、直線状に延びていてもよく、複数に湾曲する形状を有していてもよい。
第２の金属端子３０ｂは、第２の外部電極２６ｂに接続され、積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄと対向する第２の端子接合部３２ｂと、第２の端子接合部３２ｂに接続され、積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄと略平行となる方向に複数の積層セラミック電子部品本体１２から遠ざかるように延びる第２の延長部３４ｂと、を有する。これにより、金属端子下面に端子ブロック４０を任意の位置に接合することができるようになるため、積層セラミック電子部品１０Ａの沿面距離を調整することができるようになる。なお、第２の延長部３４ｂは、直線状に延びていてもよく、複数に湾曲する形状を有していてもよい。
なお、第１の金属端子３０ａおよび第２の金属端子３０ｂは、１２×１０-6以下の線膨張係数を有する金属で構成されていることが好ましい。これにより、本発明では、線膨張係数１２×１０-6以下の金属母材からなる金属端子３０を用いることで、積層セラミック電子部品１０Ａと金属端子３０間の線膨張係数差によって発生する熱応力を抑制し、積層セラミック電子部品１０Ａのヒートサイクルによるクラックを抑制することができる。
線膨張係数の測定方法は、ＪＩＳ Ｚ ２２８５：２００３に従い、−５５℃以上２００℃以下の平均熱膨張係数を計測する。これにより、積層セラミック電子部品１０Ａの放熱性の向上だけでなく、積層セラミック電子部品本体１２へのクラック抑制の両立を実現することができる。
（ａ）第１の端子接合部および第２の端子接合部
第１の金属端子３０ａの第１の端子接合部３２ａは、それぞれの積層セラミック電子部品本体１２の第１の側面１４ｃ（実装面側の側面）上に位置する第１の外部電極２６ａに接合される部分である。第１の端子接合部３２ａは、複数の積層セラミック電子部品本体１２のそれぞれに設けられる複数の第１の外部電極２６ａを連続的に接続するように設けられている。第１の金属端子３０ａの第１の端子接合部３２ａの形状は特に限定されないが、複数の積層セラミック電子部品本体１２のそれぞれに設けられる複数の第１の外部電極２６ａを連続的に接続可能な矩形形状で設けられる。
第２の金属端子３０ｂの第２の端子接合部３２ｂは、それぞれの積層セラミック電子部品本体１２の第１の側面１４ｃ（実装面側の側面）上に位置する第２の外部電極２６ｂに接合される部分である。第２の端子接合部３２ｂは、複数の積層セラミック電子部品本体１２のそれぞれに設けられる複数の第２の外部電極２６ｂを連続的に接続するように設けられている。第２の金属端子３０ｂの第２の端子接合部３２ｂの形状は特に限定されないが、複数の積層セラミック電子部品本体１２のそれぞれに設けられる複数の第２の外部電極２６ｂを連続的に接続可能な矩形形状で設けられる。
図１および図１１に示すように、第１の端子接合部３２ａが、複数の積層セラミック電子部品本体１２のそれぞれに設けられる第１の外部電極２６ａを連続的に接続可能な矩形形状で設けられる場合、第１の金属端子３０ａの第１の端子接合部３２ａの積層セラミック電子部品１０Ａの幅方向Ｙの長さは、複数の積層セラミック電子部品本体１２のそれぞれの第１の側面１４ｃ（実装面側の側面）上に位置する第１の外部電極２６ａの高さ方向ｘの長さを全て覆うように設けられていることが好ましい。具体的には、最も積層セラミック電子部品１０Ａの第１の側面５０ｃ側に位置する積層セラミック電子部品本体１２から、最も積層セラミック電子部品１０Ａの第２の側面５０ｄ側に位置する積層セラミック電子部品本体１２に渡って、第１の側面１４ｃ（実装面側の側面）上に位置するすべての第１の外部電極２６ａを連続的にひとつの端子接合部で覆うように設けられる。すなわち、複数の積層セラミック電子部品本体１２間の隙間も含めて連続的に設けられる。
また、第２の端子接合部３２ｂが、複数の積層セラミック電子部品本体１２のそれぞれに設けられる第２の外部電極２６ｂを連続的に接続可能な矩形形状で設けられる場合、第２の金属端子３０ｂの第２の端子接合部３２ｂの積層セラミック電子部品１０Ａの幅方向Ｙの長さは、複数の積層セラミック電子部品本体１２のそれぞれの第１の側面１４ｃ（実装面側の側面）上に位置する第２の外部電極２６ｂの高さ方向ｘの長さを全て覆うように設けられていることが好ましい。具体的には、最も積層セラミック電子部品１０Ａの第１の側面５０ｃ側に位置する積層セラミック電子部品本体１２から、最も積層セラミック電子部品１０Ａの第２の側面５０ｄ側に位置する積層セラミック電子部品本体１２に渡って、第１の側面１４ｃ（実装面側の側面）上に位置するすべての第２の外部電極２６ｂを連続的にひとつの端子接合部で覆うように設けられる。すなわち、複数の積層セラミック電子部品本体１２間の隙間も含めて連続的に設けられる。
この際、複数の積層セラミック電子部品本体１２の最も積層セラミック電子部品１０Ａの第１の側面５０ｃ側に位置する第１の金属端子３０ａの第１の端子接合部３２ａの一方端は、最も積層セラミック電子部品１０Ａの第１の側面５０ｃ側に位置する積層セラミック電子部品本体１２の第１の側面１４ｃ（実装面側の側面）上に位置する第１の外部電極２６ａの左縁端よりも、寸法Ｄ１＝０．０５ｍｍ以上０．２５ｍｍ以下で突出して設けられていることが好ましい。
同様に、複数の積層セラミック電子部品本体１２の最も積層セラミック電子部品１０Ａの第２の側面５０ｄ側に位置する第１の金属端子３０ａの第１の端子接合部３２ａの他方端は、最も積層セラミック電子部品１０Ａの第２の側面５０ｄ側に位置する積層セラミック電子部品本体１２の第１の側面１４ｃ（実装面側の側面）上に位置する第１の外部電極２６ａの右縁端よりも、寸法Ｄ２＝０．０５ｍｍ以上０．２５ｍｍ以下で突出して設けられていることが好ましい。
さらに、第２の金属端子３０ｂの第２の端子接合部３２ｂと第２の外部電極２６ｂとの関係も同様であることが好ましい。
これにより、各積層セラミック電子部品本体１２と金属端子３０との接合面積を一定にすることができ、接合強度ならびに金属端子３０の抵抗値を一定範囲に制御することができる。
第１の金属端子３０ａの第１の端子接合部３２ａの積層セラミック電子部品１０Ａの長さ方向Ｚ（第１の端面５０ｅと第２の端面５０ｆとを結ぶ方向）の長さは、積層セラミック電子部品本体１２の第１の側面１４ｃ（実装面側の側面）上に位置する第１の外部電極２６ａの第１の端面１４ｅと第２の端面１４ｆとを結ぶ長さ方向ｚの長さと同等の幅でもよく、それよりも短い幅であっても、それよりも長い幅であってもよい。
また、第２の金属端子３０ｂの第２の端子接合部３２ｂの積層セラミック電子部品１０Ａの長さ方向Ｚ（第１の端面５０ｅと第２の端面５０ｆとを結ぶ方向）の長さは、積層セラミック電子部品本体１２の第１の側面１４ｃ（実装面側の側面）上に位置する第２の外部電極２６ｂの第１の端面１４ｅと第２の端面１４ｆとを結ぶ長さ方向ｚの長さと同等の幅でもよく、それよりも短い幅であっても、それよりも長い幅であってもよい。
（ｂ）第１の延長部および第２の延長部
第１の金属端子３０ａの第１の延長部３４ａは、第１の端子接合部３２ａに接続され、第１の側面１４ｃまたは第２の側面１４ｄ（実装面側の側面）と略平行となる方向に複数の積層セラミック電子部品本体１２から遠ざかるように延びている。なお、第１の延長部３４ａは、直線状に延びていてもよく、複数に湾曲する形状を有していてもよい。
第２の金属端子３０ｂの第２の延長部３４ｂは、第２の端子接合部３２ｂに接続され、第１の側面１４ｃまたは第２の側面１４ｄ（実装面側の側面）と略平行となる方向に複数の積層セラミック電子部品本体１２から遠ざかるように延びている。なお、第２の延長部３４ｂは、直線状に延びていてもよく、複数に湾曲する形状を有していてもよい。
金属端子３０は、端子本体と端子本体の表面に形成されためっき膜とを有する。
端子本体は、Ｎｉ、Ｆｅ、Ｃｕ、Ａｇ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなることが好ましく、ステンレス合金、チタン合金、ニッケル合金から選ばれることが好ましい。これにより、加工性を確保しつつ、また、実装基板からの応力を緩和する弾性を持たせつつ、線膨張係数を低くおさえることができる。金属端子３０の端子本体の厚みは、０．０５ｍｍ以上０．５ｍｍ以下程度であることが好ましい。
めっき膜は、下層めっき膜と上層めっき膜とを有する。下層めっき膜は、端子本体の表面に形成されており、上層めっき膜は、下層めっき膜の表面に形成される。なお、下層めっき膜および上層めっき膜のそれぞれは、複数のめっき膜により構成されていてもよい。
下層めっき膜は、Ｎｉ、Ｆｅ、Ｃｕ、Ａｇ、Ｃｒまたはこれらの金属のうち一種以上の金属を主成分として含む合金からなる。下層めっき膜は、Ｎｉ、Ｆｅ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなることが好ましい。
下層めっき膜の厚みは、０．２μｍ以上５．０μｍ以下であることが好ましい。
上層めっき膜は、Ｓｎ、Ａｇ、Ａｕまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなる。上層めっき膜は、ＳｎまたはＳｎを主成分として含む合金からなることが好ましい。なお、上層めっき膜を、ＳｎまたはＳｎを主成分として含む合金により形成されると、金属端子３０と外部電極２６とのはんだ付き性を向上させることができる。
上層めっき膜の厚みは、１．０μｍ以上５．０μｍ以下程度であることが好ましい。
また、端子本体および下層めっき膜のそれぞれを、高融点のＮｉ、Ｆｅ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金により形成することで、外部電極２６の耐熱性を向上させることができる。
さらに、めっき膜は、少なくとも第１の金属端子３０ａの第１の端子接合部３２ａおよび第１の延長部３４ａ、ならびに第２の金属端子３０ｂの第１の端子接合部３２ｂおよび第２の延長部３４ｂの周囲面においては形成されていなくてもよい。これにより、金属端子３０と端子ブロック４０とを接合する際の半田が積層セラミック電子部品本体１２への濡れ上がりを抑制することが可能になる。したがって、不必要な半田の供給を抑制することができるため、積層セラミック電子部品本体１２に半田の応力によるクラックの発生を抑制することが可能となり、積層セラミック電子部品本体１２と金属端子３０との接合状態を良好に保つことができる。
また、少なくとも第１の金属端子３０ａの第１の端子接合部３２ａおよび第１の延長部３４ａ、ならびに第２の金属端子３０ｂの第１の端子接合部３２ｂおよび第２の延長部３４ｂの周囲面においてめっき膜が形成されていない場合、積層セラミック電子部品本体１２と金属端子３０とを接合する半田が金属端子３０の裏面に流れてしまうことも抑制することが可能になる。これにより、半田不足を抑制することが可能となり、積層セラミック電子部品本体１２と金属端子３０との接合状態を良好に保つことができる。
第１の金属端子３０ａの第１の端子接合部３２ａおよび第１の延長部３４ａ、ならびに第２の金属端子３０ｂの第１の端子接合部３２ｂおよび第２の延長部３４ｂの全周囲面のめっき膜を除去する場合、その除去の方法は機械的に除去（切削、研磨）、または、レーザートリミングによる除去、めっき剥離剤（たとえば、水酸化ナトリウム）による除去、金属端子３０のめっき膜形成前に、レジストでめっきを形成しない部分を覆って、金属端子３０にめっき膜を形成した後にレジストを除去するといった方法で除去することができる。
（３）端子ブロック
端子ブロック４０は、第１の端子ブロック４０ａと第２の端子ブロック４０ｂとを有する。
第１の端子ブロック４０ａは、単数または複数配置される。なお、複数個設けることで、より放熱経路を増やすことができ、端子ブロック４０の放熱性をより向上させることができる。本実施の形態にかかる積層セラミック電子部品１０Ａは、第１の端子ブロック４０ａ１と第１の端子ブロック４０ａ２の２個の端子ブロックが配置され、それぞれ、たとえば、円柱状に形成される。
同様に、第２の端子ブロック４０ｂは、単数または複数配置される。複数個設けることで、より放熱経路を増やすことができ、端子ブロック４０の放熱性をより向上させることができる。本実施の形態にかかる積層セラミック電子部品１０Ａは、第２の端子ブロック４０ｂ１と第２の端子ブロック４０ｂ２の２個の端子ブロックが配置され、それぞれ、たとえば、円柱状に形成される。
第１の端子ブロック４０ａ１および第１の端子ブロック４０ａ２は、第１の金属端子３０ａに接続されている。第１の端子ブロック４０ａ１は、第１の側面５０ｃ側における第１の金属端子３０ａの第１の端子接合部３２ａおよび第１の延長部３４ａに跨って配置され、第２の端子ブロック４０ａ２は、第２の側面５０ｄ側における第１の金属端子３０ａの第１の端子接合部３２ａおよび第１の延長部３４ａに跨って配置される。これにより、積層セラミック電子部品本体１２からの基板に向けての放熱経路の熱抵抗が低くなり、放熱性を向上させることができる。なお、第１の端子ブロック４０ａ１および第１の端子ブロック４０ａ２は、第１の金属端子３０ａの第１の端子接合部３２ａのみに接続されるように配置してもよいし、第１の延長部３４ａのみに接続されていてもよい。
また、第２の端子ブロック４０ｂ１および第２の端子ブロック４０ｂ２は、第２の金属端子３０ｂに接続されている。第２の端子ブロック４０ｂ１は、第１の側面５０ｃ側における第２の金属端子３０ｂの第２の端子接合部３２ｂおよび第２の延長部３４ｂに跨って配置され、第２の端子ブロック４０ｂ２は、第２の側面５０ｄ側における第２の金属端子３０ｂの第２の端子接合部３２ｂおよび第２の延長部３４ｂに跨って配置される。これにより、積層セラミック電子部品本体１２からの基板に向けての放熱経路の熱抵抗が低くなり、放熱性を向上させることができる。なお、第２の端子ブロック４０ｂ１および第２の端子ブロック４０ｂ２は、第２の金属端子３０ｂの第２の端子接合部３２ｂのみに接続されるように配置してもよいし、第２の延長部３４ｂのみに接続されていてもよい。
第１の端子ブロック４０ａ１、４０ａ２および第２の端子ブロック４０ｂ１、４０ｂ２の直径は、特に限定されることなく、積層セラミック電子部品１０Ａの大きさに合わせて適宜調整されるが、たとえば、円形であれば、直径が１ｍｍ以上３ｍｍ以下の範囲で調整されることが好ましい。一方、角柱であれば、長さ方向Ｚの長さが１ｍｍ以上３ｍｍ以下で、且つ幅方向Ｙの長さ５ｍｍ以上１２ｍｍ以下が好ましい。
第１の端子ブロック４０ａと第１の金属端子３０ａとの接合、および第２の端子ブロック４０ｂと第２の金属端子３０ｂとの接合は、半田によって接合されていることが好ましい。半田は、たとえば、Ｓｎ−Ｓｂ系、Ｓｎ−Ａｇ−Ｃｕ系などの鉛フリー半田などを用いることができる。中でも、Ｓｎ−Ｓｂ系半田を用いることで、積層セラミック電子部品１０Ａをリフロー時の半田再溶融による半田スプラッシュを抑制できる効果を得ることができる。
第１の端子ブロック４０ａおよび第２の端子ブロック４０ｂは、母材と母材の表面に配置されるめっき膜とからなる。
母材は、放熱性を上げるために、熱伝導率の高い金属、たとえば、無酸素銅やＣｕ系合金からなることが好ましい。これにより、本発明では、端子ブロック４０の放熱性をより向上させることができるため、積層セラミック電子部品本体１２と実装基板間の低熱抵抗な接続をより確実に得ることができる。
母材の表面に配置されるめっき膜は、半田実装を可能とするために、Ｓｎ、Ａｇ、Ａｕまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなることが好ましい。中でも、ＳｎまたはＳｎを主成分として含む合金やＡｕからなることがより好ましい。
なお、めっき膜の厚みは、ＳｎまたはＳｎを主成分として含む合金であれば、１．０μｍ以上５．０μｍ以下程度、Ａｕであれば、０．０１μｍ以上０．０５μｍ以下程度であることが好ましい。
次に、端子ブロック４０の第１の変形例である端子ブロック１４０について説明する。図１２は、この発明の積層セラミック電子部品が備える端子ブロックの第１の変形例を示す。端子ブロック１４０は、第１の端子ブロック１４０ａと第２の端子ブロック１４０ｂとを有する。
第１の端子ブロック１４０ａは、単数配置される。第１の端子ブロック１４０ａは、たとえば、円柱状に形成される。
第１の端子ブロック１４０ａは、第１の金属端子３０ａに接続されている。図１２に示すように、第１の端子ブロック１４０ａは、第１の金属端子３０ａの幅方向Ｙにおける中央部に配置され、第１の端子接合部３２ａおよび第１の延長部３４ａに跨って配置されている。なお、第１の端子ブロック１４０ａは、第１の金属端子３０ａの第１の端子接合部３２ａのみに接続されていてもよいし、第１の延長部３４ａのみに接続されていてもよい。
第２の端子ブロック１４０ｂは、単数配置される。第２の端子ブロック１４０ｂは、たとえば、円柱状に形成される。
第２の端子ブロック１４０ｂは、第２の金属端子３０ｂに接続されている。図１１に示すように、第２の端子ブロック１４０ｂは、第２の金属端子３０ｂの幅方向Ｙにおける中央部に配置され、第２の端子接合部３２ｂおよび第２の延長部３４ｂに跨って配置されている。なお、第２の端子ブロック１４０ｂは、第２の金属端子３０ｂの第２の端子接合部３２ｂのみに接続されていてもよいし、第２の延長部３４ｂのみに接続されていてもよい。
次に、端子ブロック４０の第２の変形例である端子ブロック２４０について説明する。図１３は、この発明の積層セラミック電子部品が備える端子ブロックの第２の変形例を示す。端子ブロック２４０は、第１の端子ブロック２４０ａと第２の端子ブロック２４０ｂとを有する。
第１の端子ブロック２４０ａは、図１３に示すように、複数の第１の端子ブロック２４０ａが千鳥状（互い違い）に配置されている。第２の変形例である端子ブロック２４０の第１の端子ブロック２４０ａは、たとえば、第１の端子ブロック２４０ａ１〜２４０ａ７の７個の端子ブロックが配置され、それぞれ、たとえば、円柱状に形成される。具体的には、第１の金属端子３０ａの第１の延長部３４ａ側において、第１の側面５０ｃ側から第２の側面５０ｄ側に向かって、第１の端子ブロック２４０ａ１、第１の端子ブロック２４０ａ３、第１の端子ブロック２４０ａ５および第１の端子ブロック２４０ａ７が配置されている。また、第１の金属端子３０ａの第１の端子接合部３２ａ側において、第１の側面５０ｃ側から第２の側面５０ｄ側に向かって、第１の端子ブロック２４０ａ２、第１の端子ブロック２４０ａ４および第１の端子ブロック２４０ａ６が配置されている。
第２の端子ブロック２４０ｂは、図１３に示すように、複数の第１の端子ブロック２４０ｂが千鳥状（互い違い）に配置されている。第２の変形例である端子ブロック２４０の第２の端子ブロック２４０ｂは、たとえば、第２の端子ブロック２４０ｂ１〜２４０ｂ７の７個の端子ブロックが配置され、それぞれ、たとえば、円柱状に形成される。具体的には、第２の金属端子３０ａの第２の延長部３４ｂ側において、第１の側面５０ｃ側から第２の側面５０ｄ側に向かって、第２の端子ブロック２４０ｂ１、第２の端子ブロック２４０ｂ３、第２の端子ブロック２４０ｂ５および第２の端子ブロック２４０ｂ７が配置されている。また、第２の金属端子３０ｂの第２の端子接合部３２ｂ側において、第１の側面端面５０ｃ側から第２の側面５０ｄ側に向かって、第２の端子ブロック２４０ｂ２、第２の端子ブロック２４０ｂ４および第２の端子ブロック２４０ｂ６が配置されている。
次に、端子ブロック４０の第３の変形例である端子ブロック３４０について説明する。図１４は、この発明の積層セラミック電子部品が備える端子ブロックの第３の変形例を示す。端子ブロック３４０は、第１の端子ブロック３４０ａと第２の端子ブロック３４０ｂとを有する。
第１の端子ブロック３４０ａは、単数配置される。第３の端子ブロック３４０ａは、たとえば、角柱状に形成される。
第１の端子ブロック３４０ａは、第１の金属端子３０ａに接続されている。図１４に示すように、第１の端子ブロック３４０ａは、第１の金属端子３０ａの長さ方向Ｚに沿って配置され、第１の端子接合部３２ａおよび第１の延長部３４ａに跨って配置されている。なお、第１の端子ブロック３４０ａは、第１の金属端子３０ａの第１の端子接合部３２ａのみに接続されていてもよいし、第１の延長部３４ａのみに接続されていてもよい。
第２の端子ブロック３４０ｂは、単数配置される。第２の端子ブロック３４０ｂは、たとえば、角柱状に形成される。
第２の端子ブロック３４０ｂは、第２の金属端子３０ｂに接続されている。図１４に示すように、第２の端子ブロック３４０ｂは、第２の金属端子３０ｂの長さ方向Ｚに沿って配置され、第２の端子接合部３２ｂおよび第２の延長部３４ｂに跨って配置されている。なお、第２の端子ブロック３４０ｂは、第２の金属端子３０ｂの第２の端子接合部３２ｂのみに接続されていてもよいし、第２の延長部３４ｂのみに接続されていてもよい。
次に、端子ブロック４０の第４の変形例である端子ブロック４４０について説明する。図１５は、この発明の積層セラミック電子部品が備える端子ブロックの第４の変形例を示す。端子ブロック４４０は、第１の端子ブロック４４０ａと第２の端子ブロック４４０ｂとを有する。
図１５に示すように、第１の端子ブロック４４０ａは、外装材５０から露出する第１の基部４４２ａと、第１の基部４４２ａよりも厚みが薄く、第１の基部４４２ａに接続され、積層セラミック電子部品本体１２側に延長される外装材５０に覆われた第１の延長部４４４ａとを有する。
また、同様に、第２の端子ブロック４４０ｂは、外装材５０から露出する第２の基部４４２ｂと、第２の基部４４２ｂよりも厚みが薄く、第２の基部４４２ｂに接続され、積層セラミック電子部品本体１２側に延長される外装材５０に覆われた第２の延長部４４４ｂとを有する。
これにより、外装材５０から露出させる第１の基部４４２ａと第２の基部４４２ｂとの間の距離を可能な限り遠ざけることが可能となり、一定の沿面距離を維持することが可能となる。また、放熱経路の熱抵抗を下げることも可能となる。
第１の端子ブロック４４０ａおよび第２の端子ブロック４４０ｂは、第１の金属端子３０ａおよび第２の金属端子３０ｂとの接続部分に比べ、外装材５０から露出する部分の面積を小さくすることが好ましい。
なお、第１の基部４４２ａおよび第２の基部４４２ｂの形状は特に限定されず、円柱であっても角柱であってもその他の形状であってもよく、また、それらの形状の組み合わせにより構成されていてもよい。
また、第１の延長部４４４ａおよび第２の延長部４４４ｂの形状も特に限定されず、円柱であっても角柱であってもその他の形状であってもよく、また、それらの形状の組み合わせにより構成されていてもよい。
また、第１の端子ブロック４４０ａは単数であっても複数であってもよく、同様に、第２の端子ブロック４４０ｂも単数であっても複数であってもよい。
図１５に示すような第１の端子ブロック４４０ａおよび第２の端子ブロック４４０ｂを用いる場合には、端子ブロックの第１の変形例ないし第３の変形例に示すような円形または角柱の端子ブロックの一部を切削し、延長部を形成するか、それぞれの基部と延長部とをそれぞれ準備し、それらを接合することにより形成する。なお、このときの第１の基部４４２ａの断面形状において、最も長さの長い部分の長さが、第１の端子ブロック４４０ａの第１の延長部４４４ａの断面における最も長い長さ方向Ｚの長さの３０％以上６０％以下であることが好ましく、第２の基部４４２ｂの断面形状において、最も長さの長い部分の長さが、第２の端子ブロック４４０ｂの第２の延長部４４４ｂの断面における最も長い長さ方向Ｚの長さの３０％以上６０％以下であることが好ましい。また、第１の延長部４４４ａおよび第２の延長部４４４ｂの直径もしくは断面における最も長さ方向Ｚの長さが、１ｍｍ以上２ｍｍ以下であることが好ましい。
（４）接合材
複数の第１の外部電極２６ａと第１の金属端子３０ａ、および複数の第２の外部電極２６ｂと第２の金属端子３０ｂは、接合材により接続されている。
接合材は、半田であることが好ましく、特に高融点のＰｂフリー半田であることが好ましい。これにより、積層セラミック電子部品本体１２と金属端子３０との接合強度を確保しつつ、基板実装時のフローまたはリフロー温度に対する接合部の耐熱性を確保することができる。
高融点のＰｂフリー半田は、たとえば、Ｓｎ−Ｓｂ系、Ｓｎ−Ａｇ−Ｃｕ系、Ｓｎ−Ｃｕ系、Ｓｎ−Ｂｉ系などの鉛フリー半田であることが好ましく、中でも、Ｓｎ−１０Ｓｂ〜Ｓｎ−１５Ｓｂ半田であることが好ましい。これにより、実装時における接合部の耐熱性を確保することができる。
（５）外装材
外装材５０は、複数の積層セラミック電子部品本体１２、第１の金属端子３０ａ、第２の金属端子３０ｂ、第１の端子ブロック４０ａの一部および第２の端子ブロック４０ｂの一部を覆うように配置されている。これにより、端子間を絶縁体で覆うことができ、安定した沿面距離を与えることができる。また、露出した第１の端子ブロック４０ａおよび第２の端子ブロック４０ｂを、実装基板への実装端子として用いることができる。このとき、外装材５０は、複数の積層セラミック電子部品本体１２間の隙間部においても、外装材５０が充填されるように形成されている。
外装材５０の形状は特に限定されないが、直方体形状で形成される。なお、台形形状に形成されてもよい。なお、外装材５０の角部の形状は、特に限定されることなく、丸められていてもよい。
外装材５０の第１の主面５０ａおよび第２の主面５０ｂは平面状に構成されていることが好ましい。これにより、十分な平坦度を確保することができ、実装基板に積層セラミック電子部品１０Ａを搭載する際に用いる実装機のマウンターの吸着不良を防止することができ、確実に実装基板に積層セラミック電子部品１０Ａを搭載することが可能となる。その結果、実装不良の発生を防止することが可能となる。
外装材５０は、たとえば、液状や粉状のシリコーン系やエポキシ系などの樹脂を塗装して形成されている。また、外装材５０は、エンジニアリングプラスチックをインジェクションモールド法やトランスファーモールド法等によりモールドしてもよい。特に、外装材５０の材料は、熱硬化型のシリコーン系やエポキシ樹脂からなることが好ましい。これにより、外装材５０と積層セラミック電子部品本体１２または金属端子３０との密着性を確保し、耐電圧および耐湿性能の向上効果を得ることができる。また、端子間を絶縁体で覆うことができ、安定した沿面距離を与えることができる。
（６）積層セラミック電子部品
次に、第１の実施の形態にかかる積層セラミック電子部品１０Ａについて説明する。
積層セラミック電子部品１０Ａの複数の積層セラミック電子部品本体１２と外装材５０、第１の金属端子３０ａおよび第２の金属端子３０ｂを含む長さ方向Ｚの寸法をＬ寸法とする。言い換えると、積層セラミック電子部品本体１２の両端面を結ぶ方向に延びる積層セラミック電子部品１０Ａの長さ方向Ｚの長さをＬ寸法とする。Ｌ寸法は、１０．０ｍｍ以上２０．０ｍｍ以下であることが好ましい。
積層セラミック電子部品１０Ａの複数の積層セラミック電子部品本体１２と外装材５０、第１の金属端子３０ａおよび第２の金属端子３０ｂを含む幅方向Ｙの寸法をＷ寸法とする。言い換えると、積層セラミック電子部品本体１２の両主面を結ぶ方向に延びる積層セラミック電子部品１０Ａの幅方向Ｙの長さをＷ寸法とする。Ｗ寸法は、１２．０ｍｍ以上２０．０ｍｍ以下であることが好ましい。
積層セラミック電子部品１０Ａの複数の積層セラミック電子部品本体１２と外装材５０、第１の端子ブロック４０ａおよび第２の端子ブロック４０ｂを含む高さ方向Ｘの寸法をＴ寸法とする。言い換えると、積層セラミック電子部品本体１２の両側面を結ぶ方向に延びる積層セラミック電子部品１０Ａの高さ方向Ｘの長さをＴ寸法とする。Ｔ寸法は、６．０ｍｍ以上１２．０ｍｍ以下であることが好ましい。
積層セラミック電子部品１０Ａにおいて、内部の複数の積層セラミック電子部品本体１２はそれぞれ隙間が空くように配置されている。この時、部品間の隙間の寸法Ｄ３は、寸法Ｄ３＝０．２ｍｍ以上０．６ｍｍ以下であることが好ましい。これにより、隙間の樹脂による断熱性が確保され、発熱の抑制効果を得ることができる。
実装面側の底面（第２の主面５０ｂ）から突出した第１の端子ブロック４０ａおよび第２の端子ブロック４０ｂの高さ方向Ｘの高さ（突出長さ：Ｄ４）は、寸法Ｄ４＝０．５ｍｍ以上２．０ｍｍ以下であることが好ましい。これにより、積層セラミック電子部品１０Ａの下面と実装基板との間に一定の隙間を設けることができ、基板表面の凹凸の影響を受けることなく実装することができる。なお、突出長さの寸法Ｄ４は、ゼロであってもよい。
図１に示す積層セラミック電子部品１０Ａは、積層セラミック電子部品本体１２が接続されている金属端子３０において、端子ブロック４０が接続されているため、積層セラミック電子部品本体１２と実装基板との間の低熱抵抗な接続を実現することができる。その結果、積層セラミック電子部品の放熱性を向上させることができる。
また、図１に示す積層セラミック電子部品１０Ａは、金属端子３０の線膨張係数を１２×１０-6以下の金属で構成すると、積層セラミック電子部品本体１２と金属端子３０との間の線膨張係数差によって発生する熱応力を抑制し、積層セラミック電子部品のヒートサイクルによるクラックの抑制もはかることができることができる。これにより、積層セラミック電子部品の放熱性の向上だけでなく、積層セラミック電子部品本体１２へのクラック抑制の両立を実現することができることができる。
さらに、図１に示す積層セラミック電子部品１０Ａでは、積層セラミック電子部品本体１２の第１の主面１４ａおよび第２の主面１４ｂを結ぶ高さ方向ｘのｔ寸法は、積層セラミック電子部品本体１２の第１の側面１４ｃおよび第２の側面１４ｄを結ぶ幅方向ｙのｗ寸法よりも小さく、また、積層セラミック電子部品本体１２は、第１の側面１４ｃまたは第２の側面１４ｄが、実装面と対向するように配置されている。つまり、内部電極層１８同士が端面する面と実装面とが垂直になるように配置され、面積の小さい第１の側面１４ｃまたは第２の側面１４ｄが実装面に対向するように配置される。このように、実装面に対して面積の小さい面を向けて配置することで、実装面積を小さくすることが可能となり、小型化を実現することができる。
（第２の実施の形態）
この発明の第２の実施の形態にかかる積層セラミック電子部品について説明する。図１６は、この発明の第２の実施の形態にかかる積層セラミック電子部品の一例を示す外観斜視図である。図１７は、この発明の第２の実施の形態にかかる積層セラミック電子部品を示す図１６に示す積層セラミック電子部品の正面図である。図１８は、この発明の第２の実施の形態にかかる積層セラミック電子部品を示す図１６に示す積層セラミック電子部品の側面図である。図１９は、この発明の第２の実施の形態にかかる積層セラミック電子部品を示す図１６に示す積層セラミック電子部品の上面図である。図２０は、この発明の第２の実施の形態にかかる積層セラミック電子部品を示す図１６に示す積層セラミック電子部品の底面図である。図２１は、図１６に示す積層セラミック電子部品本体の線ＸＸＩ−ＸＸＩにおける断面図である。図２２は、図１６に示す積層セラミック電子部品本体の線ＸＸＩＩ−ＸＸＩＩにおける断面図である。図２３は、この発明の第２の実施の形態にかかる積層セラミック電子部品が備える金属端子を示す外観斜視図である。
なお、この実施の形態にかかる積層セラミック電子部品１０Ｂは、一対の金属端子１３０の構成が、一対の金属端子３０と異なる構成であることを除いて、図１を用いて説明した積層セラミック電子部品１０Ａと同様の構成を有する。従って、図１に示した積層セラミック電子部品１０Ａと同一部分には、同一の符号を付し、その説明を省略する。
積層セラミック電子部品１０Ｂとして、複数の積層セラミック電子部品本体１２を含む。また、積層セラミック電子部品１０Ｂは、積層セラミック電子部品本体１２の外部電極２６に接続される金属端子１３０、金属端子１３０に接続される端子ブロック４０ならびに積層体１４、外部電極２６、金属端子１３０および端子ブロック４０の一部を覆うための外装材５０を含む。
また、外装材５０は、積層セラミック電子部品本体１２の第１の側面１４ｃおよび第２の側面１４ｄに対向する第１の主面５０ａおよび第２の主面５０ｂと、積層セラミック電子部品本体１２の第１の主面１４ａおよび第２の主面１４ｂに対向する第１の側面５０ｃおよび第２の側面５０ｄと、積層セラミック電子部品本体１２の第１の端面１４ｅおよび第２の端面１４ｆに対向する第１の端面５０ｅおよび第２の端面５０ｆと、を有する。
図１６示す積層セラミック電子部品１０Ｂに用いられる金属端子１３０は、第１の金属端子１３０ａおよび第２の金属端子１３０ｂを含む。
複数の積層セラミック電子部品本体１２のそれぞれにおいて、第１の外部電極２６ａには、接合材によって第１の金属端子１３０ａが接続される。具体的には、それぞれの積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄ上に位置する第１の外部電極２６ａに第１の金属端子１３０ａが接続される。
複数の積層セラミック電子部品本体１２のそれぞれにおいて、第２の外部電極２６ｂには、接合材によって第２の金属端子１３０ｂが接続される。具体的には、それぞれの積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄ上に位置する第２の外部電極２６ｂに第２の金属端子１３０ｂが接続される。
第１の金属端子１３０ａは、第１の外部電極２６ａに接続され、積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄと対向する第１の端子接合部１３２ａと、第１の端子接合部１３２ａに接続され、積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄと略平行となる方向に複数の積層セラミック電子部品本体１２から遠ざかるように延びる第１の延長部１３４ａと、を有する。なお、第１の延長部１３４ａは、直線状に延びていてもよく、複数に湾曲する形状を有していてもよい。
第２の金属端子１３０ｂは、第２の外部電極２６ｂに接続され、積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄと対向する第２の端子接合部１３２ｂと、第２の端子接合部１３２ｂに接続され、積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄと略平行となる方向に複数の積層セラミック電子部品本体１２から遠ざかるように延びる第２の延長部１３４ｂと、を有する。なお、第２の延長部１３４ｂは、直線状に延びていてもよく、複数に湾曲する形状を有していてもよい。
図１６に示す積層セラミック電子部品１０Ｂに用いられる第１の金属端子１３０ａの第１の端子接合部１３２ａは、図２３に示すように、第１の金属端子３０ａの第１の端子接合部３２ａとは異なり、複数の積層セラミック電子部品本体１２の間で複数の第１の切り欠き部１３６ａ１〜１３６ａ３が設けられる。そして、複数の第１の切り欠き部１３６ａ１〜１３６ａ３により、第１の端子接合部１３２ａは、複数の第１の接合片１３２ａ１〜１３２ａ４に分割される。これにより、複数の積層セラミック電子部品本体１２のそれぞれの第１の外部電極２６ａに対応して、複数の第１の接合片１３２ａ１〜１３２ａ４が設けられる。
また、第２の金属端子１３０ｂの第２の端子接合部１３２ｂは、図２３に示すように、第２の金属端子３０ｂの第２の端子接合部３２ｂとは異なり、複数の積層セラミック電子部品本体１２の間で複数の第２の切り欠き部１３６ｂ１〜１３６ｂ３が設けられる。そして、複数の第２の切り欠き部１３６ｂ１〜１３６ｂ３により、第２の端子接合部１３２ｂは、複数の第２の接合片１３２ｂ１〜１３２ｂ４に分割される。これにより、複数の積層セラミック電子部品本体１２のそれぞれの第２の外部電極２６ｂに対応して、複数の第２の接合片１３２ｂ１〜１３２ｂ４が設けられる。
図２３に示すように、複数の第１の接合片１３２ａ１〜１３２ａ４が複数の積層セラミック電子部品本体１２のそれぞれの第１の外部電極２６ａに独立して設けられる場合には、第１の金属端子１３０ａの第１の端子接合部１３２ａの各第１の接合片１３２ａ１〜１３２ａ４の積層セラミック電子部品１０Ｂの幅方向Ｙの長さは、複数の積層セラミック電子部品本体１２のそれぞれの第１の側面(実装面側の側面)上に位置する第１の外部電極２６ａの高さ方向ｘのそれぞれの長さに対応するように独立して設けられていることが好ましい。
この際、積層セラミック電子部品１０Ｂの第１の側面５０ｃ側に位置する第１の金属端子１３０ａの第１の端子接合部１３２ａの一方端は、積層セラミック電子部品１０Ｂの第１の側面５０ｃ側に位置する積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄ（実装面側の側面）上に位置する第１の外部電極２６ａの左縁端よりも、寸法Ｄ５＝０．０５ｍｍ以上０．２５ｍｍ以下で突出して設けられていることが好ましい。
同様に、それぞれの積層セラミック電子部品１０Ｂの第２の側面５０ｄ側に位置する第１の金属端子１３０ａの第１の端子接合部１３２ａの他方端は、積層セラミック電子部品１０Ｂの第２の側面５０ｄ側に位置する積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄ（実装面側の側面）上に位置する第１の外部電極２６ａの右縁端よりも、寸法Ｄ６＝０．０５ｍｍ以上０．２５ｍｍ以下で突出して設けられていることが好ましい。
さらに、第２の金属端子１３０ｂの第２の端子接合部１３２ｂと第２の外部電極２６ｂとの関係も同様であることが好ましい。
これにより、各積層セラミック電子部品本体１２と金属端子１３０との接合面積を一定にする事ができ、接合強度ならびに金属端子の抵抗値を一定範囲に制御する事ができる。なお、上記の突出の幅に応じて、複数の積層セラミック電子部品本体１２の間の隙間は調整される。
端子ブロック４０は、第１の端子ブロック４０ａと第２の端子ブロック４０ｂとを有する。
第１の端子ブロック４０ａは、単数または複数配置される。なお、複数個設けることで、より放熱経路を増やすことができ、端子ブロック４０の放熱性をより向上させることができる。本実施の形態にかかる積層セラミック電子部品１０Ｂは、第１の端子ブロック４０ａ１と第１の端子ブロック４０ａ２の２個の端子ブロックが配置され、それぞれ、たとえば、円柱状に形成される。
同様に、第２の端子ブロック４０ｂは、単数または複数配置される。複数個設けることで、より放熱経路を増やすことができ、端子ブロック４０の放熱性をより向上させることができる。本実施の形態にかかる積層セラミック電子部品１０Ｂは、第２の端子ブロック４０ｂ１と第２の端子ブロック４０ｂ２の２個の端子ブロックが配置され、それぞれ、たとえば、円柱状に形成される。
第１の端子ブロック４０ａ１および第１の端子ブロック４０ａ２は、第１の金属端子１３０ａに接続されている。第１の端子ブロック４０ａ１は、第１の側面５０ｃ側における第１の金属端子１３０ａの第１の端子接合部１３２ａおよび第１の延長部１３４ａに跨って配置され、第２の端子ブロック４０ａ２は、第２の側面５０ｄ側における第１の金属端子１３０ａの第１の端子接合部１３２ａおよび第１の延長部１３４ａに跨って配置される。なお、第１の端子ブロック４０ａ１および第１の端子ブロック４０ａ２は、第１の金属端子１３０ａの第１の端子接合部１３２ａのみに接続されるように配置してもよいし、第１の延長部１３４ａのみに接続されていてもよい。
また、第２の端子ブロック４０ｂ１および第２の端子ブロック４０ｂ２は、第２の金属端子１３０ｂに接続されている。第２の端子ブロック４０ｂ１は、第１の側面５０ｃ側における第２の金属端子１３０ｂの第２の端子接合部１３２ｂおよび第２の延長部１３４ｂに跨って配置され、第２の端子ブロック４０ｂ２は、第２の側面５０ｄ側における第２の金属端子１３０ｂの第２の端子接合部１３２ｂおよび第２の延長部１３４ｂに跨って配置される。なお、第２の端子ブロック４０ｂ１および第２の端子ブロック４０ｂ２は、第２の金属端子１３０ｂの第２の端子接合部１３２ｂのみに接続されるように配置してもよいし、第２の延長部１３４ｂのみに接続されていてもよい。
なお、第１の実施の形態にかかる積層セラミック電子部品１０Ａにおいて適用しうる端子ブロックとして、図１１ないし図１４に示す変形例として示される端子ブロック１４０、２４０、３４０、４４０も、第２の実施の形態にかかる積層セラミック電子部品１０Ｂが備える端子ブロックに対して適用しうる。
図１１に示す積層セラミック電子部品１０Ｂは、図１に示す積層セラミック電子部品１０Ａと同一の効果を奏する。
２．積層セラミック電子部品の製造方法
次に、以上の構成からなる積層セラミック電子部品の製造方法の一実施の形態について、積層セラミック電子部品１０Ａを例にして説明する。なお、以下の説明では、積層セラミック電子部品本体１２として積層セラミックコンデンサとする製造方法を例として説明する。
（１）積層セラミック電子部品本体の製造方法
まず、セラミック粉末を含むセラミックペーストを、たとえば、スクリーン印刷法などによりシート状に塗布し、乾燥させることにより、セラミックグリーンシートが作製される。
次に、セラミックグリーンシートの上に、内部電極形成用の導電性ペーストを、たとえば、スクリーン印刷法やグラビア印刷法などにより所定のパターンに塗布し、内部電極形成用導電パターンが形成されたセラミックグリーンシートと、内部電極形成用導電パターンが形成されていないセラミックグリーンシートとが用意される。なお、セラミックペーストや、内部電極形成用の導電性ペーストには、たとえば、公知のバインダや溶媒が含まれていてもよい。
続いて、内部電極形成用導電パターンが形成されていない外層用のセラミックグリーンシートが所定枚数積層され、その上に、内部電極形成用導電パターンが形成されたセラミックグリーンシートが順次積層され、さらに、内部電極形成用導電パターンが形成されていないセラミックグリーンシートを所定枚数積層することにより、マザー積層体が作製される。この時、内部電極形成用導電パターンが印刷されているセラミックグリーンシートは、内部電極形成用導電パターンの引き出し部が互い違いになるように複数枚積層される。必要に応じて、このマザー積層体は、静水圧プレスなどの手段により積層方向（高さ方向）に圧着させてもよい。
その後、マザー積層体が所定の形状寸法に切断され、生の積層体チップが切り出される。このとき、生の積層体チップに対してバレル研磨などを施し、積層体チップの角部や稜線部を丸められてもよい。
続いて、切り出された生の積層体チップが焼成され、積層体の内部に第１の内部電極層および第２の内部電極層が配され、第１の内部電極層が第１の端面に引き出され、第２の内部電極層が第２の端面に引き出された積層体が生成される。なお、生の積層体チップの焼成温度は、セラミックの材料や内部電極形成用導電ペーストの材料に依存するが、９００℃以上１３００℃以下であることが好ましい。
次に、下地電極層が形成される。下地電極層が焼付け層の場合、まず、焼成後の積層体チップの両端面に外部電極用導電性ペーストを塗布し、焼き付け、第１の外部電極２６ａの第１の下地電極層および第２の外部電極２６ｂの第２の下地電極層が形成される。焼き付け温度は、７００℃以上９００℃以下であることが好ましい。なお、外部電極用導電性ペーストを塗布する際に、スクリーン印刷工法で製膜することにより、外周部にサドル形状を有する端面電極（折り返し外部電極の無い）構造とする。この際、外部電極用導電性ペーストの粘度や量をコントロールすることで、サドルの高さをコントロールすることができる。
その後、必要に応じて、下地電極層の表面に、めっき層が形成され、外部電極２６が形成される。図２に示す積層セラミック電子部品本体１２は、下地電極層上に形成されるめっき層として、Ｎｉめっき層およびＳｎめっき層が形成される。Ｎｉめっき層およびＳｎめっき層は、たとえば、電解めっきや無電解めっきなどで順次形成される。
上述のようにして、図２に示す積層セラミック電子部品本体１２が製造される。
（２）金属端子の取り付け方法
続いて、複数の積層セラミック電子部品本体１２に金属端子３０が取り付けられる。
まず、第１の金属端子３０ａおよび第２の金属端子３０ｂが準備される。
次に、複数の積層セラミック電子部品本体１２の外部電極２６に接合材によって金属端子３０に取り付けられる。ここでは、接合材として半田が用いられる。半田付け温度は、リフローにて、たとえば、２７０℃以上２９０℃以下の熱を３０秒以上与える。
（３）端子ブロックの取り付け方法
次に、第１の金属端子３０ａに第１の端子ブロック４０ａを取り付け、第２の金属端子３０ｂに第２の端子ブロック４０ｂを取り付ける。ここでは、金属端子３０に端子ブロック４０を取り付けるための接合材として半田を用いる。
まず、半田を第１の金属端子３０ａの積層セラミック電子部品本体１２が接続されていない側の面に塗布し、また、第２の金属端子３０ｂの積層セラミック電子部品本体１２が接続されていない側の面に塗布する。そして、リフローによって、第１の金属端子３０ａと第１の端子ブロック４０ａとが接続され、第２の金属端子３０ｂと第２の端子ブロック４０ｂとが接続される。
（４）外装材の形成方法
続いて、積層セラミック電子部品１０Ａの外装材５０が形成される。外装材５０は、たとえば、トランスファーモールド工法によって形成される。具体的には、金型に外装材５０の樹脂を充填し、そこに外装材５０の形成前の積層セラミック電子部品を配置し、樹脂を硬化させて、積層セラミック電子部品本体１２と、第１の金属端子３０ａおよび第２の金属端子３０ｂと、第１の端子ブロック４０ａおよび第２の端子ブロック４０ｂの一部に外装材５０が設けられる。
以上のようにして、図１に示す積層セラミック電子部品１０Ａが製造される。
３．実験例
次に、上記製造方法にしたがって、実施例にかかる積層セラミック電子部品１０Ａを作製し、発熱試験による放熱性の確認とヒートサイクル試験による積層セラミック電子部品のクラック発生の有無を確認した。比較例１として、金属端子付き積層セラミック電子部品を準備し、比較例２として、フィルムコンデンサを準備し、同様の試験を行った。なお、積層セラミックコンデンサは、電圧印加時に静電容量が大きく変動するため、定格電圧の５０％印加時点での静電容量を合わせた製品でサイズの比較を行った。
実施例としては、実施例１ないし実施例３を準備し、それぞれ異なる金属端子の母材が異なる。以下、実施例１ないし実施例３の詳細について説明する。
実施例１に対する試料を作製するために、上述した積層セラミック電子部品の製造方法にしたがって、以下のような仕様の積層セラミック電子部品１０Ａを作製した。
・積層セラミック電子部品のサイズＬ×Ｗ×Ｔ（設計値）：１４ｍｍ×１４ｍｍ×８ｍｍ
・容量：６１２ｎＦ
・定格電圧：１２５０Ｖ
・積層セラミック電子部品本体の数および接続構造：４個・並列接続
・金属端子
・母材：ＳＵＳ４３０
・ＪＩＳ Ｚ ２２８５：２００３の測定方法による−５５℃〜２００℃の平均線膨張係数：１２×１０-6
・めっき膜：Ｎｉめっき層およびＳｎめっき層の２層構造
・端子ブロック
・母材：無酸素銅
・めっき層：Ｎｉめっき層およびＳｎめっき層の２層構造
・直径：３ｍｍ
・高さ：３ｍｍ
・接合材
・外部電極と金属端子の接合材：Ｓｎ−１０Ｓｂ半田
・金属端子と端子ブロックの接合材：Ｓｎ−１０Ｓｂ半田
・外装材：エポキシ樹脂
また、実施例１にかかる積層セラミック電子部品に含まれる積層セラミック電子部品本体である積層セラミックコンデンサの仕様は以下のとおりである。
・積層セラミック電子部品本体のサイズｌ×ｗ×ｔ（設計値）：５．７ｍｍ×５．０ｍｍ×２．７ｍｍ
・セラミック層の材料：ＢａＴｉＯ3
・容量：１５３ｎＦ
・定格電圧：１２５０Ｖ
・内部電極層の材料：Ｎｉ
・外部電極
・下地電極層：Ｃｕとガラスを含む下地電極層
・側面、主面上の長さ方向ｌに沿った１／２位置における厚み：４７μｍ
・端面上の高さ方向ｔに沿った１／２位置における厚み：８６μｍ
・めっき層：Ｎｉめっき層とＳｎめっき層の２層構造
・Ｎｉめっき層の側面、主面上の長さ方向ｌに沿った１／２位置における厚み：３μｍ
・Ｎｉめっき層の端面上の高さ方向ｔに沿った１／２位置における厚み：３μｍ
・Ｓｎめっき層の側面、主面上の長さ方向ｌに沿った１／２位置における厚み：４μｍ
・Ｓｎめっき層の端面上の高さ方向ｔに沿った１／２位置における厚み：４μｍ
実施例２に対する試料を作製するために、上述した積層セラミック電子部品の製造方法にしたがって、以下のような仕様の積層セラミック電子部品１０Ａを作製した。
・積層セラミック電子部品のサイズＬ×Ｗ×Ｔ（設計値）：１４ｍｍ×１４ｍｍ×８ｍｍ
・容量：６１２ｎＦ
・定格電圧：１２５０Ｖ
・積層セラミック電子部品本体の数および接続構造：４個・並列接続
・金属端子
・母材：４２アロイ
・ＪＩＳ Ｚ ２２８５：２００３の測定方法による−５５℃〜２００℃の平均線膨張係数：４．５×１０-6
・めっき膜：Ｎｉめっき層およびＳｎめっき層の２層構造
・端子ブロック
・母材：無酸素銅
・めっき層：Ｎｉめっき層およびＳｎめっき層の２層構造
・直径：３ｍｍ
・高さ：３ｍｍ
・接合材
・外部電極と金属端子の接合材：Ｓｎ−１０Ｓｂ半田
・金属端子と端子ブロックの接合材：Ｓｎ−１０Ｓｂ半田
・外装材：エポキシ樹脂
また、実施例２にかかる積層セラミック電子部品に含まれる積層セラミック電子部品本体である積層セラミックコンデンサの仕様は以下のとおりである。
・積層セラミック電子部品本体のサイズｌ×ｗ×ｔ（設計値）：５．７ｍｍ×５．０ｍｍ×２．７ｍｍ
・セラミック層の材料：ＢａＴｉＯ3
・容量：１５３ｎＦ
・定格電圧：１２５０Ｖ
・内部電極層の材料：Ｎｉ
・外部電極
・下地電極層：Ｃｕとガラスを含む下地電極層
・側面、主面上の長さ方向ｌに沿った１／２位置における厚み：４５μｍ
・端面上の高さ方向ｔに沿った１／２位置における厚み：８３μｍ
・めっき層：Ｎｉめっき層とＳｎめっき層の２層構造
・Ｎｉめっき層の側面、主面上の長さ方向ｌに沿った１／２位置における厚み：３μｍ
・Ｎｉめっき層の端面上の高さ方向ｔに沿った１／２位置における厚み：３μｍ
・Ｓｎめっき層の側面、主面上の長さ方向ｌに沿った１／２位置における厚み：４μｍ
・Ｓｎめっき層の端面上の高さ方向ｔに沿った１／２位置における厚み：４μｍ
実施例３に対する試料を作製するために、上述した積層セラミック電子部品の製造方法にしたがって、以下のような仕様の積層セラミック電子部品１０Ａを作製した。
・積層セラミック電子部品のサイズＬ×Ｗ×Ｔ（設計値）：１４ｍｍ×１４ｍｍ×８ｍｍ
・積層セラミック電子部品本体のサイズ
・容量：６１２ｎＦ
・定格電圧：１２５０Ｖ
・積層セラミック電子部品本体の数および接続構造：４個・並列接続
・金属端子
・母材：りん青銅（Ｃ５２１０）
・ＪＩＳ Ｚ ２２８５：２００３の測定方法による−５５℃〜２００℃の平均線膨張係数：１８．２×１０-6
・めっき膜：Ｎｉめっき層およびＳｎめっき層の２層構造
・端子ブロック
・母材：無酸素銅
・めっき層：Ｎｉめっき層およびＳｎめっき層の２層構造
・直径：３ｍｍ
・高さ：３ｍｍ
・接合材
・外部電極と金属端子の接合材：Ｓｎ−１０Ｓｂ半田
・金属端子と端子ブロックの接合材：Ｓｎ−１０Ｓｂ半田
・外装材：エポキシ樹脂
また、実施例３にかかる積層セラミック電子部品に含まれる積層セラミック電子部品本体である積層セラミックコンデンサの仕様は以下のとおりである。
・積層セラミック電子部品本体のサイズｌ×ｗ×ｔ（設計値）：５．７ｍｍ×５．０ｍｍ×２．７ｍｍ
・セラミック層の材料：ＢａＴｉＯ3
・容量：１５３ｎＦ
・定格電圧：１２５０Ｖ
・内部電極層の材料：Ｎｉ
・外部電極
・下地電極層：Ｃｕとガラスを含む下地電極層
・側面、主面上の長さ方向ｌに沿った１／２位置における厚み：４５μｍ
・端面上の高さ方向ｔに沿った１／２位置における厚み：８３μｍ
・めっき層：Ｎｉめっき層とＳｎめっき層の２層構造
・Ｎｉめっき層の側面、主面上の長さ方向ｌに沿った１／２位置における厚み：３μｍ
・Ｎｉめっき層の端面上の高さ方向ｔに沿った１／２位置における厚み：３μｍ
・Ｓｎめっき層の側面、主面上の長さ方向ｌに沿った１／２位置における厚み：４μｍ
・Ｓｎめっき層の端面上の高さ方向ｔに沿った１／２位置における厚み：４μｍ
一方、比較例１として、金属端子付き積層セラミック電子部品１を準備し、比較例２として、フィルムコンデンサ４を準備した。
比較例１の試料には、図２４（ａ）に示すような金属端子付き積層セラミック電子部品を準備した。金属端子付き積層セラミック電子部品１は、２つの積層セラミック電子部品本体である積層セラミックコンデンサ２と、一対の金属端子３とを含む。一対の金属端子３は、第１の金属端子３ａと第２の金属端子３ｂとを含む。
ここで、図２４（ａ）および（ｂ）において示すように、正面からみて、金属端子付き積層セラミック電子部品４の第１の金属端子３ａおよび第２の金属端子３ｂを含む幅方向の寸法をＬ寸法とし、金属端子付き積層セラミック電子部品１の前後方向の寸法をＷ寸法とし、金属端子付き積層セラミック電子部品１の第１の金属端子３ａおよび第２の金属端子３ｂを含む高さ方向の寸法をＴ寸法とする。
比較例１として使用した金属端子付き積層セラミック電子部品の仕様は、以下のとおりである。
・積層セラミック電子部品のサイズＬ×Ｗ×Ｔ（設計値、金属端子を含む）：６．０ｍｍ×５．２ｍｍ×６．０ｍｍ
・容量：３０４μＦ
・定格電圧：１２５０Ｖ
・積層セラミック電子部品本体の数および接続構造：２個・並列接続
・金属端子
・母材：ＳＵＳ４３０
・ＪＩＳ Ｚ ２２８５：２００３の測定方法による−５５℃〜２００℃の平均線膨張係数：１２×１０-6
・めっき膜：Ｎｉめっき層およびＳｎめっき層の２層構造
・端子ブロック：なし
・接合材
・外部電極と金属端子の接合材：Ｓｎ−１０Ｓｂ半田
また、比較例１にかかる積層セラミック電子部品に含まれる積層セラミック電子部品本体である積層セラミックコンデンサの仕様は以下のとおりである。
・積層セラミック電子部品本体のサイズｌ×ｗ×ｔ（設計値）：５．７ｍｍ×５．０ｍｍ×２．７ｍｍ
・セラミック層の材料：ＢａＴｉＯ3
・容量：１５２ｎＦ
・定格電圧：１２５０Ｖ
・内部電極層の材料：Ｎｉ
・外部電極
・下地電極層：Ｃｕとガラスを含む下地電極層
・側面、主面上の長さ方向ｌに沿った１／２位置における厚み：４８μｍ
・端面上の高さ方向ｔに沿った１／２位置における厚み：８８μｍ
・めっき層：Ｎｉめっき層とＳｎめっき層の２層構造
・Ｎｉめっき層の側面、主面上の長さ方向ｌに沿った１／２位置における厚み：３μｍ
・Ｎｉめっき層の端面上の高さ方向ｔに沿った１／２位置における厚み：３μｍ
・Ｓｎめっき層の側面、主面上の長さ方向ｌに沿った１／２位置における厚み：４μｍ
・Ｓｎめっき層の端面上の高さ方向ｔに沿った１／２位置における厚み：４μｍ
また、比較例２の試料には、図２５（ａ）に示すようなフィルムコンデンサを準備した。フィルムコンデンサ４は、直方体状のコンデンサ本体部５と、一対の金属端子６とを含む。一対の金属端子６は、第１の金属端子６ａと第２の金属端子６ｂとを含む。
ここで、図２５（ａ）および（ｂ）において示すように、正面からみて、フィルムコンデンサ４のコンデンサ本体部５の幅方向の寸法をＬ寸法とし、フィルムコンデンサ４のコンデンサ本体部５の前後方向の寸法をＷ寸法とし、フィルムコンデンサ４のコンデンサ本体部５の高さ方向の寸法をＴ寸法とする。
比較例２として使用したフィルムコンデンサの仕様は、以下のとおりである。
・フィルムコンデンサのサイズＬ×Ｗ×Ｔ（設計値：金属端子を除いた寸法）：３１．５ｍｍ×１１．０ｍｍ×２７．０ｍｍ
・フィルム材料：ポリプロピレン
・容量：３３０ｎＦ
・定格電圧：１０００Ｖ
・内部電極の材料：Ａｌ
・外装材：エポキシ樹脂
（放熱性の確認方法）
各種サンプルをガラスエポキシ樹脂の基板に実装後、電流通電による発熱測定を行った。周囲温度２５℃の環境下で、製品に３００ｋＨｚ、１２０Ｖｐ−ｐ、５ＡｒｍｓのＡＣ電流を流し、０分、１０分時点の温度測定を行い、その差分を発熱温度とした。
温度測定は、各サンプルの上面の長さ方向Ｚに沿ってＬ寸法の１／２位置、幅方向Ｙに沿ってＷ寸法の１／２位置で実施した。
なお、比較例２については、実施例と静電容量をあわせるために、２並列実装を行い、評価を行った。
（クラックの確認方法）
各種サンプルをガラスエポキシ樹脂の基板に実装後、ヒートサイクル試験を実施した。
ヒートサイクル試験は気相で実施し、−５５℃、１５０℃でそれぞれ３０分保持するサイクルを任意の回数繰り返した。
任意のサイクルを行った試験後のサンプルについて、断面研磨を実施し、積層セラミック電子部品本体（積層セラミックコンデンサ）のクラックの有無を確認した。
研磨は、ＬＴ断面で行い、（第１の側面５０ｃ側に位置する）第１の積層セラミックコンデンサのＷ寸法の１／２位置で観察を行った。
（静電容量の測定方法）
実施例１ないし実施例３、ならびに比較例１および比較例２のコンデンサの静電容量は、標準規格（ＪＩＳ Ｃ ５１０１−１：２０１０）に基づいた測定条件で、静電容量測定器（ＬＣＲメータ）を用いて測定した。
（各試料の寸法の測定方法）
実施例１ないし実施例３、ならびに比較例１および比較例２の各電子部品の寸法は、マイクロメーターにより測定された。
（金属端子の母材の線膨張係数の測り方）
ＪＩＳ Ｚ ２２８５：２００３に従い、−５５℃〜２００℃の平均線膨張係数を計測した。
（実装面積の測定方法）
実装基板面から直交する方向から見た際の試料の輪郭に沿った長さをマイクロメーターによって測定し、その値から実装面積を算出した。
（実装体積の測定方法）
実装基板面から直交する方向から見た際の試料の輪郭に沿った長さおよび高さをマイクロメーターによって測定し、その値から実装体積を算出した。
以上の、実施例１ないし実施例３、ならびに比較例１の発熱測定の結果を表１に示し、ヒートサイクル試験の結果を表２に示す。
また、実施例１ないし実施例３、ならびに比較例１および比較例２の各サンプルのサイズ、実装体積および実装面積の測定結果を表３に示す。
Figure 0006962305
Figure 0006962305
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表１より、発熱測定結果について、実施例１ないし実施例３の試料にかかる積層セラミック電子部品によれば、端子ブロック４０を有していることから、発熱温度が、それぞれ、８．９℃、９．０℃、８．５℃と比較的低かった。
一方、比較例１の試料にかかる積層セラミック電子部品では、発熱温度は、１２．３℃と、実施例よりも高かった。
次に、表２より、ヒートサイクル試験について、クラック発生数をみると、実施例１および実施例２の試料にかかる積層セラミック電子部品によれば、０回、５００回、１０００回、１５００回および２０００回のヒートサイクル試験で積層セラミック電子部品本体にはクラックが発生しなかった。
また、実施例３の試料にかかる積層セラミック電子部品では、０回および５００回のヒートサイクル試験では積層セラミック電子部品本体にはクラックが発生しなかった。しかしながら、１０００回、１５００回および２０００回のヒートサイクル試験では、それぞれ、１０個中１個、１０個中３個、そして１０個中５個のクラックが発生した。
一方、比較例１の試料にかかる積層セラミック電子部品によれば、０回、５００回、１０００回、１５００回および２０００回のヒートサイクル試験で積層セラミック電子部品本体にはクラックが発生しなかった。
続いて、表３より、実装体積および実装面積についてみると、実施例１ないし実施例３の試料にかかる積層セラミック電子部品によれば、実装体積は１５６８．０ｍｍ3であり、実装面積は１９６．０ｍｍ2であった。
一方、比較例２の試料にかかるフィルムコンデンサによれば、実装体積が９３５５．５ｍｍ3であり、実装面積は３４６．５ｍｍ2であった。なお、実施例１ないし実施例３の試料にかかる積層セラミック電子部品の静電容量は６１２μＦであり、比較例２の試料にかかるフィルムコンデンサの静電容量は１個あたり３３０μＦであるので、比較例２の試料にかかるフィルムコンデンサの静電容量は、実施例１ないし実施例３の試料にかかる積層セラミック電子部品の約１／２の静電容量の大きさである。従って、実際の使用を想定して、静電容量を同等に比較すると、比較例２の試料にかかるフィルムコンデンサでは、表３に示した実装体積および実装面積の２倍を要することとなる。
以上の結果から、実施例１ないし実施例３にかかる積層セラミック電子部品では、積層セラミック電子部品本体１２が接続されている金属端子３０において、端子ブロック４０が接続されているため、小型化が可能で、積層セラミック電子部品本体１２と実装基板との間の低熱抵抗な接続を実現することができる。その結果、積層セラミック電子部品の放熱性を向上させることができる。
また、実施例１および実施例２にかかる積層セラミック電子部品のように、金属端子３０の線膨張係数を１２×１０-6以下の金属で構成することで、積層セラミック電子部品本体１２と金属端子３０との間の線膨張係数差によって発生する熱応力を抑制し、積層セラミック電子部品のヒートサイクルによるクラックの抑制もはかることができることが示唆された。これにより、積層セラミック電子部品の放熱性の向上だけでなく、積層セラミック電子部品本体１２へのクラック抑制の両立を実現することができることが明らかとなった。
さらに、実施例１ないし実施例３にかかる積層セラミック電子部品では、積層セラミック電子部品本体１２の第１の主面１４ａおよび第２の主面１４ｂを結ぶ高さ方向ｘのｔ寸法は、積層セラミック電子部品本体１２の第１の側面１４ｃおよび第２の側面１４ｄを結ぶ幅方向ｙのｗ寸法よりも小さく、また、積層セラミック電子部品本体１２は、第１の側面１４ｃまたは第２の側面１４ｄが、実装面と対向するように配置されている。つまり、内部電極層１８同士が端面する面と実装面とが垂直になるように配置され、面積の小さい第１の側面１４ｃまたは第２の側面１４ｄが実装面に対向するように配置される。このように、実装面に対して面積の小さい面を向けて配置することで、比較例２にかかるフィルムコンデンサと比較した場合、実装体積および実装面積を小さくすることが可能になる。
なお、以上のように、本発明の実施の形態は、前記記載で開示されているが、本発明は、これに限定されるものではない。
すなわち、本発明の技術的思想及び目的の範囲から逸脱することなく、以上説明した実施の形態に対し、機序、形状、材質、数量、位置又は配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
１０Ａ、１０Ｂ 積層セラミック電子部品
１２ 積層セラミック電子部品本体
１４ 積層体
１６ セラミック層
１６ａ 外層部
１６ｂ 内層部
１８ 内部電極層
１８ａ 第１の内部電極層
１８ｂ 第２の内部電極層
２０ａ 第１の対向電極部
２０ｂ 第２の対向電極部
２２ａ 第１の引出電極部
２２ｂ 第２の引出電極部
２４ａ 側部（Ｗギャップ）
２４ｂ 端部（Ｌギャップ）
２６ 外部電極
２６ａ 第１の外部電極
２６ｂ 第２の外部電極
３０、１３０、２３０ 金属端子
３０ａ、１３０ａ 第１の金属端子
３０ｂ、１３０ｂ 第２の金属端子
３２ａ、１３２ａ 第１の端子接合部
３２ｂ、１３２ｂ 第２の端子接合部
３４ａ、１３４ａ 第１の延長部
３４ｂ、１３４ｂ 第２の延長部
１３６ａ１〜１３６ａ３ 第１の切り欠き部
１３６ｂ１〜１３６ｂ３ 第２の切り欠き部
４０、１４０、２４０、３４０、４４０ 端子ブロック
４０ａ、１４０ａ、２４０ａ、３４０ａ、４４０ａ 第１の端子ブロック
４０ｂ、１４０ｂ、２４０ｂ、３４０ｂ、４４０ｂ 第２の端子ブロック
４４２ａ 第１の基部
４４２ｂ 第２の基部
４４４ａ 第１の延長部
４４４ｂ 第２の延長部
５０ 外装材

Claims (8)

  1. 積層されたセラミック層を含み、高さ方向に相対する第１の主面および第２の主面と、高さ方向に直交する幅方向に相対する第１の側面および第２の側面と、高さ方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を含む積層体と、
    前記積層体のそれぞれには、前記第１の端面上および少なくとも前記第１の側面の一部と第２の側面の一部に至るように配置される、第１の外部電極と、前記第２の端面上および少なくとも前記第１の側面の一部と第２の側面の一部に至るように配置される、第２の外部電極と、を有する複数の積層セラミック電子部品本体と、
    前記第１の外部電極に接続される第１の金属端子と、
    前記第２の外部電極に接続される第２の金属端子と、
    前記第１の金属端子に接続される、第１の端子ブロックと、
    前記第２の金属端子に接続される、第２の端子ブロックと、
    を備え、
    前記複数の積層セラミック電子部品本体の前記第１の主面および前記第２の主面を結ぶ高さ方向のｔ寸法は、前記複数の積層セラミック電子部品本体の前記第１の側面および前記第２の側面を結ぶ方向の幅方向のｗ寸法よりも小さく、
    前記複数の積層セラミック電子部品本体は、前記第１の側面または前記第２の側面が、実装面と対向するように配置され、
    前記第１の金属端子は、前記第１の側面または前記第２の側面上に位置する前記第１の外部電極と接続し、かつ前記複数の積層セラミック電子部品本体のそれぞれの前記第１の外部電極に跨るように配置され、
    前記第２の金属端子は、前記第１の側面または前記第２の側面上に位置する前記第２の外部電極と接続し、かつ前記複数の積層セラミック電子部品本体のそれぞれの前記第２の外部電極に跨るように配置され、
    前記第１の端子ブロックは、単数もしくは複数配置されており、
    前記第２の端子ブロックは、単数もしくは複数配置されている、積層セラミック電子部品。
  2. 前記第１の金属端子および前記第２の金属端子は、１２×１０-6以下の線膨張係数を有する金属で構成されている、請求項１に記載の積層セラミック電子部品。
  3. 前記第１の端子ブロックおよび前記第２の端子ブロックは、母材と前記母材の表面に配置されるめっき膜とを有し、前記母材は熱伝導率の高い無酸素銅やＣｕ系合金からなる、請求項１または請求項２のいずれかに記載の積層セラミック電子部品。
  4. 前記第１の金属端子および前記第２の金属端子の金属は、ステンレス合金、チタン合金、ニッケル合金から選ばれる、請求項１ないし請求項３のいずれかに記載の積層セラミック電子部品。
  5. 前記積層体と前記第１および前記第２の外部電極と前記第１および前記第２の金属端子ならびに前記第１および前記第２の端子ブロックの少なくとも一部が外装材で覆われる、請求項１ないし請求項４のいずれかに記載の積層セラミック電子部品。
  6. 前記外装材は、シリコーン系やエポキシ系からなる、請求項５に記載の積層セラミック電子部品。
  7. 前記第１の金属端子は、前記第１の外部電極に接続される前記第１の側面または前記第２の側面と対向する第１の端子接合部と、前記第１の端子接合部に接続され、前記第１の側面または前記第２の側面と略平行となる方向に前記複数の積層セラミック電子部品本体から遠ざかるように延びる第１の延長部と、を有し、
    前記第２の金属端子は、前記第２の外部電極に接続される前記第１の側面または前記第２の側面と対向する第２の端子接合部と、前記第２の端子接合部に接続され、前記第１の側面または前記第２の側面と略平行となる方向に前記複数の積層セラミック電子部品本体から遠ざかるように延びる第２の延長部とを有する、請求項１ないし請求項６のいずれかに記載の積層セラミック電子部品。
  8. 前記第１の端子ブロックは、前記第１の金属端子の前記第１の端子接合部および前記第１の延長部に跨って配置され、
    前記第２の端子ブロックは、前記第２の金属端子の前記第２の端子接合部および前記第２の延長部に跨って配置される、請求項７に記載の積層セラミック電子部品。
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