JP6711634B2 - 撮像装置、撮像装置の駆動方法、及び撮像システム - Google Patents

Description

本発明は、撮像装置、撮像装置の駆動方法及び撮像システムに関する。

特許文献１の撮像装置の行選択部は、読み出し行、シャッタ行及びフォトダイオードの電位を固定する行のアドレスを記憶する複数の記憶部を備えている。この構成により特許文献１の撮像装置は、一部の行の光電変換部をリセット状態に固定しつつ、読み出し行とシャッタ行とを設定することが可能である旨が記載されている。

特開２０１１−２４４３２９号公報

特許文献１に記載の撮像装置は、読み出しを終了した複数の行のアドレスに対応するデコード値を、時分割で第３記憶部に記憶させることを要する。更に、当該撮像装置は、フォトダイオードをリセット状態から電荷蓄積状態にするため、その行に対応するデコード値を時分割で第３記憶部から消去する動作を行うことを要する。そのため、特許文献１に記載の撮像装置の駆動方法は複雑である。

本発明は、より簡略化された駆動が可能な撮像装置を提供することを目的とする。

本発明の一実施形態に係る撮像装置は、各々が入射光に応じた電荷を生成して蓄積する光電変換素子を備える画素が複数の行をなすように配置された画素部と、各々が前記画素部を行ごとに駆動する駆動信号を出力する、前記画素部の各行に対応して配置された行駆動部を備える走査部と、を備え、前記行駆動部の各々は、対応する行の前記画素からの読み出しのための第１信号を記憶し、前記第１信号を出力する第１記憶部と、対応する行の前記光電変換素子をリセットし、電荷蓄積状態とする動作のための第２信号を記憶し、前記第２信号を出力する第２記憶部と、前記第１記憶部から出力される前記第１信号及び前記第２記憶部から出力される前記第２信号に基づいて、対応する行の前記光電変換素子を電荷蓄積状態又はリセット状態に維持させるための第３信号を記憶し、前記第３信号を出力する第３記憶部と、前記第１信号、前記第２信号及び前記第３信号が入力される画素駆動信号生成部と、を備え、前記複数の行は、第１の行と、第２の行と、前記第１の行と前記第２の行との間に配された第３の行と、を含み、前記画素駆動信号生成部は、前記第１の行及び前記第２の行の画素に含まれる前記光電変換素子を、前記第３記憶部から出力される前記第３信号を用いて前記電荷蓄積状態に維持し、前記画素駆動信号生成部は、前記第３記憶部から出力される前記第３信号を用いて、前記第１の行の画素からの信号の読み出しの開始から、前記第２の行の画素からの信号の読み出しの終了までの期間に渡って、前記第３の行の画素に含まれる前記光電変換素子を前記リセット状態に維持する。

本発明の一実施形態に係る撮像装置の駆動方法は、各々が入射光に応じた電荷を生成して蓄積する光電変換素子を備える画素が、第１の行と、第２の行と、前記第１の行と前記第２の行との間に配された第３の行とを含む複数の行をなすように配置された画素部と、各々が前記画素部を行ごとに駆動する駆動信号を出力する、前記画素部の各行に対応して配置された行駆動部を備える走査部と、を備える撮像装置の駆動方法であって、前記行駆動部の各々は、対応する行の前記画素からの読み出しのための第１信号を第１記憶部によって記憶及び出力し、対応する行の前記光電変換素子をリセットし、電荷蓄積状態とする動作のための第２信号を第２記憶部によって記憶及び出力し、前記第１記憶部から出力される前記第１信号及び前記第２記憶部から出力される前記第２信号に基づいて、対応する行の前記光電変換素子を電荷蓄積状態又はリセット状態に維持させるための第３信号を第３記憶部によって記憶及び出力し、前記第１の行及び前記第２の行の画素に含まれる前記光電変換素子を、前記第３記憶部から出力される前記第３信号を用いて前記電荷蓄積状態に維持し、前記第３記憶部から出力される前記第３信号を用いて、前記第１の行の画素からの信号の読み出しの開始から、前記第２の行の画素からの信号の読み出しの終了までの期間に渡って、前記第３の行の画素に含まれる前記光電変換素子を前記リセット状態に維持することを特徴とする。

本発明によれば、より簡略化された駆動が可能な撮像装置が提供される。

第１実施形態に係る撮像装置のブロック図である。 第１実施形態に係る画素の回路図である。 第１実施形態に係る垂直走査部のブロック図である。 第１実施形態に係る転送信号生成部の真理値表である。 第１実施形態に係る垂直走査部及び画素部の駆動方法を示すタイミングチャートである。 第２実施形態に係る垂直走査部のブロック図である。 第２実施形態に係る垂直走査部及び画素部の駆動方法を示すタイミングチャートである。 第３実施形態に係る画素の回路図である。 第３実施形態に係る垂直走査部のブロック図である。 第３実施形態に係る転送信号生成部の真理値表である。 第３実施形態に係る垂直走査部及び画素部の駆動方法を示すタイミングチャートである。 第４実施形態に係る撮像システムのブロック図である。

（第１実施形態）
図１は、第１実施形態に係る撮像装置の概略を示すブロック図である。撮像装置は、ＣＰＵ１、制御部２、垂直走査部３、画素部４、列回路５、水平走査部６、信号出力部７を備える。ＣＰＵ１は、撮像装置を制御する。制御部２は、ＣＰＵ１からの同期信号などの制御信号及び動作モードなどの設定信号を受けて動作する。画素部４は、複数の行及び複数の列をなすように配置された（ｎ＋１）行（ｍ＋１）列の複数の画素Ｐ（０，０）〜Ｐ（ｍ，ｎ）を備える。ここで、行方向とは図面における水平方向を示し、列方向とは図面において垂直方向を示すものとする。また、画素Ｐ（ｍ，ｎ）の括弧内の添字は順に列番号、行番号を示している。また、先頭行の行番号は０行目であり、先頭列の列番号は０列目であるものとする。なお、ＣＰＵ１は、撮像装置が搭載される撮像システム内、すなわち撮像装置の外部に設けられていてもよい。

垂直走査部３は、制御部２からの制御信号を受けて、画素部４の読み出し走査と、電子シャッタ走査とを行う。なお、シャッタ走査とは、画素部４の一部又は全部の行の画素に対して、順次光電変換素子のリセット状態を解除して電荷蓄積状態とすることで、露光を開始する動作をいう。読み出し走査とは、画素部４の一部又は全部の行の画素に対して光電変換素子に蓄積された電荷に基づく信号を順次出力させる動作をいう。列回路５は、増幅回路、アナログデジタル変換（ＡＤ変換）回路及びメモリを備える。列回路５は、画素部４からの信号を増幅し、ＡＤ変換を行い、デジタル信号としてメモリに保持する。水平走査部６は、制御部２からの制御信号を受けて、列回路５のメモリに保持された信号を順次走査し出力する。信号出力部７は、デジタル処理部とパラレル・シリアル変換回路とＬＶＤＳ（Low Voltage Differential Signaling） などの出力回路とを備える。信号出力部７は、水平走査部６から出力された信号をデジタル処理し、シリアルデータとして撮像装置の外部に出力する。なお、列回路５がＡＤ変換の機能を有することは必須ではなく、例えば、撮像装置の外部でＡＤ変換を行うように構成を変形してもよい。この場合、水平走査部６及び信号出力部７の構成もアナログ信号の処理に適合するように適宜変形される。

図２は、本実施形態に係る画素Ｐの回路図である。図２において、画素Ｐ（ｍ，ｎ）は、画素部４のｎ行ｍ列に配置される画素を表している。画素Ｐはフォトダイオード（以下、「ＰＤ」と記す）、フローティングディフュージョン（以下、「ＦＤ」と記す）、転送トランジスタＭ１、リセットトランジスタＭ２、増幅トランジスタＭ３、選択トランジスタＭ４を備える。ＰＤは、光電変換を行い、入射光に応じた電荷を生成して蓄積する光電変換素子である。転送トランジスタＭ１はＰＤからの電荷を増幅トランジスタＭ３の入力ノードであるＦＤに転送する。ＦＤは、転送トランジスタＭ１を介して転送された電荷を保持する。リセットトランジスタＭ２は、ＦＤの電圧を所定の電圧にリセットする。増幅トランジスタＭ３は、転送された電荷に応じて変動するＦＤの電位に基づく信号を、選択トランジスタＭ４を介してｍ列目の垂直出力線Ｖｌｉｎｅ（ｍ）に出力する。リセットトランジスタＭ２及び増幅トランジスタＭ３のドレインは、画素電源ＶＣＣに電気的に接続される。増幅トランジスタＭ３のソースは、選択トランジスタＭ４、垂直出力線Ｖｌｉｎｅ（ｍ）を介して不図示の電流源に電気的に接続されており、ソースフォロワ回路として動作する。すなわち、増幅トランジスタＭ３は、ゲート端子に接続されたＦＤの電位に応じた信号を出力することができる。なお、各トランジスタは、Ｎチャネルトランジスタにより構成され得るが、Ｐチャネルトランジスタにより構成されてもよい。

信号ＰＴＸ（ｎ）は、ｎ行目の転送トランジスタＭ１を制御する信号であり、転送トランジスタＭ１のゲートに入力される。信号ＰＲＥＳ（ｎ）は、ｎ行目のリセットトランジスタＭ２を制御する信号であり、リセットトランジスタＭ２のゲートに入力される。信号ＰＳＥＬ（ｎ）は、ｎ行目の選択トランジスタＭ４を制御する信号であり、選択トランジスタＭ４のゲートに入力される。各トランジスタはゲートに入力される信号がハイレベルのときに導通状態となり、ローレベルのときに非導通状態になるものとする。また、ハイレベルが論理値「１」に対応し、ローレベルが論理値「０」に対応するものとする。

図３は、垂直走査部３のブロック図である。垂直走査部３は、アドレスデコーダ部３１と（ｎ＋１）個の行駆動部３２とを備える。アドレスデコーダ部３１は、制御部２で生成されたアドレス信号ｖａｄｄｒをデコードしてデコード信号ａｄｄｒ（０）〜ａｄｄｒ（ｎ）を生成し、各行駆動部３２に出力する。アドレス信号ｖａｄｄｒは、画素部４の駆動される行番号を示す信号であり、デコード信号ａｄｄｒ（０）〜ａｄｄｒ（ｎ）は画素部４の駆動される行に対応する行駆動部３２を選択するための信号である。

行駆動部３２は、第１記憶部３２０、第２記憶部３２１、第３記憶部３２２、画素駆動信号生成部３２３及びレベルシフタ３２４を含む。なお、信号ｒｄ＿ｌａｔｃｈ＿ｅｎ、ｒｄ＿ｒｅｓｅｔ、ｓｈ＿ｌａｔｃｈ＿ｅｎ、ｓｈ＿ｒｅｓｅｔ、ｒｄ＿ｇａｔｅ、ｓｈ＿ｇａｔｅ、ｆｉｘ＿ａｌｌ、ｆｉｘ＿ｌａｔｃｈ＿ｅｎ、ｆｉｘ＿ｒｅｓｅｔ＿ｅｎは、制御部２において生成される。また、信号ｐｔｘ＿ｓｈ、ｐｔｘ＿ｒｄ、ｐｒｅｓ＿ｂ、ｐｓｅｌも、制御部２において生成される。これらの信号は（ｎ＋１）個の行駆動部３２に共通して用いられる。以下の説明においては主として０行目の行駆動部３２の構成について説明するが、他の行の行駆動部３２も同様の構成を備える。

第１記憶部３２０は、ＡＮＤ回路３２００、ＳＲラッチ３２０１、Ｄラッチ３２０２を備える。アドレスデコーダ部３１から出力されたデコード信号ａｄｄｒ（０）はＡＮＤ回路３２００の一方の入力端子に入力される。ＡＮＤ回路３２００の他方の入力端子には信号ｒｄ＿ｌａｔｃｈ＿ｅｎが入力される。したがって、デコード信号ａｄｄｒ（０）と信号ｒｄ＿ｌａｔｃｈ＿ｅｎの論理積が、ＡＮＤ回路３２００から出力され、ＳＲラッチ３２０１のセット端子Ｓに入力される。また、ＳＲラッチ３２０１のリセット端子Ｒには、信号ｒｄ＿ｒｅｓｅｔが入力される。ＳＲラッチ３２０１の出力端子Ｑから出力される出力信号は、Ｄラッチ３２０２のデータ入力端子Ｄに入力される。また、Ｄラッチ３２０２のゲート入力端子Ｇには、信号ｒｄ＿ｇａｔｅが入力される。デコード信号ａｄｄｒ（０）と信号ｒｄ＿ｌａｔｃｈ＿ｅｎがともにハイレベルとなったとき、ＳＲラッチ３２０１は「１」を記憶する。続いて、信号ｒｄ＿ｇａｔｅがハイレベルになると、Ｄラッチ３２０２は「１」を記憶する。Ｄラッチ３２０２の出力端子Ｑからの出力信号、すなわち、第１記憶部３２０から出力される信号ｌａｔ＿ｒｄ（０）は、第３記憶部３２２及び画素駆動信号生成部３２３に入力される。信号ｌａｔ＿ｒｄ（０）は、画素部４からの信号の読み出しを行う行の選択すなわち、読み出し動作を行う行の選択に用いられる。

第２記憶部３２１は、ＡＮＤ回路３２１０、ＳＲラッチ３２１１、Ｄラッチ３２１２を備える。アドレスデコーダ部３１から出力されたデコード信号ａｄｄｒ（０）はＡＮＤ回路３２１０の一方の入力端子に入力される。ＡＮＤ回路３２１０の他方の入力端子には信号ｓｈ＿ｌａｔｃｈ＿ｅｎが入力される。したがって、デコード信号ａｄｄｒ（０）と信号ｓｈ＿ｌａｔｃｈ＿ｅｎの論理積が、ＡＮＤ回路３２１０から出力され、ＳＲラッチ３２１１のセット端子Ｓに入力される。また、ＳＲラッチ３２１１のリセット端子Ｒには、信号ｓｈ＿ｒｅｓｅｔが入力される。ＳＲラッチ３２１１の出力端子Ｑから出力される出力信号は、Ｄラッチ３２１２のデータ入力端子Ｄに入力される。また、Ｄラッチ３２１２のゲート入力端子Ｇには、信号ｓｈ＿ｇａｔｅが入力される。デコード信号ａｄｄｒ（０）と信号ｓｈ＿ｌａｔｃｈ＿ｅｎがともにハイレベルとなったとき、ＳＲラッチ３２１１は「１」を記憶する。続いて、信号ｓｈ＿ｇａｔｅがハイレベルになると、Ｄラッチ３２１２が「１」を記憶する。Ｄラッチ３２１２の出力端子Ｑからの出力信号、すなわち、第２記憶部３２１から出力される信号ｌａｔ＿ｓｈ（０）は、第３記憶部３２２及び画素駆動信号生成部３２３に入力される。信号ｌａｔ＿ｓｈ（０）は、画素部４における画素Ｐの光電変換素子ＰＤをリセットし、その後リセットを解除して電荷蓄積状態にする行の選択、すなわち、電子シャッタ動作を行う行の選択に用いられる。

第３記憶部３２２は、ＡＮＤ回路３２２０、３２２１、ＯＲ回路３２２２、ＳＲラッチ３２２３を備える。第１記憶部３２０から出力される信号ｌａｔ＿ｒｄ（０）は、ＡＮＤ回路３２２０の一方の入力端子に入力される。ＡＮＤ回路３２２０の他方の入力端子には信号ｆｉｘ＿ｌａｔｃｈ＿ｅｎが入力される。したがって、信号ｌａｔ＿ｒｄ（０）と信号ｆｉｘ＿ｌａｔｃｈ＿ｅｎの論理積がＡＮＤ回路３２２０から出力され、ＯＲ回路３２２２の一方の入力端子に入力される。ＯＲ回路３２２２の他方の入力端子には、信号ｆｉｘ＿ａｌｌが入力される。したがって、ＡＮＤ回路３２２０の出力信号と、信号ｆｉｘ＿ａｌｌとの論理和が、ＯＲ回路３２２２から出力され、ＳＲラッチ３２２３のセット端子Ｓに入力される。第２記憶部３２１から出力される信号ｌａｔ＿ｓｈ（０）は、ＡＮＤ回路３２２１の一方の入力端子に入力される。ＡＮＤ回路３２２１の他方の入力端子には信号ｆｉｘ＿ｒｅｓｅｔ＿ｅｎが入力される。したがって、信号ｌａｔ＿ｓｈ（０）と信号ｆｉｘ＿ｒｅｓｅｔ＿ｅｎの論理積がＡＮＤ回路３２２１から出力され、ＳＲラッチ３２２３のリセット端子に入力される。ＳＲラッチ３２２３の出力端子Ｑ、すなわち第３記憶部３２２から出力される信号ｌａｔ＿ｆｉｘ（０）は、画素駆動信号生成部３２３に入力される。

これにより、第３記憶部３２２は、第１記憶部３２０の出力がハイレベルになると第１の状態として「１」を保持することができ、第２記憶部３２１の出力がハイレベルになると第２の状態として「０」を保持することができる。そのため、第３記憶部３２２には、アドレスデコーダ部３１からデコード信号ａｄｄｒ（０）が直接入力されない構成となっている。第３記憶部３２２には、第３記憶部３２２から出力される信号ｌａｔ＿ｆｉｘ（０）は、画素Ｐが読み出し動作を行う状態でも、電子シャッタ動作を行う状態でもない場合において、画素Ｐの転送トランジスタＭ１に対する制御信号として用いられる。信号ｌａｔ＿ｆｉｘ（０）により転送トランジスタＭ１を制御することで、ＰＤは電荷蓄積状態又はリセット状態に維持される。

画素駆動信号生成部３２３は、ＡＮＤ回路３２３１、ＮＡＮＤ回路３２３２、転送信号生成部３２３０を備える。転送信号生成部３２３０は、セレクタ３２３３、ＮＡＮＤ回路３２３４、３２３６、ＯＲ回路３２３５を備える。画素駆動信号生成部３２３には、第１記憶部３２０から出力される信号ｌａｔ＿ｒｄ（０）と、第２記憶部３２１から出力される信号ｌａｔ＿ｓｈ（０）と、第３記憶部３２２から出力される信号ｌａｔ＿ｆｉｘ（０）が入力される。画素駆動信号生成部３２３は、これらの入力信号と、信号ｐｔｘ＿ｓｈ、ｐｔｘ＿ｒｄ、ｐｒｅｓ＿ｂ、ｐｓｅｌとの論理演算を行う組み合わせ論理回路である。画素駆動信号生成部３２３の後段にはレベルシフタ３２４が設けられている。レベルシフタ３２４は、電圧レベルを変換して出力する回路である。レベルシフタ３２４によって電圧レベルが変換された信号は、画素部４に入力される。

第１記憶部３２０から出力される信号ｌａｔ＿ｒｄ（０）は、ＡＮＤ回路３２３１の一方の入力端子に入力される。ＡＮＤ回路３２３１の他方の入力端子には、信号ｐｓｅｌが入力される。したがって、信号ｌａｔ＿ｒｄ（０）と信号ｐｓｅｌの論理積がＡＮＤ回路３２３１から出力される。この出力信号は、レベルシフタ３２４を介して信号ＰＳＥＬ（０）として画素部４に出力される。

同様に、信号ｌａｔ＿ｒｄ（０）は、ＮＡＮＤ回路３２３２の一方の入力端子に入力される。ＮＡＮＤ回路３２３２の他方の入力端子には、信号ｐｒｅｓ＿ｂが入力される。したがって、信号ｌａｔ＿ｒｄ（０）と信号ｐｒｅｓ＿ｂとの論理積の反転信号がＮＡＮＤ回路３２３２から出力される。この出力信号は、レベルシフタ３２４を介して信号ＰＲＥＳ（０）として画素部４に出力される。

セレクタ３２３３の第１入力端子には、第３記憶部３２２から出力される信号ｌａｔ＿ｆｉｘ（０）が入力される。セレクタ３２３３の第２入力端子には、信号ｐｔｘ＿ｓｈが入力される。セレクタ３２３３の選択制御端子には、第２記憶部３２１から出力される信号ｌａｔ＿ｓｈ（０）が入力される。セレクタ３２３３は信号ｌａｔ＿ｓｈ（０）に応じて第１入力端子、第２入力端子のいずれかの信号を選択的に出力する。

セレクタ３２３３の出力端子からの信号は、論理反転してＯＲ回路３２３５の一方の入力端子に入力される。ＯＲ回路３２３５の他方の入力端子には信号ｌａｔ＿ｒｄ（０）が入力される。したがって、セレクタ３２３３の出力の反転値と信号ｌａｔ＿ｒｄ（０）の論理積がＯＲ回路３２３５から出力される。ＮＡＮＤ回路３２３４の一方の入力端子には信号ｌａｔ＿ｒｄ（０）が入力され、他方の入力端子には信号ｐｔｘ＿ｒｄが入力される。したがって、信号ｌａｔ＿ｒｄ（０）と信号ｐｔｘ＿ｒｄの論理積の反転値がＮＡＮＤ回路３２３４から出力される。ＮＡＮＤ回路３２３６の一方の入力端子にはＮＡＮＤ回路３２３４の出力信号が入力され、他方の入力端子にはＯＲ回路３２３５の出力信号が入力される。したがって、これらの信号の論理積の反転値がＮＡＮＤ回路３２３６から出力される。この出力信号は、レベルシフタ３２４を介して信号ＰＴＸ（０）として画素部４に出力される。

図４は、第１実施形態に係る転送信号生成部３２３０の真理値表である。この真理値表は、信号ｌａｔ＿ｒｄ（ｘ）、ｌａｔ＿ｓｈ（ｘ）の値に対する出力の値を示している。ここで、信号ｌａｔ＿ｒｄ（ｘ）の「１」は、対応する行が前記画素からの読み出しを行う行であることを示すものであり、「０」は、それを行わない行であることを示すものである。信号ｌａｔ＿ｓｈ（ｘ）の「１」は、対応する行が電子シャッタを行う行であることを示すものであり、「０」は、それを行わない行であることを示すものである。

転送信号生成部３２３０は、信号ｌａｔ＿ｒｄ（ｘ）が「１」のときは信号ｐｔｘ＿ｒｄを出力する。また、転送信号生成部３２３０は、信号ｌａｔ＿ｒｄ（ｘ）が「０」、かつ信号ｌａｔ＿ｓｈ（ｘ）が「１」のときは信号ｐｔｘ＿ｓｈを出力する。更に、転送信号生成部３２３０は、信号ｌａｔ＿ｒｄ（ｘ）が「０」、かつ信号ｌａｔ＿ｓｈ（ｘ）が「０」のときは信号ｌａｔ＿ｆｉｘ（ｘ）を出力する。

図５は、第１実施形態に係る垂直走査部３及び画素部４の駆動方法を示すタイミングチャートである。本駆動方法では、画素部４を１行おきに間引きながら、順次、電子シャッタ走査と読み出し走査とを行う例を示す。以下、図１〜図５を参照しながら、垂直走査部３及び画素部４の動作を説明する。なお、図５に示される信号レベルの変動について、画素部４の走査に対して重要でない箇所、繰り返しとなる箇所等については説明を省略することもある。

時刻ｔ１００〜ｔ１０１の期間において、垂直走査部３と画素部４の初期化動作が行われる。この初期化動作では、第３記憶部３２２に入力される信号ｆｉｘ＿ａｌｌに基づき、全ての行のＦＤがリセットされる駆動が行われる。まず、図３〜図５を参照しながら垂直走査部３の初期化動作について説明する。

時刻ｔ１００〜ｔ１０１の期間において、制御部２から垂直走査部３に入力される信号のうち、信号ｆｉｘ＿ａｌｌ、ｒｄ＿ｒｅｓｅｔ、ｓｈ＿ｒｅｓｅｔ、ｒｄ＿ｇａｔｅ、ｓｈ＿ｇａｔｅはハイレベルである。また、アドレス信号ｖａｄｄｒの値は「ｎ＋１」である。このとき、アドレスデコーダ部３１から出力されるデコード信号ａｄｄｒ（０）〜ａｄｄｒ（ｎ）は全てローレベルである。その他の制御部２から垂直走査部３に入力される信号、すなわち信号ｒｄ＿ｌａｔｃｈ＿ｅｎ、ｓｈ＿ｌａｔｃｈ＿ｅｎ、ｆｉｘ＿ｌａｔｃｈ＿ｅｎ、ｆｉｘ＿ｒｅｓｅｔ＿ｅｎ、ｐｓｅｌ、ｐｒｅｓ＿ｂ、ｐｔｘ＿ｒｄ、ｐｔｘ＿ｓｈも全てローレベルである。

ハイレベルの信号ｒｄ＿ｒｅｓｅｔが、ＳＲラッチ３２０１のリセット端子Ｒに入力されると、ＳＲラッチ３２０１の出力信号はローレベルとなる。ＳＲラッチ３２０１の出力信号がＤラッチ３２０２のデータ入力端子Ｄに入力され、ハイレベルの信号ｒｄ＿ｇａｔｅがＤラッチ３２０２のゲート入力端子Ｇに入力されると、Ｄラッチ３２０２の出力信号はローレベルとなる。これにより、各行の第１記憶部３２０から出力される信号ｌａｔ＿ｒｄ（０）〜ｌａｔ＿ｒｄ（ｎ）がローレベルとなる。

同様に、ハイレベルの信号ｓｈ＿ｒｅｓｅｔが、ＳＲラッチ３２１１のリセット端子Ｒに入力されると、ＳＲラッチ３２１１の出力信号はローレベルとなる。ＳＲラッチ３２１１の出力信号がＤラッチ３２１２のデータ入力端子Ｄに入力され、ハイレベルの信号ｓｈ＿ｇａｔｅがＤラッチ３２１２のゲート入力端子Ｇに入力されると、Ｄラッチ３２１２の出力信号はローレベルとなる。これにより、各行の第２記憶部３２１から出力される信号ｌａｔ＿ｓｈ（０）〜ｌａｔ＿ｓｈ（ｎ）もローレベルとなる。

ハイレベルの信号ｆｉｘ＿ａｌｌが、第３記憶部３２２のＯＲ回路３２２２に入力されると、他の信号ｆｉｘ＿ｌａｔｃｈ＿ｅｎ、ｌａｔ＿ｒｄ（０）にかかわらず、ＯＲ回路３２２２の出力信号はハイレベルとなる。また、ローレベルの信号ｆｉｘ＿ｒｅｓｅｔ＿ｅｎが、ＡＮＤ回路３２２１に入力されると、ＡＮＤ回路３２２１の出力信号はローレベルとなる。ＳＲラッチ３２２３のセット端子Ｓに入力される信号がハイレベルになり、リセット端子Ｒに入力される信号がローレベルになるため、第３記憶部３２２から出力される信号ｌａｔ＿ｆｉｘ（０）はハイレベルとなる。同様に、信号ｌａｔ＿ｆｉｘ（１）〜ｌａｔ＿ｆｉｘ（ｎ）もハイレベルとなる。

信号ＰＳＥＬ（０）は、ローレベルの信号ｌａｔ＿ｒｄ（０）とローレベルの信号ｐｓｅｌの論理積であるローレベルとなる。信号ＰＲＥＳ（０）は、ローレベルの信号ｌａｔ＿ｒｄ（０）とローレベルの信号ｐｒｅｓ＿ｂの論理積の反転値であるハイレベルとなる。転送信号生成部３２３０に入力される信号ｌａｔ＿ｒｄ（０）、ｌａｔ＿ｓｈ（０）はいずれもローレベルである。よって、図４の真理値表により、信号ＰＴＸ（０）は、信号ｌａｔ＿ｆｉｘ（０）と同じくハイレベルとなる。同様に、信号ＰＳＥＬ（１）〜ＰＳＥＬ（ｎ）はローレベルとなり、信号ＰＲＥＳ（１）〜ＰＲＥＳ（ｎ）はハイレベルとなり、信号ＰＴＸ（１）〜ＰＴＸ（ｎ）はハイレベルとなる。

次に、図１及び図２を参照しながら画素部４の初期化動作について説明する。時刻ｔ１００〜ｔ１０１の期間においては、信号ＰＲＥＳ（０）〜ＰＲＥＳ（ｎ）がハイレベルである。そのため、画素ＰのリセットトランジスタＭ２は導通状態となり、ＦＤの電位がＶＣＣの電位に応じて初期化される。更に、同期間において、信号ＰＴＸ（０）〜ＰＴＸ（ｎ）もハイレベルである。そのため、画素Ｐの転送トランジスタＭ１も導通状態となり、ＰＤに蓄積された電荷が排出され、ＰＤがリセット状態となる。このようにして画素部４の全行の画素Ｐがリセットされる。

そして、時刻ｔ１０１において、信号ｆｉｘ＿ａｌｌ、ｒｄ＿ｒｅｓｅｔ、ｓｈ＿ｒｅｓｅｔ、ｒｄ＿ｇａｔｅ、ｓｈ＿ｇａｔｅはローレベルとなる。以上の動作により垂直走査部３と画素部４の初期化が完了する。

続いて、時刻ｔ１０２〜ｔ１０９においては、０行目の画素Ｐ（０，０）〜Ｐ（ｍ，０）の電子シャッタ動作が行われる。

時刻ｔ１０２において、制御部２に水平同期信号ＨＤのローレベルのパルスが入力されると、制御部２は行ごとの動作のための制御を開始する。

時刻ｔ１０３前後において、制御部２は信号ｓｈ＿ｒｅｓｅｔをハイレベル、ローレベルと遷移させる。これにより、ＳＲラッチ３２１１がリセットされる。

時刻ｔ１０４において、制御部２がアドレス信号ｖａｄｄｒを「０」にすると、アドレスデコーダ部３１は「０」をデコードしてデコード信号ａｄｄｒ（０）をハイレベルにする。

時刻ｔ１０５前後において、制御部２は信号ｓｈ＿ｌａｔｃｈ＿ｅｎをハイレベル、ローレベルと遷移させる。このとき、ＡＮＤ回路３２１０に入力される信号ｓｈ＿ｌａｔｃｈ＿ｅｎとデコード信号ａｄｄｒ（０）はいずれもハイレベルとなるため、これらの論理積であるＡＮＤ回路３２１０の出力もハイレベルとなる。この出力は、ＳＲラッチ３２１１のセット端子Ｓに入力される。これにより、ＳＲラッチ３２１１に「１」が保持され、その出力信号がハイレベルとなる。

時刻ｔ１０６前後において、制御部２は信号ｒｄ＿ｇａｔｅ、ｓｈ＿ｇａｔｅをハイレベル、ローレベルと遷移させる。Ｄラッチ３２１２は、そのゲート入力端子Ｇに入力される信号ｓｈ＿ｇａｔｅがハイレベルとなるタイミングで、ＳＲラッチ３２１１からＤラッチ３２１２のデータ入力端子Ｄに入力されているハイレベルの信号をラッチする。その結果、第２記憶部から出力される信号ｌａｔ＿ｓｈ（０）がハイレベルとなる。このとき、転送信号生成部３２３０から出力される信号は、信号ｌａｔ＿ｓｈ（０）がハイレベルであり、信号ｌａｔ＿ｒｄ（０）がローレベルであるため、信号ｐｔｘ＿ｓｈの値、すなわちローレベルとなる。これにより信号ＰＴＸ（０）はローレベルとなり、０行目の画素Ｐ（０，０）〜Ｐ（ｍ，０）のＰＤのリセット状態が解除される。

時刻ｔ１０７前後において、制御部２は信号ｆｉｘ＿ｌａｔｃｈ＿ｅｎ、ｆｉｘ＿ｒｅｓｅｔ＿ｅｎをハイレベル、ローレベルと遷移させる。このとき、信号ｌａｔ＿ｒｄ（０）がローレベルであるため、ＯＲ回路３２２２の出力信号は信号ｆｉｘ＿ｌａｔｃｈ＿ｅｎによらずローレベルとなる。また、信号ｌａｔ＿ｓｈ（０）はハイレベルであるため、ＡＮＤ回路３２２１の出力信号は、信号ｆｉｘ＿ｒｅｓｅｔ＿ｅｎのレベルに応じてハイレベル、ローレベルと遷移する。したがって、ＳＲラッチ３２２３のリセット端子Ｒにはハイレベルの信号が入力され、ＳＲラッチ３２２３にはリセット状態、すなわち第２の状態である「０」が保持される。これにより、第３記憶部３２２から出力される信号ｌａｔ＿ｆｉｘ（０）はローレベルとなる。しかしながら、このとき信号ｌａｔ＿ｒｄ（０）はローレベルであり、信号ｌａｔ＿ｓｈ（０）はハイレベルであるため、信号ＰＴＸ（０）は、信号ｐｔｘ＿ｓｈの値、すなわちローレベルを維持する。

時刻ｔ１０８において、制御部２は信号ｐｔｘ＿ｒｄ、ｐｔｘ＿ｓｈをハイレベルに遷移させる。このとき、信号ｌａｔ＿ｒｄ（０）はローレベルであり、信号ｌａｔ＿ｓｈ（０）はハイレベルであるため、信号ＰＴＸ（０）は信号ｐｔｘ＿ｓｈの値と一致することから、信号ＰＴＸ（０）はハイレベルに遷移する。このとき、画素Ｐ（０，０）〜Ｐ（ｍ，０）に入力されている信号ＰＲＥＳ（０）がハイレベルであるため、リセットトランジスタＭ２は導通状態である。したがって、ＦＤの電位がＶＣＣの電位に応じて初期化されている。信号ＰＴＸ（０）もハイレベルであるため、転送トランジスタＭ１が導通状態となる。これにより、ＰＤに蓄積された電荷が排出され、ＰＤがリセットされる。その後、制御部２は信号ｐｔｘ＿ｒｄ、ｐｔｘ＿ｓｈの値をローレベルに遷移させ、信号ＰＴＸ（０）が再びローレベルになると、画素Ｐ（０，０）〜Ｐ（ｍ，０）の転送トランジスタＭ１が非導通状態となる。これにより、ＰＤのリセット状態が解除され、ＰＤは電荷蓄積状態となる。

また、時刻ｔ１０８直前において、制御部２は信号ｓｈ＿ｒｅｓｅｔをハイレベル、ローレベルと遷移させる、この動作により、ＳＲラッチ３２１１はリセットされる。その後、時刻ｔ１０８において、制御部２はアドレス信号ｖａｄｄｒを「２」にする。このとき、アドレスデコーダ部３１はデコード信号ａｄｄｒ（０）をローレベルにするため、ＳＲラッチ３２１１は「０」を保持している。

時刻ｔ１０９前後において、制御部２は信号ｒｄ＿ｇａｔｅ、ｓｈ＿ｇａｔｅをハイレベル、ローレベルと遷移させる。Ｄラッチ３２１２は、ＳＲラッチ３２１１からのローレベルの出力信号をラッチするため、第２記憶部３２１の出力信号である信号ｌａｔ＿ｓｈ（０）がローレベルとなる。転送信号生成部３２３０は、信号ｌａｔ＿ｓｈ（０）がローレベルであり、信号ｌａｔ＿ｒｄ（０）もローレベルであるため、信号ｌａｔ＿ｆｉｘ（０）の値、すなわちローレベルを出力する。これにより、信号ＰＴＸ（０）はローレベルとなり、画素Ｐ（０，０）〜Ｐ（ｍ，０）のＰＤは電荷蓄積状態を維持する。

以上により、画素Ｐ（０，０）〜Ｐ（ｍ，０）の電子シャッタ動作が完了する。以降、同様の動作が、アドレス信号ｖａｄｄｒが「ｎ」となるまで繰り返され、その後電子シャッタ走査が完了する。なお、電子シャッタ走査時に間引かれた１行目、３行目、…の画素Ｐ（０，１）〜Ｐ（ｍ，１）、Ｐ（０，３）〜Ｐ（ｍ，３）、…においては、時刻ｔ１００における画素部４の初期化動作の状態が維持されている。

続いて、時刻ｔ１１０〜ｔ１１７の期間において、０行目の画素Ｐ（０，０）〜Ｐ（ｍ，０）の読み出し動作が行われる。

時刻ｔ１１０において、制御部２に垂直同期信号ＶＤのローレベルのパルスが入力されると、制御部２は読み出し動作のための制御を開始する。水平同期信号ＨＤが入力されるごとに、制御部２が行ごとの動作のための制御を開始する点については、電子シャッタ動作と同様である。

時刻ｔ１１１直前において、制御部２は信号ｒｄ＿ｒｅｓｅｔをハイレベル、ローレベルと遷移させる。これにより、ＳＲラッチ３２０１がリセットされる。また、時刻ｔ１１１において、制御部２がアドレス信号ｖａｄｄｒを「０」にすると、アドレスデコーダ部３１は「０」をデコードしてデコード信号ａｄｄｒ（０）をハイレベルにする。

時刻ｔ１１２前後において、制御部２は信号ｒｄ＿ｌａｔｃｈ＿ｅｎをハイレベル、ローレベルと遷移させる。このとき、ＡＮＤ回路３２００に入力される信号ｒｄ＿ｌａｔｃｈ＿ｅｎとデコード信号ａｄｄｒ（０）はいずれもハイレベルとなるため、これらの論理積であるＡＮＤ回路３２００の出力もハイレベルとなる。この出力は、ＳＲラッチ３２０１のセット端子Ｓに入力される。これにより、ＳＲラッチ３２０１に「１」が保持され、その出力信号がハイレベルとなる。

時刻ｔ１１３前後において、制御部２は信号ｒｄ＿ｇａｔｅ、ｓｈ＿ｇａｔｅをハイレベル、ローレベルと遷移させる。Ｄラッチ３２０２は、そのゲート入力端子Ｇに入力される信号ｒｄ＿ｇａｔｅがハイレベルとなるタイミングで、ＳＲラッチ３２０１からＤラッチ３２０２のデータ入力端子Ｄに入力されているハイレベルの信号をラッチする。その結果、第１記憶部から出力される信号ｌａｔ＿ｒｄ（０）がハイレベルとなる。

また、時刻ｔ１１３において、信号ｐｓｅｌがハイレベルになる。このとき、ＡＮＤ回路３２３１に入力される信号ｌａｔ＿ｒｄ（０）と信号ｐｓｅｌはいずれもハイレベルになるため、これらの論理積であるＡＮＤ回路３２３１の出力もハイレベルとなり、信号ＰＳＥＬ（０）がハイレベルとなる。これにより、０行目の画素Ｐ（０，０）〜Ｐ（ｍ，０）の選択トランジスタＭ４は導通状態となり、これらの画素は選択状態となる。更に、転送信号生成部３２３０に入力される信号ｌａｔ＿ｒｄ（０）がハイレベルであるため、転送信号生成部３２３０の出力は信号ｐｔｘ＿ｒｄの値、すなわちローレベルとなる。これにより信号ＰＴＸ（０）はローレベルを維持する。

時刻ｔ１１４前後において、制御部２は信号ｆｉｘ＿ｌａｔｃｈ＿ｅｎ、ｆｉｘ＿ｒｅｓｅｔ＿ｅｎをハイレベル、ローレベルと遷移させる。このとき、信号ｌａｔ＿ｒｄ（０）がハイレベルであるため、ＯＲ回路３２２２の出力信号は、信号ｆｉｘ＿ｌａｔｃｈ＿ｅｎのレベルに応じてハイレベル、ローレベルと遷移する。信号ｌａｔ＿ｓｈ（０）はローレベルであるため、ＡＮＤ回路３２２１の出力信号はローレベルとなる。したがって、ＳＲラッチ３２２３のセット端子Ｓにハイレベルの信号が入力され、ＳＲラッチ３２２３にはセット状態、すなわち第１の状態である「１」が保持される。これにより、第３記憶部３２２から出力される信号ｌａｔ＿ｆｉｘ（０）はハイレベルとなる。

時刻ｔ１１５において、制御部２は信号ｐｒｅｓ＿ｂをハイレベルに遷移させる。このとき、信号ｌａｔ＿ｒｄ（０）がハイレベルであるため、これらの論理積の反転値である信号ＰＲＥＳ（０）はローレベルに遷移する。信号ＰＲＥＳ（０）がローレベルになると画素Ｐ（０，０）〜Ｐ（ｍ，０）のリセットトランジスタＭ２が非導通状態となり、ＦＤはフローティング状態に保持される。このとき、増幅トランジスタＭ３と不図示の定電流源とがソースフォロワとして動作する。ＰＤに蓄積された電荷はまだＦＤに転送されていないので、ＦＤ及び増幅トランジスタＭ３に起因するノイズ信号（Ｎ信号）が、垂直出力線Ｖｌｉｎｅ（０）〜Ｖｌｉｎｅ（ｍ）に現れる。

続いて、制御部２は、信号ｐｔｘ＿ｒｄ、ｐｔｘ＿ｓｈをハイレベル、ローレベルと遷移させる。このとき、信号ｌａｔ＿ｒｄ（０）がハイレベルであるため、信号ＰＴＸ（０）がハイレベルになる。これにより、画素Ｐ（０，０）〜Ｐ（ｍ，０）の転送トランジスタＭ１が導通状態となり、ＰＤで生成及び蓄積された電荷がＦＤに転送される。続いて、信号ＰＴＸ（０）がローレベルとなり、転送トランジスタＭ１が非導通状態となることで、ＰＤに蓄積された電荷のＦＤへの転送が完了する。その後、増幅トランジスタＭ３と不図示の定電流源とがソースフォロワとして動作し、ＦＤに保持された電荷に応じた画素信号（Ｓ信号）が垂直出力線Ｖｌｉｎｅ（０）〜Ｖｌｉｎｅ（ｍ）に出力される。

時刻ｔ１１６直前において、制御部２は、信号ｒｄ＿ｒｅｓｅｔをハイレベル、ローレベルと遷移させる。この動作により、ＳＲラッチ３２０１はリセットされる。その後、制御部２はアドレス信号ｖａｄｄｒを「２」にする。このとき、アドレスデコーダ部３１はデコード信号ａｄｄｒ（０）をローレベルにするため、ＳＲラッチ３２０１は「０」を保持している。

時刻ｔ１１６において、制御部２は、信号ｐｒｅｓ＿ｂ、ｐｓｅｌをローレベルに遷移させる。信号ＰＲＥＳ（０）はハイレベルに遷移し、画素Ｐ（０，０）〜Ｐ（ｍ，０）のリセットトランジスタＭ２が導通状態となり、ＦＤがリセット状態となる。また、ＰＳＥＬ（０）がローレベルに遷移し、選択トランジスタＭ４が非導通状態となり、画素Ｐ（０，０）〜Ｐ（ｍ，０）が非選択状態となる。

時刻ｔ１１７前後において、制御部２は信号ｒｄ＿ｇａｔｅ、ｓｈ＿ｇａｔｅをハイレベル、ローレベルと遷移させる。Ｄラッチ３２０２は、ＳＲラッチ３２０１からローレベルの出力信号をラッチするため、第１記憶部３２０の出力信号である信号ｌａｔ＿ｒｄ（０）がローレベルとなる。転送信号生成部３２３０は、信号ｌａｔ＿ｒｄ（０）がローレベルであり、信号ｌａｔ＿ｓｈ（０）もローレベルであるため、信号ｌａｔ＿ｆｉｘ（０）の値、すなわち、ハイレベルを出力する。これにより、信号ＰＴＸ（０）はハイレベルとなり、画素Ｐ（０，０）〜Ｐ（ｍ，０）の転送トランジスタＭ１が導通状態となり、ＰＤは再度リセット状態が維持される状態となる。

以上により、画素Ｐ（０，０）〜Ｐ（ｍ，０）の読み出し動作が完了する。以降、同様の動作が、アドレス信号ｖａｄｄｒが「ｎ」となるまで繰り返され、その後読み出し走査が完了する。

本実施形態によれば、垂直走査部３は、第１記憶部３２０の出力を用いて第３記憶部３２２に第１の状態「１」を書き込み、第２記憶部３２１の出力を用いて第３記憶部３２２に第２の状態「０」を書き込むことができる。これにより、本実施形態では、特許文献１のように第３記憶部への状態値の書き込みのために、アドレスデコーダ部３１からのアドレス値を時分割で取得する必要がなく、駆動方法をより簡略化することが可能となる。

また、本実施形態では、電子シャッタ動作は読み出し行に対応した行のみで行われるため、間引き行では画素の初期化状態が維持される。このため、電子シャッタ動作を同時に行う行数に依存して発生するノイズが軽減され得る。

（第２実施形態）
次に、本発明の第２実施形態に係る撮像装置について、第１実施形態と異なる点を中心に説明する。

本実施形態に係る撮像装置は、垂直走査部の構成が第１実施形態と異なる。

図６は、本実施形態に係る垂直走査部３ａのブロック図である。本実施形態では、第１実施形態の垂直走査部３に対応する垂直走査部３ａが、アドレスデコーダ部３１を有しない。これに代えて、垂直走査部３ａは、Ｄフリップフロップ（以下、「Ｄ−ＦＦ」と記す）を備える第１記憶部３２０ａ、第２記憶部３２１ａによりシフトレジスタを構成する。本実施形態では、制御部２は、各行の行駆動部３２ａで共通して使用される信号ｐｖ、ｌａｔ＿ｒｅｓｅｔ＿ｂと、先頭行の行駆動部３２ａに入力される信号ｐｖｓｔ、ｐｖｓｔ＿ｓｈを垂直走査部３ａに出力する点が第１実施形態の場合と異なる。

第１記憶部３２０ａは、Ｄ−ＦＦ３２０３ａを備える。信号ｐｖは、各行のＤ−ＦＦ３２０３ａのクロック入力端子ＣＫに入力される。信号ｐｖは、シフトレジスタのシフトパルスとして用いられる。信号ｐｖｓｔは、先頭行（すなわち０行目）のＤ−ＦＦ３２０３ａのデータ入力端子Ｄに入力される。信号ｌａｔ＿ｒｅｓｅｔ＿ｂは、各行のＤ−ＦＦ３２０３ａの非同期リセット端子ＲＢに入力される。先頭行のＤ−ＦＦ３２０３ａの出力端子Ｑからは信号ｌａｔ＿ｒｄ（０）が出力され、次の行（すなわち、１行目）に配置された第１記憶部３２０ａのＤ−ＦＦ３２０３ａのデータ入力端子Ｄに入力される。同様に、１行目のＤ−ＦＦ３２０３ａの出力信号である信号ｌａｔ＿ｒｄ（１）は、更に次の行（すなわち、２行目）の第１記憶部３２０ａのＤ−ＦＦ３２０３ａのデータ入力端子Ｄに入力される。このようにして、第１記憶部３２０ａのＤ−ＦＦ３２０３ａの出力と入力とを０行目からｎ行目まで順次接続することで、シフトレジスタが構成される。このシフトレジスタは、シフトパルスである信号ｐｖを用いて、信号ｐｖｓｔのハイレベルのパルスを順次、次行の第１記憶部３２０ａへシフトすることで、読み出し走査を行う。

第２記憶部３２１ａは、Ｄ−ＦＦ３２１３ａを有する。信号ｐｖは、各行のＤ−ＦＦ３２１３ａのクロック入力端子ＣＫに入力される。信号ｐｖは、シフトレジスタのシフトパルスとして用いられる。信号ｐｖｓｔ＿ｓｈは、先頭行（すなわち０行目）のＤ−ＦＦ３２１３ａのデータ入力端子Ｄに入力される。信号ｌａｔ＿ｒｅｓｅｔ＿ｂは、各行のＤ−ＦＦ３２１３ａの非同期リセット端子ＲＢに入力される。先頭行のＤ−ＦＦ３２１３ａの出力端子Ｑからは信号ｌａｔ＿ｓｈ（０）が出力され、次の行（すなわち、１行目）に配置された第２記憶部３２１ａのＤ−ＦＦ３２１３ａのデータ入力端子Ｄに入力される。同様に、１行目のＤ−ＦＦ３２１３ａの出力信号である信号ｌａｔ＿ｓｈ（１）は、更に次の行（すなわち、２行目）の第２記憶部３２１ａのＤ−ＦＦ３２１３ａのデータ入力端子Ｄに入力される。このようにして、第２記憶部３２１ａのＤ−ＦＦ３２１３ａの出力と入力とを０行目からｎ行目まで順次接続することで、シフトレジスタが構成される。このシフトレジスタは、シフトパルスである信号ｐｖを用いて、信号ｐｖｓｔ＿ｓｈのハイレベルのパルスを順次、次行の第２記憶部３２１ａへシフトすることで、シャッタ走査を行う。

図７は、第２実施形態に係る垂直走査部３ａ及び画素部４の駆動方法を示すタイミングチャートである。本駆動方法では、画素Ｐ（０，０）〜Ｐ（ｍ，０）を含む０行目から、順次、電子シャッタ走査と読み出し走査を行う。以下、図６、図７を参照しながら、垂直走査部３ａ及び画素部４の動作について第１実施形態と異なる点を中心に説明する。

時刻ｔ２００〜ｔ２０１の期間においては、垂直走査部３ａと画素部４の初期化動作が行われる。時刻ｔ２００〜ｔ２０１の期間において、制御部２から垂直走査部３に入力される信号のうち、信号ｆｉｘ＿ａｌｌはハイレベルである。また、信号ｌａｔ＿ｒｅｓｅｔ＿ｂ、ｐｖｓｔ＿ｓｈ、ｐｖｓｔ、ｐｖ、ｆｉｘ＿ｌａｔｃｈ＿ｅｎ、ｆｉｘ＿ｒｅｓｅｔ＿ｅｎ、ｐｓｅｌ、ｐｒｅｓ＿ｂ、ｐｔｘ＿ｒｄ、ｐｔｘ＿ｓｈは全てローレベルである。

ローレベルの信号ｌａｔ＿ｒｅｓｅｔ＿ｂが各行の第１記憶部３２０ａのＤ−ＦＦ３２０３ａの非同期リセット端子ＲＢに入力されると、各行のＤ−ＦＦ３２０３ａの出力信号はローレベルとなる。すなわち、第１記憶部３２０ａの出力信号である信号ｌａｔ＿ｒｄ（０）〜ｌａｔ＿ｒｄ（ｎ）がローレベルとなる。

同様に、ローレベルの信号ｌａｔ＿ｒｅｓｅｔ＿ｂが各行の第２記憶部３２１ａのＤ−ＦＦ３２１３ａの非同期リセット端子ＲＢに入力されると、各行のＤ−ＦＦ３２１３ａの出力信号はローレベルとなる。すなわち、第２記憶部３２１ａの出力信号である信号ｌａｔ＿ｓｈ（０）〜ｌａｔ＿ｓｈ（ｎ）もローレベルとなる。

第３記憶部３２２、画素駆動信号生成部３２３の動作は、第１実施形態と同様であるため、その動作の説明は省略する。画素部４の初期化動作も、第１実施形態と同様に行われ、画素部４の全行の画素Ｐがリセットされる。そして、時刻ｔ２０１において、信号ｌａｔ＿ｒｅｓｅｔ＿ｂがハイレベルになり、ｆｉｘ＿ａｌｌはローレベルとなる。以上の動作により、垂直走査部３ａと画素部４の初期化が完了する。

続いて、時刻ｔ２０２〜ｔ２０７においては、０行目の画素Ｐ（０，０）〜Ｐ（ｍ，０）の電子シャッタ動作が行われる。

時刻ｔ２０２において、制御部２に水平同期信号ＨＤのローレベルのパルスが入力されると、制御部２は行ごとの動作のための制御を開始する。

時刻ｔ２０３において、制御部２は、信号ｐｖｓｔ＿ｓｈをハイレベルに遷移させる。これにより、０行目のＤ−ＦＦ３２１３ａのデータ入力端子Ｄにハイレベルの信号が入力される状態となる。

時刻ｔ２０４前後において、制御部２は、信号ｐｖをハイレベル、ローレベルと遷移させる。Ｄ−ＦＦ３２１３ａは、信号ｐｖの立ちあがりにおいてデータ入力端子Ｄに入力されているハイレベルの信号ｐｖｓｔ＿ｓｈにより、「１」を保持し、その出力信号がハイレベルとなる。このとき、転送信号生成部３２３０から出力される信号は、信号ｌａｔ＿ｓｈ（０）がハイレベルであり、信号ｌａｔ＿ｒｄ（０）がローレベルであるため、信号ｐｔｘ＿ｓｈの値、すなわちローレベルとなる。これにより、信号ＰＴＸ（０）はローレベルとなり、０行目の画素Ｐ（０，０）〜Ｐ（ｍ，０）のＰＤのリセット状態が解除される。

時刻ｔ２０５前後において、制御部２は、信号ｆｉｘ＿ｌａｔｃｈ＿ｅｎ、ｆｉｘ＿ｒｅｓｅｔ＿ｅｎをハイレベル、ローレベルと遷移させる。このとき、信号ｌａｔ＿ｒｄ（０）がローレベルであるため、ＯＲ回路３２２２の出力信号は信号ｆｉｘ＿ｌａｔｃｈ＿ｅｎによらずローレベルとなる。また、信号ｌａｔ＿ｓｈ（０）はハイレベルであるため、ＡＮＤ回路３２２１の出力信号は、信号ｆｉｘ＿ｒｅｓｅｔ＿ｅｎのレベルに応じてハイレベル、ローレベルと遷移する。したがって、ＳＲラッチ３２２３のリセット端子Ｒにはハイレベルの信号が入力され、ＳＲラッチ３２２３にはリセット状態、すなわち第２の状態である「０」が保持される。これにより、第３記憶部３２２から出力される信号ｌａｔ＿ｆｉｘ（０）はローレベルとなる。このとき信号ｌａｔ＿ｒｄ（０）はローレベルであり、信号ｌａｔ＿ｓｈ（０）はハイレベルであるため、信号ＰＴＸ（０）は、信号ｐｔｘ＿ｓｈの値、すなわちローレベルを維持する。

時刻ｔ２０６において、信号ｌａｔ＿ｓｈ（０）はハイレベルであるため、信号ＰＴＸ（０）は信号ｐｔｘ＿ｓｈの値が出力されてハイレベルに遷移する。このとき、画素Ｐ（０，０）〜Ｐ（ｍ，０）において、信号ＰＲＥＳ（０）がハイレベルであるため、リセットトランジスタＭ２が導通状態となり、ＦＤの電位がＶＣＣの電位に応じて初期化される。また信号ＰＴＸ（０）もハイレベルであるので、転送トランジスタＭ１が導通状態となる。これにより、ＰＤに蓄積された電荷が排出され、ＰＤがリセットされる。その後、信号ｐｔｘ＿ｓｈの値がローレベルに遷移し、信号ＰＴＸ（０）がローレベルになると、画素Ｐ（０，０）〜Ｐ（ｍ，０）は、転送トランジスタＭ１が非導通状態となりＰＤリセット状態が解除され、ＰＤは電荷蓄積状態となる。

そして、時刻ｔ２０７前後において、制御部２は信号ｐｖをハイレベル、ローレベルと遷移させる。信号ｐｖｓｔ＿ｓｈは時刻ｔ２０７の直前にローレベルとなっている。そのため、画素Ｐ（０，０）〜Ｐ（ｍ，０）を駆動する０行目のＤ−ＦＦ３２１３ａは、信号ｐｖの立ちあがりにおいてデータ入力端子Ｄに入力されているローレベルの信号ｐｖｓｔ＿ｓｈにより、信号ｌａｔ＿ｓｈ（０）はローレベルとなる。一方、画素Ｐ（０，１）〜Ｐ（ｍ，１）を駆動する１行目のＤ−ＦＦ３２１３ａは、信号ｐｖの立ちあがりにおいてデータ入力端子Ｄに入力されている信号ｌａｔ＿ｓｈ（０）の前状態のハイレベルの信号により、信号ｌａｔ＿ｓｈ（１）はハイレベルとなる。このように、第２記憶部３２１ａのＤ−ＦＦ３２１３ａは、信号ｐｖをトリガとしてシフト動作を行う。

転送信号生成部３２３０は、信号ｌａｔ＿ｓｈ（０）がローレベルであり、信号ｌａｔ＿ｒｄ（０）もローレベルであるため、信号ｌａｔ＿ｆｉｘ（０）の値、すなわちローレベルを出力する。これにより、信号ＰＴＸ（０）はローレベルとなり、画素Ｐ（０，０）〜Ｐ（ｍ，０）のＰＤの電荷蓄積状態が維持される。

以上により、０行目の画素Ｐ（０，０）〜Ｐ（ｍ，０）の電子シャッタ動作が完了する。以降、同様の動作がｎ行目まで繰り返され、電子シャッタ走査が完了する。

続いて、時刻ｔ２０８〜ｔ２１４においては、０行目の画素Ｐ（０，０）〜Ｐ（ｍ，０）の読み出し動作が行われる。

時刻ｔ２０８において、制御部２に垂直同期信号ＶＤのローレベルのパルスが入力されると、制御部２は読み出し動作のための制御を開始する。

時刻ｔ２０９において、制御部２は信号ｐｖｓｔをハイレベルに遷移させる。これにより、０行目のＤ−ＦＦ３２０３ａのデータ入力端子Ｄにハイレベルの信号が入力される状態となる。

時刻ｔ２１０において、制御部２は、信号ｐｖをハイレベル、ローレベルと遷移させる。Ｄ−ＦＦ３２０３ａは、信号ｐｖの立ちあがりにおいてデータ入力端子Ｄに入力されているハイレベルの信号ｐｖｓｔにより、「１」を保持し、その出力信号である信号ｌａｔ＿ｒｄ（０）がハイレベルとなる。

また、時刻ｔ２１０において、信号ｐｓｅｌがハイレベルになる。このとき、ＡＮＤ回路３２３１に入力される信号ｌａｔ＿ｒｄ（０）と信号ｐｓｅｌはいずれもハイレベルになるため、これらの論理積であるＡＮＤ回路３２３１の出力もハイレベルとなり、信号ＰＳＥＬ（０）がハイレベルとなる。これにより、０行目の画素Ｐ（０，０）〜Ｐ（ｍ，０）の選択トランジスタＭ４は導通状態となり、これらの画素は選択状態となる。更に、転送信号生成部３２３０に入力される信号ｌａｔ＿ｒｄ（０）がハイレベルであるため、転送信号生成部３２３０の出力は信号ｐｔｘ＿ｒｄの値、すなわちローレベルとなる。これにより信号ＰＴＸ（０）はローレベルを維持する。

時刻ｔ２１１前後において、制御部２は信号ｆｉｘ＿ｌａｔｃｈ＿ｅｎ、ｆｉｘ＿ｒｅｓｅｔ＿ｅｎをハイレベル、ローレベルと遷移させる。このとき、信号ｌａｔ＿ｒｄ（０）がハイレベルであるため、ＯＲ回路３２２２の出力信号は、信号ｆｉｘ＿ｌａｔｃｈ＿ｅｎのレベルに応じてハイレベル、ローレベルと遷移する。信号ｌａｔ＿ｓｈ（０）はローレベルであるため、ＡＮＤ回路３２２１の出力信号はローレベルとなる。したがって、ＳＲラッチ３２２３のセット端子Ｓにハイレベルの信号が入力され、ＳＲラッチ３２２３にはセット状態すなわち第１の状態である「１」が保持される。これにより、第３記憶部３２２から出力される信号ｌａｔ＿ｆｉｘ（０）はハイレベルとなる。

時刻ｔ２１２〜ｔ２１３の期間において、第１実施形態と同様に、０行目の画素Ｐ（０，０）〜Ｐ（ｍ，０）のノイズ信号の読み出しと、ＰＤに蓄積された電荷のＦＤへの転送と、ＦＤに保持された電荷に応じた画素信号の読み出しとが行われる。

そして、時刻ｔ２１４前後において、制御部２は信号ｐｖをハイレベル、ローレベルと遷移させる。信号ｐｖｓｔは、時刻ｔ２１４よりも前である時刻ｔ２１３の直前にローレベルとなっている。そのため、画素Ｐ（０，０）〜Ｐ（ｍ，０）を駆動する０行目のＤ−ＦＦ３２０３ａは信号ｐｖの立ちあがりにおいてデータ入力端子Ｄに入力されているローレベルの信号ｐｖｓｔにより、信号ｌａｔ＿ｒｄ（０）はローレベルとなる。一方、画素Ｐ（０、１）〜Ｐ（ｍ、１）を駆動する１行目のＤ−ＦＦ３２０３ａは、信号ｐｖの立ちあがりにおいてデータ入力端子Ｄに入力されている信号ｌａｔ＿ｒｄ（０）の前状態であるハイレベルの信号により、信号ｌａｔ＿ｒｄ（１）はハイレベルとなる。このように、第１記憶部３２０ａの３２０３ａは信号ｐｖをトリガとしてシフト動作を行う。

転送信号生成部３２３０は、信号ｌａｔ＿ｒｄ（０）がローレベルであり、信号ｌａｔ＿ｓｈ（０）もローレベルであるため、信号ｌａｔ＿ｆｉｘ（０）の値、すなわち、ハイレベルを出力する。これにより信号ＰＴＸ（０）はハイレベルとなり、画素Ｐ（０，０）〜Ｐ（ｍ，０）の転送トランジスタＭ１が導通状態となり、ＰＤは再度リセット状態が維持される状態となる。

以上により、０行目の画素Ｐ（０，０）〜Ｐ（ｍ，０）の読み出し動作が完了する。以降、同様の動作がｎ行目まで繰り返され、読み出し走査が完了する。

本実施形態によれば、垂直走査部３ａは、第１記憶部３２０ａ、第２記憶部３２１ａを用いて、シフトレジスタを構成しているため、アドレスデコーダ部を用いていない。これにより、読み出し走査及びシャッタ走査において、アドレスデコーダ部による時分割でのアドレス値生成の動作がなくなるため、第１実施形態よりも更に駆動方法を簡略化することが可能となる。

なお、本実施形態では、各行のＤ−ＦＦ３２０３ａから出力される信号ｌａｔ＿ｒｄ（０）は、その次の行に配置されたＤ−ＦＦ３２０３ａに入力されているが、信号ｌａｔ＿ｒｄ（０）の入力先が次の行であることは必須ではなく、異なる行であればよい。Ｄ−ＦＦ３２１３ａから出力される信号ｌａｔ＿ｓｈ（０）についても同様である。また、信号ｐｖｓｔが入力される行は先頭行でなくてもよい。すなわち、シャッタ走査及び読み出し走査の順序は適宜変更可能である。

（第３実施形態）
次に、本発明の第３実施形態に係る撮像装置について、第１及び第２実施形態と異なる点を中心に説明する。

本実施形態に係る撮像装置は、垂直走査部及び画素部の構成が第１及び第２実施形態と異なる。

図８は、本実施形態に係る画素部４の画素Ｐｃの回路図である。画素Ｐｃ（ｍ，ｎ）は、画素部４ｃのｎ行ｍ列に配置される画素を表している。本実施形態の画素Ｐｃは、２つのフォトダイオード（以下、「ＰＤ１」、「ＰＤ２」と記す）が、１つのＦＤを共有している点で、第１実施形態と異なる。画素Ｐｃは、第１実施形態のＰＤ、転送トランジスタＭ１に代えて、ＰＤ１、ＰＤ２、転送トランジスタＭ１１、Ｍ１２を備える。ＰＤ１で蓄積された電荷は、転送トランジスタＭ１１を介してＦＤに転送される。ＰＤ２で蓄積された電荷は、転送トランジスタＭ１２を介してＦＤに転送される。信号ＰＴＸ１（ｎ）はｎ行目のＰＤ１に接続される転送トランジスタＭ１１を制御する信号であり、Ｍ１１のゲートに入力される。信号ＰＴＸ２（ｎ）は、ｎ行目のＰＤ２に接続される転送トランジスタＭ１２を制御する信号であり、Ｍ１２のゲートに入力される。

なお、本実施形態では２つのフォトダイオードが１つのＦＤを共有している例を示すが、これに限るものではなく、フローティングディフュージョンを共有するフォトダイオードの個数は３個以上でもよい。言い換えると、画素Ｐｃは、１つのＦＤを共有するフォトダイオードを複数個備えていればよい。

図９は、本実施形態に係る垂直走査部３ｃのブロック図である。本実施形態の垂直走査部３ｃは、主として、第２記憶部３２１ｃ、第３記憶部３２２ｃ、画素駆動信号生成部３２３ｃの構成が第１実施形態の垂直走査部３に対して異なる。なお、本実施形態の制御部２は、第１実施形態の信号ｓｈ＿ｌａｔｃｈ＿ｅｎに代えて信号ｓｈ＿ｌａｔｃｈ＿ｅｎ１、ｓｈ＿ｌａｔｃｈ＿ｅｎ２を垂直走査部３に出力する。同様に、第１実施形態の信号ｆｉｘ＿ｌａｔｃｈ＿ｅｎは、本実施形態では信号ｆｉｘ＿ｌａｔｃｈ＿ｅｎ１、ｆｉｘ＿ｌａｔｃｈ＿ｅｎ２に対応し、第１実施形態の信号ｐｔｘ＿ｒｄは、本実施形態では信号ｐｔｘ１＿ｒｄ、ｐｔｘ２＿ｒｄに対応する。

第２記憶部３２１ｃは、ＡＮＤ回路３２１０ｂ、３２１０ｃ、ＳＲラッチ３２１１ｂ、３２１１ｃ、Ｄラッチ３２１２ｂ、３２１２ｃを備える。ＡＮＤ回路３２１０ｂ、ＳＲラッチ３２１１ｂ、Ｄラッチ３２１２ｂは第１記憶回路を構成し、ＡＮＤ回路３２１０ｃ、ＳＲラッチ３２１１ｃ、Ｄラッチ３２１２ｃは第２記憶回路を構成する。すなわち、第２記憶部３２１ｃは、２組の記憶回路を備える。各記憶回路の構成及び接続関係は第１実施形態の第２記憶部３２１とほぼ同様であるため説明を省略する。

第１記憶回路は、アドレスデコーダ部３１から出力されたデコード信号ａｄｄｒ（０）と信号ｓｈ＿ｌａｔｃｈ＿ｅｎ１の論理積がハイレベルとなったとき、「１」を記憶する。そして、第１記憶回路の出力信号であるｌａｔ＿ｓｈ１（０）が「１」になると、ＰＤ１の電子シャッタ動作が行われる。第２記憶回路は、アドレスデコーダ部３１から出力されたデコード信号ａｄｄｒ（０）と信号ｓｈ＿ｌａｔｃｈ＿ｅｎ２の論理積がハイレベルとなったとき、「１」を記憶する。そして、第２記憶回路の出力信号であるｌａｔ＿ｓｈ２（０）が「１」になると、ＰＤ２の電子シャッタ動作が行われる。

第３記憶部３２２ｃは、ＡＮＤ回路３２２０ｂ、３２２０ｃ、３２２１ｂ、３２２１ｃ、ＯＲ回路３２２２ｂ、３２２２ｃ、ＳＲラッチ３２２３ｂ、３２２３ｃを備える。ＡＮＤ回路３２２０ｂ、３２２１ｂ、ＯＲ回路３２２２ｂ、ＳＲラッチ３２２３ｂは第３記憶回路を構成し、ＡＮＤ回路３２２０ｃ、３２２１ｃ、ＯＲ回路３２２２ｃ、ＳＲラッチ３２２３ｃは第４記憶回路を構成する。すなわち、第３記憶部３２２ｃは、２組の記憶回路を備える。各記憶回路の構成及び接続関係は第１実施形態の第３記憶部３２２とほぼ同様であるため説明を省略する。

ＡＮＤ回路３２２０ｂ及びＯＲ回路３２２２ｂは、第１記憶部３２０の出力信号である信号ｌａｔ＿ｒｄ（０）と信号ｆｉｘ＿ｌａｔｃｈ＿ｅｎ１の論理積との信号と、信号ｆｉｘ＿ａｌｌとの論理和をＳＲラッチ３２２３ｂのセット端子Ｓに入力させる。ＡＮＤ回路３２２１ｂは、信号ｌａｔ＿ｓｈ１（０）と信号ｆｉｘ＿ｒｅｓｅｔ＿ｅｎの論理積を、ＳＲラッチ３２２３ｂのリセット端子Ｒに入力させる。

これにより、第３記憶部３２２ｃのＳＲラッチ３２２３ｂは、第１記憶部３２０の出力がハイレベルになると第１の状態として「１」を保持することができる。また、第２記憶部３２１ｃのＤラッチ３２１２ｂの出力がハイレベルになると第２の状態として「０」を保持することができる。ＳＲラッチ３２２３ｂの出力信号である信号ｌａｔ＿ｆｉｘ１（０）は、ＰＤ１が読み出し動作を行う状態ではなく、電子シャッタを行う状態でもない場合において、転送トランジスタＭ１１の制御信号として用いられる。

同様に、ＡＮＤ回路３２２０ｃ及びＯＲ回路３２２２ｃは、信号ｌａｔ＿ｒｄ（０）と信号ｆｉｘ＿ｌａｔｃｈ＿ｅｎ２の論理積との信号と、信号ｆｉｘ＿ａｌｌとの論理和をＳＲラッチ３２２３ｃのセット端子Ｓに入力させる。ＡＮＤ回路３２２１ｃは、信号ｌａｔ＿ｓｈ２（０）と、信号ｆｉｘ＿ｒｅｓｅｔ＿ｅｎの論理積を、ＳＲラッチ３２２３ｃのリセット端子Ｒに入力させる。

これにより、第３記憶部３２２ｃのＳＲラッチ３２２３ｃは、第１記憶部３２０の出力がハイレベルになると第１の状態として「１」を保持することができる。第２記憶部３２１ｃのＤラッチ３２１２ｃの出力がハイレベルになると第２の状態として「０」を保持することができる。ＳＲラッチ３２２３ｃの出力信号である信号ｌａｔ＿ｆｉｘ２（０）は、ＰＤ２が読み出し動作を行う状態ではなく、電子シャッタ動作を行う状態でもない場合において、転送トランジスタＭ１２の制御信号として用いられる。

画素駆動信号生成部３２３ｃは、ＡＮＤ回路３２３１、ＮＡＮＤ回路３２３２、転送信号生成部３２３０ｂ、３２３０ｃを備える。ＡＮＤ回路３２３１、ＮＡＮＤ回路３２３２の構成及び接続関係は第１実施形態と同様であるため説明を省略する。転送信号生成部３２３０ｂは、ＮＯＲ回路３２３７ｂ、セレクタ３２３８ｂ、３２３９ｂを備える。転送信号生成部３２３０ｃは、ＮＯＲ回路３２３７ｃ、セレクタ３２３８ｃ、３２３９ｃを備える。

信号ｌａｔ＿ｆｉｘ１（０）は論理反転してＮＯＲ回路３２３７ｂの一方の入力端子に入力される。ＮＯＲ回路３２３７ｂの他方の入力端子には信号ｌａｔ＿ｓｈ２（０）が入力される。ＮＯＲ回路３２３７ｂはこれらの信号の論理和の反転値をセレクタ３２３８ｂの第１入力端子に出力する。セレクタ３２３８ｂの第２入力端子には、信号ｐｔｘ＿ｓｈが入力される。セレクタ３２３８ｂの選択制御端子には、信号ｌａｔ＿ｓｈ１（０）が入力される。セレクタ３２３８ｂは信号ｌａｔ＿ｓｈ１（０）に応じて第１入力端子、第２入力端子のいずれかの信号を選択的にセレクタ３２３９ｂの第１入力端子に出力する。

セレクタ３２３９ｂの第２入力端子には、信号ｐｔｘ１＿ｒｄが入力される。セレクタ３２３９ｂの選択制御端子には、信号ｌａｔ＿ｒｄ（０）が入力される。セレクタ３２３９ｂは信号ｌａｔ＿ｒｄ（０）に応じて第１入力端子、第２入力端子のいずれかの信号を選択的に出力する。この出力信号は、レベルシフタ３２４ｃを介して信号ＰＴＸ１（０）として画素部４ｃに出力される。

信号ｌａｔ＿ｆｉｘ２（０）は論理反転してＮＯＲ回路３２３７ｃの一方の入力端子に入力される。ＮＯＲ回路３２３７ｃの他方の入力端子には信号ｌａｔ＿ｓｈ１（０）が入力される。ＮＯＲ回路３２３７ｃはこれらの信号の論理和の反転値をセレクタ３２３８ｃの第１入力端子に出力する。セレクタ３２３８ｃの第２入力端子には、信号ｐｔｘ＿ｓｈが入力される。セレクタ３２３８ｃの選択制御端子には、信号ｌａｔ＿ｓｈ２（０）が入力される。セレクタ３２３８ｃは信号ｌａｔ＿ｓｈ２（０）に応じて第１入力端子、第２入力端子のいずれかの信号を選択的にセレクタ３２３９ｃの第１入力端子に出力する。

セレクタ３２３９ｃの第２入力端子には、信号ｐｔｘ２＿ｒｄが入力される。セレクタ３２３９ｃの選択制御端子には、信号ｌａｔ＿ｒｄ（０）が入力される。セレクタ３２３９ｃは信号ｌａｔ＿ｒｄ（０）に応じて第１入力端子、第２入力端子のいずれかの信号を選択的に出力する。この出力信号は、レベルシフタ３２４ｃを介して信号ＰＴＸ２（０）として画素部４ｃに出力される。

図１０（ａ）は、第３実施形態に係る転送信号生成部３２３０ｂの真理値表であり、図１０（ｂ）は、第３実施形態に係る転送信号生成部３２３０ｃの真理値表である。

図１０（ａ）により、転送信号生成部３２３０ｂは、信号ｌａｔ＿ｒｄ（ｘ）が「１」のときは信号ｐｔｘ１＿ｒｄを出力する。また、転送信号生成部３２３０ｂは、信号ｌａｔ＿ｒｄ（ｘ）が「０」、かつ信号ｌａｔ＿ｓｈ１（ｘ）が「１」のときは信号ｐｔｘ＿ｓｈを出力する。信号ｌａｔ＿ｒｄ（ｘ）が「０」、かつ信号ｌａｔ＿ｓｈ１（ｘ）が「０」の場合、転送信号生成部３２３０ｂは、信号ｌａｔ＿ｓｈ２（ｘ）が「０」であれば信号ｌａｔ＿ｆｉｘ１（ｘ）を出力し、「１」であればローレベルを出力する。

同様に、図１０（ｂ）によると、転送信号生成部３２３０ｃは、信号ｌａｔ＿ｒｄ（ｘ）が「１」のときは信号ｐｔｘ２＿ｒｄを出力する。また、転送信号生成部３２３０ｂは、信号ｌａｔ＿ｒｄ（ｘ）が「０」、かつ信号ｌａｔ＿ｓｈ２（ｘ）が「１」のときは信号ｐｔｘ＿ｓｈを出力する。信号ｌａｔ＿ｒｄ（ｘ）が「０」、かつ信号ｌａｔ＿ｓｈ２（ｘ）が「０」の場合、転送信号生成部３２３０ｃは、信号ｌａｔ＿ｓｈ１（ｘ）が「０」であれば信号ｌａｔ＿ｆｉｘ２（ｘ）を出力し、「１」であればローレベルを出力する。

図１１は、第３実施形態に係る垂直走査部３ｃ及び画素部４ｃの駆動方法を示すタイミングチャートである。本駆動方法では、０行目の画素Ｐｃ（０，０）〜Ｐｃ（ｍ，０）のＰＤ１、１行目の画素Ｐｃ（０，１）〜Ｐ（ｍ，１）のＰＤ２、０行目の画素Ｐｃ（０，０）〜Ｐｃ（ｍ，０）のＰＤ２、の順に一部並行しつつ順次、電子シャッタ走査及び読み出し走査を行う。以下、図９〜図１１を参照しながら、垂直走査部３ｃ及び画素部４ｃの動作を第１実施形態と異なる点を中心に説明する。

時刻ｔ３００〜ｔ３０１の期間において、垂直走査部３ｃと画素部４ｃの初期化動作が行われる。第１実施形態と同様に、時刻ｔ３００において、垂直走査部３ｃの第１記憶部３２０、第２記憶部３２１ｃが初期化される。これにより、これらから出力される信号ｌａｔ＿ｒｄ（０）〜ｌａｔ＿ｒｄ（ｎ）、ｌａｔ＿ｓｈ１（０）〜ｌａｔ＿ｓｈ１（ｎ）、ｌａｔ＿ｓｈ２（０）〜ｌａｔ＿ｓｈ２（ｎ）が全てローレベルとなる。また、信号ｆｉｘ＿ａｌｌがハイレベルであることにより、第３記憶部３２２ｃが初期化され、信号ｌａｔ＿ｆｉｘ１（０）〜ｌａｔ＿ｆｉｘ１（ｎ）、ｌａｔ＿ｆｉｘ２（０）〜ｌａｔ＿ｆｉｘ２（ｎ）がハイレベルとなる。これにより、信号ＰＳＥＬ（０）〜ＰＳＥＬ（ｎ）はローレベルとなり、信号ＰＲＥＳ（０）〜ＰＲＥＳ（ｎ）はハイレベルとなり、信号ＰＴＸ１（０）〜ＰＴＸ１（ｎ）、ＰＴＸ２（０）〜ＰＴＸ２（ｎ）はハイレベルとなる。

画素部４ｃの初期化動作も、第１実施形態と同様であり、信号ＰＲＥＳ（０）〜ＰＲＥＳ（ｎ）がハイレベルであるため、各行のリセットトランジスタＭ２は導通状態となり、ＦＤの電位がＶＣＣの電位に応じて初期化される。また、ＰＴＸ１（０）〜ＰＴＸ１（ｎ）、ＰＴＸ２（０）〜ＰＴＸ２（ｎ）もハイレベルであるため、転送トランジスタＭ１１、Ｍ１２が導通状態となり、ＰＤ１及びＰＤ２に蓄積された電荷が排出され、ＰＤ１及びＰＤ２がリセット状態となる。このようにして画素部４の全行の画素Ｐｃがリセットされ、時刻ｔ３０１において、垂直走査部３ｃと画素部４ｃの初期化が完了する。

続いて、時刻ｔ３０２〜ｔ３０９においては、０行目の画素Ｐｃ（０，０）〜Ｐｃ（ｍ，０）のＰＤ１の電子シャッタ動作が行われる。

時刻ｔ３０２において、制御部２に水平同期信号ＨＤのローレベルのパルスが入力されると、制御部２は行ごとの動作のための制御を開始する。

時刻ｔ３０３前後において、制御部２は信号ｓｈ＿ｒｅｓｅｔをハイレベル、ローレベルと遷移させる。これにより、ＳＲラッチ３２１１ｂ、３２１１ｃがリセットされる。

時刻ｔ３０４において、制御部２がアドレス信号ｖａｄｄｒを「０」にすると、アドレスデコーダ部３１は「０」をデコードしてデコード信号ａｄｄｒ（０）をハイレベルにする。

時刻ｔ３０５前後において、制御部２は信号ｓｈ＿ｌａｔｃｈ＿ｅｎ１をハイレベル、ローレベルと遷移させる。このとき、ＡＮＤ回路３２１０ｂに入力される信号ｓｈ＿ｌａｔｃｈ＿ｅｎ１とデコード信号ａｄｄｒ（０）はいずれもハイレベルとなるため、これらの論理積であるＡＮＤ回路３２１０ｂの出力もハイレベルとなる。これにより、ＳＲラッチ３２１１ｂに「１」が記憶される。

時刻ｔ３０６前後において、制御部２は信号ｒｄ＿ｇａｔｅ、ｓｈ＿ｇａｔｅをハイレベル、ローレベルと遷移させる。Ｄラッチ３２１２ｂは、そのゲート入力端子Ｇに入力される信号ｓｈ＿ｇａｔｅがハイレベルとなるタイミングで、ＳＲラッチ３２１１ｂからＤラッチ３２１２ｂのデータ入力端子Ｄに入力されているハイレベルの信号をラッチする。その結果、第２記憶部から出力される信号ｌａｔ＿ｓｈ１（０）がハイレベルとなる。このとき、転送信号生成部３２３０ｂは、信号ｌａｔ＿ｓｈ１（０）がハイレベルであり、信号ｌａｔ＿ｒｄ（０）がローレベルであるため、信号ｐｔｘ＿ｓｈの値、すなわちローレベルとなる。これにより、信号ＰＴＸ１（０）は、ローレベルとなり、画素Ｐｃ（０，０）〜Ｐｃ（ｍ，０）のＰＤ１のリセット状態が解除される。

一方、転送信号生成部３２３０ｃに入力される信号ｌａｔ＿ｒｄ（０）はローレベルであり、信号ｌａｔ＿ｓｈ１（０）はハイレベルであり、信号ｌａｔ＿ｓｈ２（０）がローレベルである。そのため、転送信号生成部３２３０ｃの出力信号はローレベルとなる。これにより、信号ＰＴＸ２（０）もローレベルとなり、画素Ｐｃ（０，０）〜Ｐｃ（ｍ，０）のＰＤ２もリセット状態が解除される。

時刻ｔ３０７前後において、制御部２は信号ｆｉｘ＿ｌａｔｃｈ＿ｅｎ１、ｆｉｘ＿ｒｅｓｅｔ＿ｅｎをハイレベル、ローレベルと遷移させる。このとき、信号ｌａｔ＿ｒｄ（０）がローレベルであるため、ＯＲ回路３２２２ｂの出力信号は、信号ｆｉｘ＿ｌａｔｃｈ＿ｅｎ１によらずローレベルとなる。また、信号ｌａｔ＿ｓｈ１（０）はハイレベルであるため、ＡＮＤ回路３２２１ｂの出力信号は、信号ｆｉｘ＿ｒｅｓｅｔ＿ｅｎのレベルに応じてハイレベル、ローレベルと遷移する。したがって、ＳＲラッチ３２２３ｂのリセット端子Ｒにはハイレベルの信号が入力され、ＳＲラッチ３２２３ｂにはリセット状態、すなわち第２の状態である「０」が保持される。これにより、第３記憶部３２２ｃから出力される信号ｌａｔ＿ｆｉｘ１（０）はローレベルとなる。しかしながら、このとき信号ｌａｔ＿ｒｄ（０）はローレベルであり、信号ｌａｔ＿ｓｈ１（０）はハイレベルであるため、信号ＰＴＸ１（０）は、信号ｐｔｘ＿ｓｈの値、すなわちローレベルを維持する。

時刻ｔ３０８において、制御部２は信号ｐｔｘ１＿ｒｄ、ｐｔｘ＿ｓｈをハイレベルに遷移させる。このとき、信号ｌａｔ＿ｒｄ（０）はローレベルであり、信号ｌａｔ＿ｓｈ１（０）はハイレベルであるため、信号ＰＴＸ１（０）は信号ｐｔｘ＿ｓｈの値と一致することから、信号ＰＴＸ１（０）はハイレベルに遷移する。画素Ｐｃ（０，０）〜Ｐｃ（ｍ，０）に入力されている信号ＰＲＥＳ（０）がハイレベルであるため、リセットトランジスタＭ２は導通状態である。したがって、ＦＤの電位はＶＣＣの電位に応じて初期化されている。信号ＰＴＸ１（０）がハイレベルとなることで、転送トランジスタＭ１１が導通状態となり、ＰＤ１に蓄積された電荷が排出され、ＰＤ１がリセットされる。その後、制御部２は信号ｐｔｘ１＿ｒｄ、ｐｔｘ＿ｓｈの値をローレベルに遷移させ、信号ＰＴＸ１（０）が再びローレベルになると、転送トランジスタＭ１１が非導通状態となる。これにより、ＰＤ１のリセット状態が解除され、ＰＤ１は電荷蓄積状態となる。

一方、転送信号生成部３２３０ｃから出力される信号はローレベルであるため、信号ＰＴＸ２（０）はローレベルを維持する。このため、画素Ｐｃ（０，０）〜Ｐｃ（ｍ，０）のＰＤ２はリセットが解除された状態を維持する。

時刻ｔ３０９前後において、制御部２は信号ｒｄ＿ｇａｔｅ、ｓｈ＿ｇａｔｅをハイレベル、ローレベルと遷移させる。Ｄラッチ３２１２ｂの出力信号である信号ｌａｔ＿ｓｈ１（０）はローレベルとなる。転送信号生成部３２３０ｂは、信号ｌａｔ＿ｓｈ１（０）、ｌａｔ＿ｓｈ２（０）、ｌａｔ＿ｒｄ（０）が全てローレベルであるため、信号ｌａｔ＿ｆｉｘ１（０）の値、すなわちローレベルを出力する。これにより、信号ＰＴＸ１（０）はローレベルとなり、画素Ｐｃ（０，０）〜Ｐｃ（ｍ，０）のＰＤ１は電荷蓄積状態を維持する。

一方、転送信号生成部３２３０ｃは、信号ｌａｔ＿ｓｈ１（０）、ｌａｔ＿ｓｈ２（０）、ｌａｔ＿ｒｄ（０）が全てローレベルであるため、信号ｌａｔ＿ｆｉｘ２（０）の値、すなわちハイレベルを出力する。これにより、信号ＰＴＸ２（０）はハイレベルとなり、画素Ｐｃ（０，０）〜Ｐｃ（ｍ，０）のＰＤ２は、再度リセット状態となる。

以上により、画素Ｐｃ（０，０）〜Ｐｃ（ｍ，０）のＰＤ１の電子シャッタ動作が完了する。

続いて、時刻ｔ３１０〜ｔ３１８の期間において、０行目の画素Ｐ（０，０）〜Ｐ（ｍ，０）のＰＤ１の読み出し動作が行われる。時刻ｔ３１０〜ｔ３１８の期間における、アドレスデコーダ部３１、第１記憶部３２０、転送信号生成部３２３０ｃの動作は第１実施形態と同様であり、説明を省略する。そのため、信号ＰＳＥＬ（０）、ＰＲＥＳ（０）、ＰＴＸ１（０）の動作及び画素Ｐｃ（０，０）〜Ｐｃ（ｍ，０）のＰＤ１の読み出し動作も第１実施形態とほぼ同様であり、説明を省略する。

一方、時刻ｔ３１３において、転送信号生成部３２３０ｃは、信号ｌａｔ＿ｒｄ（０）がハイレベルであるため、信号ｐｔｘ２＿ｒｄを出力する。このとき、信号ｐｔｘ２＿ｒｄはローレベルであるため、信号ＰＴＸ２（０）はローレベルとなり、画素Ｐｃ（０，０）〜Ｐｃ（ｍ，０）のＰＤ２のリセット状態は解除される。これにより、時刻ｔ３１６において、０行目の画素Ｐｃ（０，０）〜Ｐｃ（ｍ，０）のＰＤ１に蓄積された電荷を読み出すことができる。

時刻ｔ３０９〜ｔ３１３の期間においては、同様に、１行目の画素Ｐｃ（０，１）〜Ｐｃ（ｍ，１）のＰＤ２の電子シャッタ動作が行われる。時刻ｔ３１８〜ｔ３２０の期間においては、同様に、１行目の画素Ｐｃ（０，１）〜Ｐｃ（ｍ，１）のＰＤ２の読み出し動作が行われる。

また、時刻ｔ３１８〜ｔ３２０の期間においても、同様に、０行目の画素Ｐｃ（０，０）〜Ｐｃ（ｍ，０）のＰＤ２の電子シャッタ動作が行われる。時刻ｔ３２１以降の期間において、０行目の画素Ｐｃ（０，０）〜Ｐｃ（ｍ，０）のＰＤ２の読み出し動作が行われる。

本実施形態では、転送信号生成部３２３０ｂ、３２３０ｃは、それぞれＰＤ１とＰＤ２のための転送信号を生成する。この生成において、転送信号生成部３２３０ｂは、信号ｌａｔ＿ｒｄ（ｘ）、ｌａｔ＿ｓｈ２（ｘ）を参照しており、転送信号生成部３２３０ｃは、信号ｌａｔ＿ｒｄ（ｘ）、ｌａｔ＿ｓｈ１（ｘ）を参照している。すなわち、読み出し行を制御する信号である信号ｌａｔ＿ｒｄ（ｘ）は、転送信号生成部３２３０ｂ、３２３０ｃに共通に用いられている。また、ＰＤ１の電子シャッタ行を制御する信号である信号ｌａｔ＿ｓｈ１（ｘ）は、ＰＤ２のための転送信号の生成においても参照される。ＰＤ２の電子シャッタ行を制御する信号である信号ｌａｔ＿ｓｈ２（ｘ）は、ＰＤ１のための転送信号の生成においても参照される。

このような構成により、本実施形態では、お互いのフォトダイオードの動作状態を考慮して、電子シャッタ動作、読み出し動作を行うことができる。したがって、本実施形態では、第１実施形態で述べた垂直走査部の構成及び駆動方法を複数のフォトダイオードが１つのＦＤを共有している画素構成の撮像装置にも適用することができる。

（第４実施形態）
第４実施形態に係る撮像システムを説明する。撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、複写機、ファクシミリ、携帯電話、車載カメラ、観測衛星などがあげられる。図１２は、第４実施形態に係る撮像システムのブロック図である。本実施形態では撮像システムは、デジタルスチルカメラであるものとして説明するが、これに限定されるものではなく、本発明は他の機器にも適用可能である。

図１２において、撮像システムは上述の第１乃至第３実施形態で説明した撮像装置１００４を備える。また、撮像システムは、レンズの保護のためのバリア１００１、被写体の光学像を撮像装置１００４に結像させるレンズ１００２、レンズ１００２を通った光量を可変するための絞り１００３、メカニカルシャッタ１００５を更に備える。撮像装置１００４はレンズ１００２により結像された光学像を画像データに変換する。ここで、撮像装置１００４が形成される半導体基板にはＡＤ変換部が更に形成されているものとする。撮像システムは更に信号処理部１００７、タイミング発生部１００８、全体制御・演算部１００９、メモリ部１０１０、記録媒体制御Ｉ／Ｆ部１０１１、記録媒体１０１２、外部Ｉ／Ｆ部１０１３を備える。信号処理部１００７は撮像装置１００４より出力された画像データの信号に各種の補正、データ圧縮等の処理を行う。タイミング発生部１００８は撮像装置１００４及び信号処理部１００７に各種タイミング信号を出力する。全体制御・演算部１００９はデジタルスチルカメラ全体を制御し、メモリ部１０１０は画像データを一時的に記憶するためのフレームメモリとして機能する。記録媒体制御Ｉ／Ｆ部１０１１は記録媒体に記録又は読み出しを行う。記録媒体１０１２は着脱可能な半導体メモリ等から構成され、撮像データの記録又は読み出しを行う。外部Ｉ／Ｆ部１０１３は外部コンピュータ等と通信するためのインターフェースである。ここで、タイミング信号などは撮像システムの外部から入力されてもよく、撮像システムは少なくとも撮像装置１００４と、撮像装置１００４から出力された撮像信号を処理する信号処理部１００７とを有すればよい。

本実施形態においては、撮像装置１００４とＡＤ変換部とが同一の半導体基板に設けられている構成を説明した。しかしながら、撮像装置１００４とＡＤ変換部とが別の半導体基板に形成されていてもよい。また、撮像装置１００４及び信号処理部１００７は同一の半導体基板に形成されていてもよく、別の半導体基板に形成されていてもよい。

更に、信号処理部１００７は、複数のフォトダイオードで生じた電荷に基づいて生成された複数の信号を処理し、撮像装置１００４から被写体までの距離情報を取得するように構成されてもよい。

本実施形態に係る撮像システムにおいて、撮像装置１００４として第１乃至第３実施形態に係る撮像装置が用いられる。これにより、撮像装置の駆動に関する処理が簡略化された撮像システムを実現することができる。

（他の実施形態）
上述の実施形態は、本発明を適用しうる幾つかの態様を例示したものに過ぎず、本発明の趣旨を逸脱しない範囲で適宜修正や変形を行うことを妨げるものではない。例えば、行駆動部を構成する論理回路、ラッチ回路、セレクタ等の構成は図３、図６、図９の構成に限定されず、同様の機能を実現できればその種類を問わない。

３ 垂直走査部
４ 画素部
３１ アドレスデコーダ部
３２ 行駆動部
３２０、３２０ａ 第１記憶部
３２１、３２１ａ、３２１ｃ 第２記憶部
３２２、３２２ｃ 第３記憶部
３２３０、３２３０ｂ、３２３０ｃ 転送信号生成部

Claims (12)

1. 各々が入射光に応じた電荷を生成して蓄積する光電変換素子を備える画素が複数の行をなすように配置された画素部と、
   各々が前記画素部を行ごとに駆動する駆動信号を出力する、前記画素部の各行に対応して配置された行駆動部を備える走査部と、
   を備え、
   前記行駆動部の各々は、
   対応する行の前記画素からの読み出しのための第１信号を記憶し、前記第１信号を出力する第１記憶部と、
   対応する行の前記光電変換素子をリセットし、電荷蓄積状態とする動作のための第２信号を記憶し、前記第２信号を出力する第２記憶部と、
   前記第１記憶部から出力される前記第１信号及び前記第２記憶部から出力される前記第２信号に基づいて、対応する行の前記光電変換素子を電荷蓄積状態又はリセット状態に維持させるための第３信号を記憶し、前記第３信号を出力する第３記憶部と、
   前記第１信号、前記第２信号及び前記第３信号が入力される画素駆動信号生成部と、
   を備え、
   前記複数の行は、第１の行と、第２の行と、前記第１の行と前記第２の行との間に配された第３の行と、を含み、
   前記画素駆動信号生成部は、前記第１の行及び前記第２の行の画素に含まれる前記光電変換素子を、前記第３記憶部から出力される前記第３信号を用いて前記電荷蓄積状態に維持し、
   前記画素駆動信号生成部は、前記第３記憶部から出力される前記第３信号を用いて、前記第１の行の画素からの信号の読み出しの開始から、前記第２の行の画素からの信号の読み出しの終了までの期間に渡って、前記第３の行の画素に含まれる前記光電変換素子を前記リセット状態に維持することを特徴とする撮像装置。
2. 前記第３記憶部は、更に、全ての行の前記光電変換素子をリセットするための第４信号に基づいて、前記第３信号を記憶し、出力することを特徴とする請求項１に記載の撮像装置。
3. 前記画素部の駆動される行を示すアドレス信号を前記走査部に出力する制御部を更に備え、
   前記走査部は、前記アドレス信号をデコードすることにより生成されたデコード信号を各行駆動部に出力するアドレスデコーダ部を更に備え、
   前記デコード信号が、前記第１記憶部及び前記第２記憶部に入力されることを特徴とする請求項１又は２に記載の撮像装置。
4. 前記デコード信号が、前記第３記憶部に直接入力されないことを特徴とする請求項３に記載の撮像装置。
5. 第４の行に配置された前記第１記憶部から出力される前記第１信号が、前記第４の行と異なる第５の行に配置された前記第１記憶部に入力され、
   前記第４の行に配置された前記第２記憶部から出力される前記第２信号が、前記第５の行に配置された前記第２記憶部に入力されることを特徴とする請求項１又は２に記載の撮像装置。
6. 前記画素の各々は、更に、
   入力ノードに転送された電荷に基づく信号を出力する増幅トランジスタと、
   前記光電変換素子に蓄積された電荷を、前記増幅トランジスタの前記入力ノードに転送する転送トランジスタと、
   を備え、
   前記行駆動部の各々は、前記第１記憶部から出力される前記第１信号と、前記第２記憶部から出力される前記第２信号と、前記第３記憶部から出力される前記第３信号と、に基づき前記転送トランジスタの制御のための転送信号を生成する転送信号生成部を備えることを特徴とする、請求項１乃至５のいずれか１項に記載の撮像装置。
7. 前記転送信号生成部は、前記第１信号が、対応する行の前記画素からの読み出しを行わないことを示しており、かつ前記第２信号が、対応する行の前記光電変換素子をリセットし、電荷蓄積状態とする動作を行わないことを示している場合に、前記第３信号を用いて前記転送信号を生成することを特徴とする、請求項６に記載の撮像装置。
8. 前記画素の各々は前記光電変換素子を複数個備え、
   前記画素の各々は、更に、
   入力ノードに転送された電荷に基づく信号を出力する増幅トランジスタと、
   複数の前記光電変換素子の各々に対応して備えられ、前記複数の前記光電変換素子の各々に蓄積された電荷を、前記増幅トランジスタの前記入力ノードに転送する転送トランジスタと、
   を備え、
   前記第２記憶部は、前記複数の前記光電変換素子の各々に対応して備えられ、各々が前記第２信号を出力する複数の記憶回路を有し、
   前記第３記憶部は、前記複数の前記光電変換素子の各々に対応して備えられ、各々が前記第３信号を出力する複数の記憶回路を有し、
   前記行駆動部の各々は、前記第１記憶部から出力される前記第１信号と、前記第２記憶部の前記複数の前記記憶回路の各々から出力される複数の前記第２信号と、前記第３記憶部の前記複数の前記記憶回路のうちの１つから出力される前記第３信号と、に基づき前記転送トランジスタの制御のための転送信号を生成する、前記複数の前記光電変換素子の各々に対応して備えられた複数の転送信号生成部を備えることを特徴とする、請求項１乃至５のいずれか１項に記載の撮像装置。
9. 前記転送信号生成部は、前記第１信号が、対応する行の前記画素からの読み出しを行わないことを示しており、かつ前記複数の前記第２信号の全てが、対応する行の前記光電変換素子をリセットし、電荷蓄積状態とする動作を行わないことを示している場合に、前記第３信号を用いて前記転送信号を生成することを特徴とする、請求項８に記載の撮像装置。
10. 各々が入射光に応じた電荷を生成して蓄積する光電変換素子を備える画素が複数の行をなすように配置され、前記複数の行は、第１の行と、第２の行と、前記第１の行と前記第２の行との間に配された第３の行と、を含む画素部を行ごとに駆動する駆動信号を出力する、前記画素部の各行に対応して配置された行駆動部を備える走査部を備える走査回路であって、
    前記行駆動部の各々は、
    対応する行の前記画素からの読み出しのための第１信号を記憶し、前記第１信号を出力する第１記憶部と、
    対応する行の前記光電変換素子をリセットし、電荷蓄積状態とする動作のための第２信号を記憶し、前記第２信号を出力する第２記憶部と、
    前記第１記憶部から出力される前記第１信号及び前記第２記憶部から出力される前記第２信号に基づいて、対応する行の前記光電変換素子を電荷蓄積状態又はリセット状態に維持させるための第３信号を記憶し、前記第３信号を出力する第３記憶部と、
    前記第１信号、前記第２信号及び前記第３信号が入力される画素駆動信号生成部と、
    を備え、
    前記画素駆動信号生成部は、前記第１の行及び前記第２の行の画素に含まれる前記光電変換素子を、前記第３記憶部から出力される前記第３信号を用いて前記電荷蓄積状態に維持し、
    前記画素駆動信号生成部は、前記第３記憶部から出力される前記第３信号を用いて、前記第１の行の画素からの信号の読み出しの開始から、前記第２の行の画素からの信号の読み出しの終了までの期間に渡って、前記第３の行の画素に含まれる前記光電変換素子を前記リセット状態に維持することを特徴とする走査回路。
11. 請求項１乃至９のいずれか１項に記載の撮像装置と、
    前記撮像装置から出力された信号を処理する信号処理部とを有する撮像システム。
12. 各々が入射光に応じた電荷を生成して蓄積する光電変換素子を備える画素が、第１の行と、第２の行と、前記第１の行と前記第２の行との間に配された第３の行とを含む複数の行をなすように配置された画素部と、
    各々が前記画素部を行ごとに駆動する駆動信号を出力する、前記画素部の各行に対応して配置された行駆動部を備える走査部と、
    を備える撮像装置の駆動方法であって、
    前記行駆動部の各々は、
    対応する行の前記画素からの読み出しのための第１信号を第１記憶部によって記憶及び出力し、
    対応する行の前記光電変換素子をリセットし、電荷蓄積状態とする動作のための第２信号を第２記憶部によって記憶及び出力し、
    前記第１記憶部から出力される前記第１信号及び前記第２記憶部から出力される前記第２信号に基づいて、対応する行の前記光電変換素子を電荷蓄積状態又はリセット状態に維持させるための第３信号を第３記憶部によって記憶及び出力し、
    前記第１の行及び前記第２の行の画素に含まれる前記光電変換素子を、前記第３記憶部から出力される前記第３信号を用いて前記電荷蓄積状態に維持し、
    前記第３記憶部から出力される前記第３信号を用いて、前記第１の行の画素からの信号の読み出しの開始から、前記第２の行の画素からの信号の読み出しの終了までの期間に渡って、前記第３の行の画素に含まれる前記光電変換素子を前記リセット状態に維持する
    ことを特徴とする撮像装置の駆動方法。

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