JP6750455B2

JP6750455B2 - 半導体装置及びその製造方法

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Publication number: JP6750455B2
Application number: JP2016211651A
Authority: JP
Inventors: 隆行日坂; 正裕戸塚; 翼角野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2016-10-28
Filing date: 2016-10-28
Publication date: 2020-09-02
Anticipated expiration: 2036-10-28
Also published as: US10388585B2; US20180122718A1; JP2018073974A

Description

本発明は、半導体装置及びその製造方法に関する。

従来の半導体装置では、ゲート電極を保護する保護膜として一般的にＳｉＮ膜が用いられている（例えば、特許文献１参照）。また、ＡＬＤ（Atomic Layer Deposition：原子層堆積）法により形成した酸化膜も用いられている（例えば、特許文献２参照）。

特開平５−３３５３４５号公報特開２０１６−１０３６４６号公報

Takayuki Hisaka, et.al, "Degradation Mechanism of AlGaAs/InGaAs Power Pseudomorphic High-Electron-Mobility Transistors under Large-Signal Operation",Japanese Journal of Applied Physics, Vol. 47, No. 2, 2008, pp. 833-838

コストを低減するために、安価な非気密パッケージが使用されるようになり、半導体装置自体の耐湿性が要求されるようになってきた。しかし、従来の半導体装置を非気密パッケージに用いた場合、水分が浸入しゲート電極周辺の半導体が劣化するという問題がある（例えば、非特許文献１参照）。特に、高周波トランジスタにはＴ型ゲート電極又はリセス構造が採用され、それらの段差又はオーバーハング形状部に対して、プラズマＣＶＤによって形成したＳｉＯ又はＳｉＮ膜はカバレッジが十分ではなく、水分の浸入を防ぐことが難しい。耐湿性を向上させるためにＳｉＮ膜を厚膜化すると、容量の増大による高周波特性の低下を招くという問題がある。

ＡＬＤ法を用いれば、原子を一層づつ成膜することにより緻密化し、カバレッジを向上できる。しかし、ＡＬＤ膜を保護膜として用いた場合、耐湿性を改善することができない。これは、半導体と保護膜との界面に水分が浸入し、半導体の劣化が生じるためと考えられる。

本発明は、上述のような課題を解決するためになされたもので、その目的は厚膜化しなくても耐湿性を向上することができる半導体装置及びその製造方法を得るものである。

本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極の間において前記半導体基板上に形成されたゲート電極と、前記半導体基板及び前記ゲート電極上に形成されたＳｉＮ膜と、前記ＳｉＮ膜上に形成された酸化膜とを備え、前記酸化膜は原子層が交互に積層された原子層堆積膜であり、第１及び第２のＴａＯ膜の間に前記第１及び第２のＴａＯ膜よりも誘電率が低い膜を挿入した積層膜であり、前記ソース電極及び前記ドレイン電極の前記ゲート電極に対向していない側面に隣接した部分でのみ前記半導体基板に直接形成されていることを特徴とする。

本発明では、半導体基板との界面が良好なＳｉＮ膜を形成し、その上にカバレッジが良好な原子層堆積膜を形成する。これにより、水分の浸入による半導体基板の表面の劣化を抑制できるため、厚膜化しなくても耐湿性を向上することができる。

本発明の実施の形態１に係る半導体装置を示す断面図である。本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。バイアス耐湿試験時のドレイン電流の変化を示す図である。本発明の実施の形態２に係る半導体装置を示す断面図である。本発明の実施の形態３に係る半導体装置を示す平面図である。図６のＩ−ＩＩに沿った断面図である。本発明の実施の形態４に係る半導体装置を示す断面図である。本発明の実施の形態５に係る半導体装置のゲート電極の周辺を示す断面図である。

本発明の実施の形態に係る半導体装置及びその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す断面図である。この半導体装置は、ＭＥＳ−ＦＥＴ又はＨＥＭＴなどの電界効果トランジスタである。

ＧａＡｓなどの半導体基板１上にＴ字型のゲート電極２、ソース電極３及びドレイン電極４が形成されている。半導体基板１及びゲート電極２等の上にＳｉＮ膜５が形成されている。ＳｉＮ膜５はプラズマＣＶＤにより形成され、原子が集まって核ができ、核が合体して島状構造ができ、島状構造が合体して連続膜となったものである。ＳｉＮ膜５は半導体基板１に直接的に接して両者の界面が形成されている。

ＳｉＮ膜５上にＴａ_２Ｏ_５膜６が形成されている。Ｔａ_２Ｏ_５膜６はＡＬＤ（Atomic Layer Deposition：原子層堆積）法により形成され、原子層が交互に積層されたＡＬＤ膜である。Ｔａ_２Ｏ_５膜６は、ＺｒＯ_２、ＨｆＯ、Ａｌ_２Ｏ_３、ＳｉＯ_２でもよいし、Ｔａ_２Ｏ_５膜とＳｉＯ_２膜を交互に積層してもよい。

図２及び図３は、本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。まず、図２に示すように、半導体基板１上にゲート電極２、ソース電極３及びドレイン電極４を形成する。このプロセス工程後の半導体基板１の表面には、半導体の酸化膜及びプロセス工程の有機物の残差が付着している。そこで、プラズマＣＶＤ装置内でＮ_２プラズマ処理を行って半導体基板１の表面の有機物残差及び酸素を除去する。

次に、図３に示すように、Ｎ_２プラズマ処理の直後に、プラズマＣＶＤ装置内でゲート電極２上にＳｉＮ膜５をプラズマＣＶＤ法により形成する。次に、ＳｉＮ膜５上にＴａ_２Ｏ_５膜６をＡＬＤ法により形成することで図１に示す半導体装置が製造される。

図４は、バイアス耐湿試験時のドレイン電流の変化を示す図である。ゲート電極の保護膜がプラズマＣＶＤにより形成したＳｉＮ膜単層の場合、及び、ＡＬＤ法により形成したＴａ_２Ｏ_５膜単層の場合には、ドレイン電流が減少する。一方、本実施の形態１の場合では、１０００ｈｒ経過後もドレイン電流の減少は見られない。

以上説明したように本実施の形態では、半導体基板１との界面が良好なＳｉＮ膜５を形成し、その上にカバレッジが良好なＡＬＤ膜を形成する。これにより、水分の浸入による半導体基板１の表面の劣化を抑制できるため、厚膜化しなくても耐湿性を向上することができる。

また、Ｎ_２プラズマ処理を行って半導体基板１の表面の有機物残差及び酸素を除去した直後にゲート電極２上にＳｉＮ膜５をプラズマＣＶＤ法により形成する。これにより、半導体基板１とＳｉＮ膜５との界面の酸素はＮ_２プラズマ処理を行わない場合に比べて大幅に低減される。従って、半導体基板１の酸化反応が抑制される。その上にカバレッジが良好なＡＬＤ膜を形成することで、厚膜化しなくても耐湿性を向上することができる。

実施の形態２．
図５は、本発明の実施の形態２に係る半導体装置を示す断面図である。本実施の形態では、半導体基板１及びゲート電極２等の上にＴａ_２Ｏ_５膜６をＡＬＤ法により形成する。転写工程とエッチング工程によりＴａ_２Ｏ_５膜６の不要部分をエッチング除去する。半導体基板１にＮ_２プラズマ処理を行った直後に半導体基板１及びＴａ_２Ｏ_５膜６の全面にＳｉＮ膜５をプラズマＣＶＤ法により形成する。ＳｉＮ膜５は半導体基板１に直接的に接して両者の界面が形成されている。その他の構成は実施の形態１と同様である。

ＡＬＤ膜であるＴａ_２Ｏ_５膜６は緻密性が高くカバレッジが良好であるため、ゲート電極２のオーバーハング形状部においても表面からの水分浸入を抑制できる。また、Ｎ_２プラズマ処理を行った直後にＳｉＮ膜５を形成することで、ＧａＡｓ／ＳｉＮ膜界面の劣化を抑制できる。従って、Ｔａ_２Ｏ_５膜６の外周部と半導体基板１との界面からの水分の浸入を抑制することができる。この結果、厚膜化しなくても耐湿性を向上することができる。

実施の形態３．
図６は、本発明の実施の形態３に係る半導体装置を示す平面図である。図７は図６のＩ−ＩＩに沿った断面図である。本実施の形態では、転写工程とエッチング工程によりＳｉＮ膜５はＴａ_２Ｏ_５膜６の外周部のみ残して不要部分をエッチング除去する。ドライエッチングを用いることで、ゲート電極２上のＴａ_２Ｏ_５膜６を残しつつ、ＳｉＮ膜５のみを選択的に除去することができる。その他の構成は実施の形態２と同様である。

これにより、実施の形態２と同様の効果を得ることができる。即ち、ＳｉＮ膜５を半導体基板１及びＴａ_２Ｏ_５膜６の少なくとも外周部に形成すれば、Ｔａ_２Ｏ_５膜６の外周部と半導体基板１との界面からの水分の浸入を抑制することができる。また、ゲート電極２周辺の余分なＳｉＮ膜５を除去することで、ゲート容量の増加を抑制できる。その結果、高い耐湿性と高い高周波性能を有する半導体装置を実現できる。

実施の形態４.
図８は、本発明の実施の形態４に係る半導体装置を示す断面図である。実施の形態１〜３ではＴａ_２Ｏ_５などの酸化膜を用いたが、本実施の形態ではＡＬＤ法により形成したＳｉＮ膜７だけを保護膜として用いる。

続いて、本実施の形態に係る半導体装置の製造方法を説明する。まず、半導体基板１上にゲート電極２、ソース電極３及びドレイン電極４を形成する。次に、半導体基板１にＮ_２プラズマ処理を行った直後に半導体基板１及びゲート電極２等の上にＳｉＮ膜７をＡＬＤ法により形成する。具体的には、プラズマ源でＮＨ_３を励起して供給し、４００℃程度の低温でＳｉ層形成と窒化処理をレイヤー毎に行うことでＳｉＮ膜を成膜する。なお、ＳｉＮ膜７の代わりにＡｌＮなどの他の窒化膜を形成してもよい。

Ｎ_２プラズマ処理により半導体基板１の表面の酸素を効果的に除去した直後に同じ装置内で連続的にＳｉＮ膜７をＡＬＤ法により形成する。これにより、半導体基板１とＳｉＮ膜７との界面の酸素を低減できるため、界面からの水分の浸入を抑制することができる。また、ＡＬＤ法により、Ｔ字型のゲート電極２などの段差又はオーバーハング形状があっても良好なカバレッジの膜が得られる。この結果、厚膜化しなくても耐湿性を向上することができる。

実施の形態５．
図９は、本発明の実施の形態５に係る半導体装置のゲート電極の周辺を示す断面図である。ゲート電極２は、ＴａＯ膜８，９の間にＴａＯ膜８，９よりも誘電率が低いＳｉＯ膜１０を挿入した積層膜で覆われている。これらの層はＡＬＤ法により形成されている。また、ここでは３層構造の例を示すが、それ以上の多層膜としてもよい。その他の構成は実施の形態１〜３と同様である。

誘電率の低いＳｉＯ膜１０を挿入することで、Ｔａ_２Ｏ_５膜単層とした場合よりも誘電率を低減することができる。特にゲート電極２の下部と半導体基板１との間の膜がゲート容量に強く影響するため、ＳｉＯ膜１０を挿入することでゲート容量を低減でき、高周波性能の低下を抑制することができる。

１半導体基板、２ゲート電極、５，７ＳｉＮ膜、６Ｔａ_２Ｏ_５膜、８，９ＴａＯ膜、１０ＳｉＯ膜

Claims

半導体基板と、
前記半導体基板上に形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極の間において前記半導体基板上に形成されたゲート電極と、
前記半導体基板及び前記ゲート電極上に形成されたＳｉＮ膜と、
前記ＳｉＮ膜上に形成された酸化膜とを備え、
前記酸化膜は原子層が交互に積層された原子層堆積膜であり、第１及び第２のＴａＯ膜の間に前記第１及び第２のＴａＯ膜よりも誘電率が低い膜を挿入した積層膜であり、前記ソース電極及び前記ドレイン電極の前記ゲート電極に対向していない側面に隣接した部分でのみ前記半導体基板に直接形成されていることを特徴とする半導体装置。