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JP6581765B2 - ブートストラップ回路、およびブートストラップ回路を有する半導体装置 - Google Patents

ブートストラップ回路、およびブートストラップ回路を有する半導体装置 Download PDF

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Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、記憶装置、それらの駆動方法、または、それらの製造方法に関する。
なお、本明細書において、半導体装置とは半導体素子（トランジスタ、ダイオード等）を含む回路、及び同回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、半導体装置を有している場合がある。
容量結合を用いることで、電源電圧より高い電圧を生成するブートストラップ回路が知られている（例えば、特許文献１）。
チャネル形成領域が、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）等の酸化物半導体（ＯＳ）でなるトランジスタ（以下、ＯＳトランジスタと呼ぶ。）が知られている。酸化物半導体はシリコンよりもバンドギャップが大きいため、ＯＳトランジスタはオフ電流が極めて低くなることが知られている。例えば、特許文献２には、ＯＳトランジスタをメモリセルに用いることで、電源遮断後もデータの保持が可能な半導体装置が記載されている。
国際公開第２００６／０９６７４８号 特開２０１１−１８７９５０公報
本発明の一形態は、以下の少なくとも１つを課題とする。昇圧機能を有する新規な半導体装置を提供すること、半導体装置の小型化を図ること、半導体装置の低消費電力化を図ること、半導体装置の処理速度を向上させること、または、新規な半導体装置を提供すること。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
本発明の一形態は、第１、第２の信号が入力される第１、第２の入力端子と、出力端子と、第１のトランジスタと、第１のキャパシタと、第１の回路と、を有し、第１のキャパシタは、一方の端子が第２の入力端子に、他方の端子が出力端子に接続され、 第１のトランジスタは、第１の入力端子と出力端子間を接続し、かつ、第１の入力端子から出力端子へ順方向の電流が流れるようにダイオード接続されており、 第１の回路は、第１の信号が入力され、第１の信号がハイレベルである場合、出力端子の電圧をローレベルに維持する機能を有することを特徴とするブートストラップ回路である。
本発明の一形態は、第１、第２の信号が入力される第１、第２の入力端子と、出力端子と、第１、第２のトランジスタと、第１のキャパシタと、第１のインバータとを有し、第１のキャパシタは、一方の端子が第２の入力端子に、他方の端子が出力端子に接続され、第１のトランジスタは、第１の入力端子と出力端子間を接続し、かつ、第１の入力端子から出力端子へ順方向の電流が流れるようにダイオード接続されており、第２のトランジスタは、出力端子と第１の電圧が入力される配線間を接続し、ゲートが第１のインバータの出力ノードに接続され、第１のインバータの入力ノードは第１の入力端子に接続されているブートストラップ回路である。
本発明の一形態は、第１乃至第３の信号が入力される第１乃至第３の入力端子と、出力端子と、第１乃至第４のトランジスタと、第１、第２のキャパシタと、第１乃至第３のインバータとを有し、第３の入力端子が第１のインバータの入力ノードに接続され、第１のトランジスタは、第１のインバータの出力ノードと第２のトランジスタのゲート間を接続し、かつ、当該出力ノードから当該ゲートへ順方向の電流が流れるようにダイオード接続されており、第１のキャパシタは、一方の端子が第１の入力端子に、他方の端子が第２のトランジスタのゲートに接続され、第２のキャパシタは、一方の端子が第２の入力端子に、他方の端子が出力端子に接続され、第２のトランジスタは、第１の入力端子と出力端子間を接続し、かつ、第１の入力端子から出力端子へ順方向の電流が流れるようにダイオード接続されており、第３のトランジスタは、出力端子と第１の配線間を接続し、ゲートが第２のインバータの出力ノードに接続され、第２のインバータの入力ノードは第１の入力端子に接続され、第４のトランジスタは第２のトランジスタのゲートと第２の配線間を接続し、ゲートが第３のインバータの出力ノードに接続され、第３のインバータの入力ノードは第１のインバータの出力ノードに接続され、前記第１、第２の配線には第１の電圧が入力されるブートストラップ回路である。
本発明の一形態は、チャネルが酸化物半導体層に形成される第５のトランジスタを有し、上記形態のブートストラップ回路の出力端子から出力される信号が、第５のトランジスタのゲートに入力されることを特徴とする半導体装置である。
本発明の一形態により、昇圧機能を有する新規な半導体装置を提供することができる、または、半導体装置の小型化が可能になる、または半導体装置の消費電力を削減することが可能になる、または、半導体装置の処理速度を向上させることが可能になる、または、新規な半導体装置を提供することが可能になる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
ブートストラップ回路の構成の一例を示す回路図。 ブートストラップ回路の構成の一例を示す回路図。 ブートストラップ回路の駆動方法の一例を示すタイミングチャート。 ブートストラップ回路の構成の一例を示す回路図。 ブートストラップ回路の駆動方法の一例を示すタイミングチャート。 Ａ、Ｂ：メモリセルの構成の一例を示す回路図。 メモリセルの構成の一例を示す回路図。 メモリセルの構成の一例を示す回路図。 メモリセルの構成の一例を示す回路図。 記憶装置の構成の一例を示すブロック図。 メモリセルアレイの構成の一例を示すブロック図。 バックアップ時の記憶装置の駆動方法の一例を示すタイミングチャート。 リカバリ時の記憶装置の駆動方法の一例を示すタイミングチャート。 Ａ：記憶装置のデバイス構造の一例を示す断面図。Ｂ：トランジスタのデバイス構造の一例を示す断面図。 トランジスタのデバイス構造の一例を示す断面図。 Ａ、Ｂ：酸化物半導体の断面における高分解能ＴＥＭ像。Ｃ：図Ａの高分解能ＴＥＭ像の局所的なフーリエ変換像。 Ａ、Ｂ：酸化物半導体膜のナノビーム電子回折パターンを示す図。 Ａ、Ｂ：透過電子回折測定装置の構成例を示す図。 酸化物半導体膜のＣＡＡＣ化率を示す図。 Ａ、Ｂ：酸化物半導体の平面における高分解能ＴＥＭ像。 Ａ−Ｆ：電子機器の構成の一例を示す図。 Ａ−Ｆ：ＲＦＩＤタグの使用例を説明する図。
以下に、図面を用いて、本発明の実施の形態について詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
また、以下に複数の本発明の実施の形態を示すが、互いの実施の形態を適宜組み合わせることが可能なことは言うまでもない。また、１つの実施の形態の中に、いくつかの構成例が示される場合も、互い構成例を適宜組み合わせることが可能である。
また、発明の実施の形態の説明に用いられる図面において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ソースまたはドレインとして機能する２つの端子は、トランジスタのチャネル型及び各端子に与えられる電圧の高低によって、一方がソースとなり他方がドレインとなる。一般的に、ｎチャネル型トランジスタでは、低い電圧が与えられる端子がソースと呼ばれ、高い電圧が与えられる端子がドレインと呼ばれる。逆に、ｐチャネル型トランジスタでは、低い電圧が与えられる端子がドレインと呼ばれ、高い電圧が与えられる端子がソースと呼ばれる。
以下では、回路構成やその動作の理解を容易にするため、トランジスタの２端子の一方をソースに、他方をドレインに限定して説明する場合がある。ｎチャネル型トランジスタの場合、ハイレベル（Ｈレベル）の信号および電源電圧が主として入力される端子（電極）をドレインと呼び、ローレベル（Ｌレベル）の信号および電源電圧が主として入力される端子（電極）をソースと呼ぶことにする。ｐチャネル型トランジスタの場合は、その逆である。もちろん、駆動方法によっては、トランジスタの各端子に印加される電圧の大小関係が変化し、ソースとドレインが入れ替わる場合がある。したがって、本発明の形態に係る半導体装置において、トランジスタのソースとドレインの区別は、明細書での記載に限定されるものではない。
また、本発明の一形態において、スイッチとしては、様々な形態のものを用いることができる。スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有し、例えば、経路１に電流を流すことができるようにするか、経路２に電流を流すことができるようにするかを選択して切り替える機能を有している。スイッチの一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。スイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
なお、スイッチとしてトランジスタを用いる場合、そのトランジスタは単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流を抑えたい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタの一例としては、ＬＤＤ領域を有するトランジスタ、又はマルチゲート構造を有するトランジスタなどがある。
なお、スイッチとしてトランジスタを用いる場合、スイッチとして動作させるトランジスタのソースの電位が、低電源電圧（ＶＳＳ、ＧＮＤ、０Ｖなど）の電位に近い値で動作する場合は、スイッチとしてｎチャネル型トランジスタを用いることが望ましい。反対に、ソースの電位が、高電源電圧（ＶＤＤなど）の電位に近い値で動作する場合は、スイッチとしてｐチャネル型トランジスタを用いることが望ましい。なぜなら、ｎチャネル型トランジスタではソースが低電源電圧の電位に近い値で動作するとき、ｐチャネル型トランジスタではソースが高電源電圧の電位に近い値で動作するとき、ゲートとソースとの間の電圧の絶対値を大きくできるからである。そのため、スイッチとして、より正確な動作を行うことができるからである。または、トランジスタがソースフォロワ動作をしてしまうことが少ないため、出力電圧の大きさが小さくなってしまうことが少ないからである。
なお、スイッチとして、ｎチャネル型トランジスタとｐチャネル型トランジスタとの両方を用いて、ＣＭＯＳ型のスイッチを用いてもよい。ＣＭＯＳ型のスイッチにすると、ｐチャネル型トランジスタとｎチャネル型トランジスタとのどちらか一方が導通すれば、電流が流れるため、スイッチとして機能しやすくなる。よって、スイッチへの入力信号の電圧が高い場合でも、低い場合でも、適切に電圧を出力させることができる。または、スイッチをオン又はオフさせるための信号の電圧振幅値を小さくすることができるので、消費電力を小さくすることができる。
なお、スイッチとしてトランジスタを用いる場合、スイッチは、入力端子（ソースまたはドレインの一方）と、出力端子（ソースまたはドレインの他方）と、導通を制御する端子（ゲート）とを有している場合がある。一方、スイッチとしてダイオードを用いる場合、スイッチは、導通を制御する端子を有していない場合がある。したがって、トランジスタよりもダイオードをスイッチとして用いた方が、端子を制御するための配線を少なくすることができる。
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
（実施の形態１）
本実施の形態では、半導体装置の一例としてブートストラップ回路について説明する。
＜＜ブートストラップ回路の構成例１＞＞
図１は、ブートストラップ回路の構成の一例を示す回路図である。ブートストラップ回路１１は、入力端子２１、出力端子２２、入力端子２３、キャパシタ３１、ダイオードＤ３１、トランジスタＭ３２、およびインバータＩＮＶ３２を有する。
ブートストラップ回路１１は、入力端子２１から入力される信号または電圧を昇圧して、出力端子２２から出力する機能を有する。ここでは、入力端子２１に入力される信号をＯＳＧ＿ＩＮと呼び、出力端子２２から出力される信号をＯＳＧと呼ぶ。入力端子２３は、ブートストラップ動作を制御する制御信号ＢＳＥが入力される端子である。
なお、以下の説明において、インバータＩＮＶ３２を、ＩＮＶ３２と省略して記載する場合がある。これは、他の信号、電圧、回路、素子および配線などについても同様である。
キャパシタ３１は、ブートストラップ回路においてブートストラップキャパシタ（ＢＳＣ）と呼ばれており、一方の端子が入力端子２３に接続され、他方の端子は出力端子２２に接続されている。また、ダイオードＤ３１は、ブートストラップダイオード（ＢＳＤ）と呼ばれる場合があり、カソードが入力端子２１に接続され、アノードがキャパシタ３１に接続されている。ここでは、キャパシタ３１をＢＳＣと呼び、ダイオードＤ３１をＢＳＤと呼ぶ場合がある。
なお、回路図において、回路記号で表される素子や回路のデバイス構造は特段限定されるものではない、例えば、ＩＮＶ３２等のインバータは、ＣＭＯＳトランジスタにより構成することができるし、あるいは、ｎチャネル型トランジスタのみで構成してもよいし、ｐチャネル型トランジスタのみで構成することもできる。また、ＢＳＣ等のキャパシタは、例えば、ＭＩＭ型の容量素子で構成すればよい。また、回路構成によっては、キャパシタをＭＯＳ容量で構成してもよいし、また、意図的に形成した素子ではなく、配線間の寄生容量等を利用してもよい。
また、ＢＳＤは、整流性を有する素子や回路で構成すればよく、例えば、ダイオード素子や、ダイオード接続されたトランジスタで構成することができる。図２に、ＢＳＤをゲートとドレインが接続された（ダイオード接続された）トランジスタＭ３１で構成した例を示す。図２の例では、トランジスタＭ３１のゲートおよびドレインが入力端子２１に接続され、ソースがＢＳＣに接続されている。なお、ＢＳＤをダイオード接続されたｐチャネル型トランジスタで構成することもできる。この場合は、ソースが入力端子２１に接続され、ゲートおよびドレインがＢＳＣに接続される。
Ｍ３２とＩＮＶ３２は、キーパー回路３２を構成している。ＩＮＶ３２の入力ノードは、ＢＳＤのカソードに接続され、その出力ノードは、Ｍ３２のゲートに接続されている。Ｍ３２のソースは、低電源電圧ＶＬが供給される配線に接続され、そのドレインは、出力端子２２およびＢＳＣの一方の端子に接続されている。
低電源電圧ＶＬとして、接地電位（ＧＮＤ）を用いてもよい。なお、一般に、電位や電圧の値は相対的なものである。したがって、接地電位の値は、０ボルトであるとは限らないものとする。
また、キーパー回路３２は、図１の構成に限定されない。例えば、トランジスタＭ３２のみで構成することができる。この場合は、ブートストラップ回路１１の外部でＯＳＧ＿ＩＮの反転信号を生成し、それをトランジスタＭ３２のゲートに入力するようにすればよい。
キーパー回路３２は、ブートストラップ回路１１が待機状態のとき、出力端子２２の電圧レベルをＬレベルに維持するための機能を有する。ブートストラップ回路１１が待機状態の期間、信号ＯＳＧ＿ＩＮはＬレベルである。よって、Ｍ３２は、ゲートにＩＮＶ３２によりＨレベルの電圧が供給されるため、オン状態となるので、この期間は出力端子２２の電圧はＶＬに維持されることになる。
＜＜駆動方法例１＞＞
図３を参照して、ブートストラップ回路１１の駆動方法を説明する。図３はブートストラップ回路１１の駆動方法の一例を示すタイミングチャートであり、ブートストラップ回路１１の動作時の信号波形を示す。ここでは、入力信号（ＯＳＧ＿ＩＮ、ＢＳＥ）のＬレベルの電圧はＶＬであり、Ｈレベルの電圧はＶＨ（高電源電圧）としている。
ＯＳＧ＿ＩＮがＨレベルの期間ｔ１１−ｔ１４は、ブートストラップ回路１１が動作状態にある期間である。
＜ｔ１１−ｔ１２：プリチャージ＞
ｔ１１−ｔ１２は、出力端子２２のプリジャージが行われる。ＢＳＥはＬレベルである。ｔ１１で、ＯＳＧ＿ＩＮが立ち上がると、ＢＳＤの整流機能により入力端子２１から出力端子２２間を電流が流れる。この電流によりＢＳＣが充電されるため、出力端子２２の電圧が上昇する。一定期間が経過すると、ＯＳＧの電圧はＶＨ１と一定になる。ＶＨ１は、ＶＨよりもＭ３１のしきい値電圧（Ｖｔｈ３１）分低い電圧である。
＜ｔ１２−ｔ１３：ブートストラップ＞
ＢＳＥがＬレベルからＨレベルになると、出力端子２２が昇圧される。ＯＳＧの電圧は、ＢＳＣの容量に応じた電圧（ΔＶｂｓ）分上昇し、電圧ＶＨ２（＝ＶＨ１＋ΔＶｂｓ）となる。期間ｔ１２−ｔ１３のブートストラップ回路１１の出力信号ＯＳＧが、高電源電圧またはＨレベルの信号として用いられる。よって、ＢＳＥをＨレベルにする期間（ｔ１２−ｔ１３）は、ＯＳＧを出力する回路に応じて決定すればよい。
なお、ＢＳＣ（キャパシタ３１）の容量をＣ３１、出力端子２２の容量（寄生容量や、結合容量等）をＣ２２とする場合、ΔＶｂｓは、式（１）で表される。
＜ｔ１３−ｔ１４：ディスチャージ＞
ｔ１３−ｔ１４で、ＢＳＥのみＬレベルにする。ＢＳＥをＬレベルにすることで、ＢＳＣの結合容量により、ＯＳＧの電圧は電圧ＶＨ１まで低下する。
＜ｔ１４以降：待機＞
ｔ１４においてＯＳＧ＿ＩＮもＬレベルにする。キーパー回路３２の動作により、出力端子２２は降圧され、ＶＬに維持される。
図２に示すように、ブートストラップ回路１１は少ない素子（４つのトランジスタと１つのキャパシタ）により、入力信号（ＯＳＧ＿ＩＮ）の電圧を上昇させることが可能である。キャパシタ３１（ＢＳＣ）の容量Ｃ３１は、出力端子２２の容量Ｃ２２との比、および必要な出力電圧値（ＶＨ２）によって決めることができる。例えば、実施の形態２で示すように、ブートストラップ回路１１を、メモリセルアレイの駆動信号の生成回路に用いる場合、出力端子２２に多数のメモリセルが接続されることになり、Ｃ２２が非常に大きくなる。式（１）で示すように、Ｃ２２が大きいと、高いΔＶｂｓを得るには、Ｃ３１を大きくする必要があり、その結果、キャパシタ３１のサイズが大きくなってしまう。また、図２の例では、ｎチャネル型のトランジスタＭ３１のスイッチング動作によりＢＳＣを充電するため、充電に時間がかかる。その結果、プリチャージ期間を長くすることが必要になり、例えば、数μ秒程度の時間が必要な場合がある。
以下、これらの課題を解決することが可能なブートストラップ回路の他の構成例を示す。
＜＜ブートストラップ回路の構成例２＞＞
図４は、ブートストラップ回路の構成例を示す回路図である。図４に示すように、ブートストラップ回路１２は、入力端子（２１、２３、２４）、出力端子２２、トランジスタＭ４１−Ｍ４４、キャパシタ（４１、４２）、インバータ（ＩＮＶ４１、ＩＮＶ４３、ＩＮＶ４４）を有する。トランジスタＭ４１−Ｍ４４はｎチャネル型トランジスタである。インバータ（ＩＮＶ４１、ＩＮＶ４３、ＩＮＶ４４）は、例えば、ＣＭＯＳトランジスタで構成すればよい。
ブートストラップ回路１２は、入力端子２１から入力される信号を昇圧して、出力端子２２から出力する機能を有する。ブートストラップ回路１２には、制御信号として、信号ＢＳＥ１および信号ＢＳＥ２が入力される。ＢＳＥ１は入力端子２４に入力され、ＢＳＥ２は入力端子２３に入力される。
キャパシタ４１、４２は、それぞれブートストラップキャパシタ（ＢＳＣ）として設けられている。ここでは、キャパシタ４１をＢＳＣ１と呼び、キャパシタ４２をＢＳＣ２と呼ぶ場合がある。
キャパシタ４１の一方の端子はトランジスタＭ４２のゲートに接続され、他方の端子は入力端子２１に接続されている。ここでは、トランジスタＭ４２のゲートをノードＳＷＧと呼ぶことにする。トランジスタＭ４２のソースは出力端子２２に接続されている。キャパシタ４２は、入力端子２３と出力端子２２間を接続している。
ＩＮＶ４１は、入力ノードが入力端子２４に接続され、出力ノードはトランジスタＭ４１のドレインに接続されている。トランジスタＭ４１は、ブートストラップダイオード（ＢＳＤ）を構成する。Ｍ４１はダイオード接続されており、そのソースはノードＳＷＧに接続されている。なお、図４は、ＢＳＤを、ダイオード接続されたｎチャネル型トランジスタで構成した例を示しているが、ダイオードやダイオード接続されたｐチャネル型トランジスタ等、整流特性を有する素子または回路で構成してもよい。
ＩＮＶ４３とトランジスタＭ４３は、出力端子２２に対するキーパー回路４３を構成し、ＩＮＶ４４とトランジスタＭ４４は、ノードＳＷＧに対するキーパー回路４４を構成する。キーパー回路４３、４４は、キーパー回路３２と同様に動作する。キーパー回路４３は、ＯＳＧ＿ＩＮがＬレベルである期間、出力端子２２の電圧をＬレベルに維持する。また、キーパー回路４４は、ＢＳＥ１がＨレベルである期間（ＩＮＶ４１の出力がＬレベルである期間）、ノードＳＷＧをＬレベルに維持する。
また、キーパー回路４３は、トランジスタＭ４３でなるスイッチのみで構成することができる。この場合、ブートストラップ回路１２の外部から、ＯＳＧ＿ＩＮの反転信号をＭ４３のゲートに入力するようにすればよい。また、キーパー回路４４も、トランジスタＭ４４でなるスイッチのみで構成することができる。この場合、ＢＳＥ１がＭ４３のゲートに入力されるようにすればよい。
＜＜駆動方法例２＞＞
図５を参照して、ブートストラップ回路１２の駆動方法を説明する。図５はブートストラップ回路１２の駆動方法の一例を示すタイミングチャートであり、ブートストラップ回路１２のブースティング動作時の信号波形を示す。ここでは、入力信号（ＯＳＧ＿ＩＮ、ＢＳＥ１、ＢＳＥ２）のＬレベルの電圧はＶＬとし、Ｈレベルの電圧はＶＨとしている。
＜ｔ２１以前：待機＞
ＯＳＧ＿ＩＮがＨレベルの期間（ｔ２１−ｔ２５）は、ブートストラップ回路１２が動作状態であり、それ以前は、待機状態である。待機状態では、入力信号（ＯＳＧ＿ＩＮ、ＢＳＥ１、ＢＳＥ２）はＬレベルである。ＩＮＶ４１の出力がＨレベルとなるため、ＢＳＤ１（トランジスタＭ４１）に順方向の電流が流れるので、ＢＳＣ１（キャパシタ４１）が充電され、ノードＳＷＧはＶＬからＶＨ５に充電される。ＶＨ５は、ＶＨよりもトランジスタＭ４１のしきい値電圧（Ｖｔｈ４１）分低い電圧である。ＯＳＧの電圧は、キーパー回路４３の動作により、ＶＬに維持されている。
＜ｔ２１−ｔ２３：プリチャージ＞
ｔ２１−ｔ２２では、ＯＳＧ＿ＩＮのみＨレベルにする。ＢＳＣ１による容量結合によりノードＳＷＧの電圧が上昇され、ＶＨ６（＝ＶＨ５＋ΔＶｂｓ１）となる。
なお、キャパシタ４１（ＢＳＣ１）の容量をＣ４１、ノードＳＷＧの容量（Ｍ４１のソース、Ｍ４４ドレイン、Ｍ４２のゲートとの結合容量）をＣｓｗｇとした場合、ΔＶｂｓ１は、式（２）で表される。
ノードＳＷＧの電圧の上昇により、トランジスタＭ４２はオン状態となるため、入力端子２１と出力端子２２が接続される。トランジスタＭ４２のゲートにはＶＨ６が印加されているため、トランジスタＭ４２のソースの電圧は、トランジスタＭ４２のしきい値電圧の影響を受けず、そのドレイン電圧と同じＶＨとなる。つまり、プリチャージ動作により、ＯＳＧの電圧は、ＶＬからＶＨ３＝ＶＨに上昇される。
このように、ブートストラップ回路１２では、トランジスタＭ４２のしきい値電圧による電圧降下が生じず、プリチャージにより、ＯＳＧをＯＳＧ＿ＩＮと同じ電圧にまで上昇させることができる。したがって、ＢＳＣ２（キャパシタ４２）の容量を、ブートストラップ回路１１のＢＳＣ（キャパシタ３１）よりも小さくすることが可能である。また、Ｍ４２のゲート―ソース間電圧を高くできるため、Ｍ４２がｎチャネル型トランジスタであっても、ＢＳＣ２の充電を短期間で行うことができるため、プリチャージ期間を短くすることができる。
ｔ２２で、ＢＳＥ１をＨレベルする。キーパー回路４４により、ノードＳＷＧの電圧は降下し、Ｌレベル（ＶＬ）とされる。これにより、トランジスタＭ４２がオフ状態となるが、ＯＳＧ（出力端子２２）の電圧はＢＳＣ２で保持されているため、変動しない。
＜ｔ２３−ｔ２４：ブートストラップ＞
ｔ２３−ｔ２４において、ＢＳＣ２による容量結合により、出力端子２２を昇圧する。ｔ２３で、ＢＳＥ２がＬレベルからＨレベルになると、ＢＳＥ２の容量値に応じた電圧ΔＶｂｓ２分、ＯＳＧの電圧も上昇し、電圧ＶＨ４＝ＶＨ３＋ΔＶｂｓ２となる。
この期間のブートストラップ回路１２の出力信号ＯＳＧが、高電源電圧またはハイレベルの信号として用いられる。よって、ＢＳＥ２をＨレベルにする期間（ｔ２３−ｔ２４）は、ＯＳＧを出力する回路に応じて決定すればよい。
なお、ＢＳＣ２（キャパシタ４２）の容量をＣ４２、出力端子２２の容量をＣ２２とする場合、ΔＶｂｓ２は、式（３）で表される。
＜ｔ２４−ｔ２５：ディスチャージ＞
ＢＳＥ２をＬレベルにすることで、ＢＳＣ２による容量結合の作用で、出力端子２２の電圧はＶＨ３＝ＶＨに低下する。
＜ｔ２５以降：待機＞
ｔ２５においてＯＳＧ＿ＩＮもＬレベルにする。これにより、全ての入力信号（ＯＳＧ＿ＩＮ、ＢＳＥ１、ＢＳＥ２）がＬレベルとなり、ブートストラップ回路１２は待機状態となる。
以上が、ブートストラップ回路１２の駆動方法の一例である。上述したように、ブートストラップ回路１２では、ＢＳＣ１（キャパシタ４１）によって、ノードＳＷＧの電圧をプリチャージしているため、ブートストラップ回路１１よりもプリチャージ期間を短縮することができる。また、プリチャージにより、トランジスタのしきい値電圧の影響を受けずに出力信号ＯＳＧの電圧を入力信号ＯＳＧ＿ＩＮと同じ電圧ＶＨにまで上昇させることができる。
また、ノードＳＷＧに接続する素子数は、出力端子２２に接続する素子数よりも少ないため、容量Ｃｓｗｇは、出力端子２２の容量Ｃ２２と比較して非常に小さい。したがって、式（２）で示すように、トランジスタＭ４２をオン状態にするために必要な電圧ＶＨ６＝（ＶＨ―Ｖｔｈ４１）＋ΔＶｂｓ１を得るために、ＢＳＣ１のＣ４１は、ＢＳＣ２の容量Ｃ４２よりも十分小さくすることができ、例えば、ＢＳＣ１の容量Ｃ４１は、ＢＳＣ２の容量Ｃ４２の数分の１程度、または、１０分の１程度にすることができる。
また、上述したように、Ｃ４２は、ＢＳＣの容量Ｃ３１よりも小さくすることが可能であるので、Ｃ４１とＣ４２の合計は、ブートストラップ回路１１のＢＳＣの容量Ｃ３１よりも小さくすることができる。したがって、ブートストラップ回路１２は、ブートストラップ回路１１よりも素子数、配線数が増加しているが、ブートストラップキャパシタ（ＢＳＣ１、ＢＳＣ２）のレイアウト面積が削減できるので、ブートストラップ回路１１よりもレイアウト面積を小さくすることができる。また、ブートストラップキャパシタの充放電時のエネルギーを削減することができる。
本実施の形態に係るブートストラップ回路は、高電源電圧を生成する回路として、様々な半導体装置に組み込むことができる。ブートストラップ回路を組み込ことで、内部で必要な電圧を生成することで、外部から入力される電源電圧の数を減らす、あるいは、外部から入力される電源電圧を小さくすることができる。
以下、実施の形態２において、ブートストラップ回路が設けられた半導体装置について説明する。
（実施の形態２）
アレイ状に配列された複数の回路と、回路の配列に対応した制御用信号線と、制御用信号線へ制御信号を出力するドライバ回路を有する半導体装置が知られている。代表的には、複数の画素回路を有するアクティブマトリクス型表示装置（例えば、液晶表示装置エレクトロルミネセンス表示装置）がある。また、複数のメモリセルがアレイ状に配列された記憶装置（代表的には、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等）がある。
画素回路や、メモリセルに、ドライバ回路の電源電圧よりも大きな振幅の制御信号を供給する必要な場合がある。このような制御信号を生成する回路として、実施の形態１のブートストラップ回路をドライバ回路に組み込むことで、外部から入力される電源電圧を増やすことなく、半導体装置を安定して動作させることが可能になる。高電源電圧が必要な制御信号として、例えば、記憶装置の消去用信号、あるいは書き込み用信号である。
また、ＯＳトランジスタは、ドーパントの添加によるしきい値電圧の制御が困難なため、Ｓｉトランジスタよりもしきい値電圧が高くなる場合がある。そのため、ＯＳトランジスタとＳｉトランジスタを組み合わせた半導体装置では、ＯＳトランジスタを制御するためには、Ｓｉトランジスタの制御信号よりも大きな振幅を有する信号を生成することが必要になる場合がある。そのような半導体装置に、実施の形態１に係るブートストラップ回路は、非常に適している。以下、ブートストラップ回路が組み込まれた半導体装置の一例として、ＯＳトランジスタが用いられたメモリセルを有する記憶装置について説明する。以下、図６−図９を参照して、いくつかのメモリセルの構成例を示す。なお、これら図面において ”Ｍｏｓ”が付されたトランジスタは、ＯＳトランジスタであることを示している。他の符号が付されたトランジスタはＳｉトランジスタである。なお、ＯＳトランジスタは、ｎチャネル型のトランジスタである。
＜＜メモリセルの構成例１＞＞
図６Ａおよび図６Ｂは、メモリセルの構成例の一例を示す回路図である。図６Ｂは、図６Ａの論理回路（インバータ）をＣＭＯＳトランジスタで構成した例を示している。
メモリセル１００は、トランジスタ（Ｍ１０１、Ｍ１０２、Ｍｏｓ１、Ｍｏｓ２）、インバータ（ＩＮＶ１０１、ＩＮＶ１０２）およびキャパシタ（Ｃ１０１、Ｃ１０２）を有する。メモリセル１００は、配線（ＷＬ、ＢＬ、ＢＬＢ、ＢＲＬ）に接続されている。また、メモリセル１００には、低電源電圧としてＶＳＳが供給される。また、配線ＶＩＬにより高電源電圧（ＶＤＤ）が供給される。
ＩＮＶ１０１とＩＮＶ１０２は、入力ノードと出力ノードが互いに接続され、インバータループ回路を構成している。Ｍ１０１、Ｍ１０２のゲートはＷＬに接続されている。Ｍ１０１は、ＢＬとＩＮＶ１０１の入力ノード間を接続するスイッチとして機能し、Ｍ１０２は、ＢＬＢとＩＮＶ１０２の入力ノード間を接続するスイッチとして機能する。
ＷＬは、書き込み／読み出し用ワード線として機能し、メモリセルの選択用信号（ＷＬＥ）がワード線ドライバ回路から入力される。ＢＬ、ＢＬＢは、データ信号Ｄ、ＤＢを供給するビット線として機能する。データ信号ＤＢは、データ信号Ｄの論理値が反転された信号である。データ信号Ｄ、ＤＢは、ビット線ドライバ回路から供給される。また、ＢＬ、ＢＬＢは、メモリセル１００から読み出したデータを出力回路に出力するための配線でもある。
メモリセル１００は、フリップフロップ回路（ＩＮＶ１０１、ＩＮＶ１０２、Ｍ１０１、Ｍ１０２）に、一対のメモリ回路（Ｍｏｓ１、Ｃ１０１）、（Ｍｏｓ２、Ｃ１０２）を設けた回路に相当する。メモリ回路（Ｍｏｓ１、Ｃ１０１）、（Ｍｏｓ２、Ｃ１０２）は、それぞれ、ノードＮＥＴ１、ノードＮＥＴ２で保持されているデータをバックアップするための回路である。これらのメモリ回路は、ＯＳトランジスタをオン状態にすることで、キャパシタを充電または放電して、データを書き込み、これをオフ状態にすることで、キャパシタで電圧としてデータを保持するものである。
トランジスタＭｏｓ１、Ｍｏｓ２のゲートは、配線ＢＲＬに接続されている。配線ＢＲＬには、信号ＯＳＧが入力される。信号ＯＳＧは、実施の形態１に係るブートストラップ回路（図１、図４）で生成される信号である。信号ＯＳＧによりメモリセル１００が駆動され、バックアップ、またはリカバリが行われる。
以下、メモリ回路（Ｍｏｓ１、Ｃ１０１）、（Ｍｏｓ２、Ｃ１０２）の構成とその動作について説明する。
ノードＦＮ１、ＦＮ２が、データを電圧として保持するデータ保持部である。トランジスタＭｏｓ１をオン状態にすることで、ノードＮＥＴ１とノードＦＮ１が接続され、ノードＦＮ１にノードＮＥＴ１で保持している電圧が印加される。また、トランジスタＭｏｓ２をオン状態にすることで、ノードＮＥＴ２とノードＦＮ２が接続され、ノードＦＮ２にノードＮＥＴ２で保持している電圧が印加される。そして、トランジスタＭｏｓ１、Ｍｏｓ２をオフ状態にすることで、ノードＦＮ１、ＦＮ２が電気的に浮遊状態となり、メモリ回路はデータの保持状態となる。
例えば、ノードＦＮ１がＨレベルである場合、Ｃ１０１から電荷がリークして徐々にその電圧が低下してしまうおそれがあるが、Ｍｏｓ１はオフ状態でのソースードレイン間を流れるリーク電流（オフ電流）が極めて小さいＯＳトランジスタであるため、ノードＦＮ１の電圧の変動が抑えられる。つまり、Ｍｏｓ１およびＣ１０１でなる回路を不揮発性のメモリ回路として動作させることが可能である。また、Ｍｏｓ２およびＣ１０２でなる回路も同様である。これらの回路を、メモリセル１００のバックアップ用メモリ回路として用いることができる。
ＯＳトランジスタのきわめて低いオフ電流は、酸化物半導体が、Ｓｉ、Ｇｅ等の１４族の半導体よりもバンドギャップが広い（３．０ｅＶ以上）ためである。オフ電流が極めて低いとは、チャネル幅１μｍあたりのオフ電流が１００ｚＡ以下であることをいう。オフ電流は少ないほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ／μｍ以下であることがさらに好ましい。
電子供与体（ドナー）となる水分または水素等の不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは、このような酸化物半導体を高純度化酸化物半導体と呼ぶことにする。高純度化酸化物半導体層でチャネルを形成することで、ＯＳトランジスタの規格化されたオフ電流を数ｙＡ／μｍ−数ｚＡ／μｍ程度に低くすることができる。なお、酸化物半導体、およびＯＳトランジスタについては、実施の形態３、４にて説明する。
データのリカバリも、トランジスタＭｏｓ１、Ｍｏｓ２をオン状態にすることで行われる。ＩＮＶ１０１、ＩＮＶ１０２への電源供給を停止した状態で、トランジスタＭｏｓ１およびＭｏｓ２をオン状態にする。ノードＦＮ１とノードＮＥＴ１とを接続し、ノードＦＮ１からノードＮＥＴ１にデータを書き戻す。また、トランジスタＭｏｓ２も同様に動作し、データがノードＦＮ２からノードＮＥＴ２に書き戻される。そして、ＩＮＶ１０１、ＩＮＶ１０２への電源供給を再開し、しかる後トランジスタＭｏｓ１、Ｍｏｓ２をオフ状態にする。
以上述べたように、メモリセル１００でメモリセルアレイを構成することにより、バックアップ機能を備えたＳＲＡＭを提供することが可能になる。また、キャパシタと、キャパシタの充放電を制御するＯＳトランジスタとにより、リフレッシュ動作をせずにデータ保持が可能なメモリ回路を構成することができる。このメモリ回路のＯＳトランジスタのオン、オフを制御するための信号生成回路として、実施の形態１に係るブートストラップ回路が用いることができる。
以下、このようなメモリ回路を有するメモリセルの他の構成例ついて説明する。
＜＜メモリセルの構成例２＞＞
図７は、メモリセルの構成の一例を示す回路図である。メモリセル１０３は、トランジスタＭｏｓ３およびキャパシタＣ１０３を有する。ノードＦＮ３がデータ保持部であり、キャパシタＣ１０３の端子が接続されている。トランジスタＭｏｓ３は、ノードＦＮ３と配線ＢＬを接続するスイッチとして機能し、ゲートが配線ＷＬに接続されている。配線ＷＬに、メモリセル選択用信号として、信号ＯＳＧが入力される。
＜＜メモリセルの構成例３＞＞
図８は、メモリセルの構成の一例を示す回路図である。メモリセル１０４は、トランジスタＭｏｓ４、トランジスタＭ１０４およびキャパシタＣ１０４を有する。ノードＦＮ４がデータ保持部である。トランジスタＭｏｓ４は、ノードＦＮ４と配線ＢＬを接続するスイッチとして機能し、ゲートが配線ＷＬに接続されている。配線ＷＬに、信号ＯＳＧが入力される。キャパシタＣ１０４は、配線ＷＬＣとノードＦＮ４間を接続する。配線ＷＬＣは、書き込み動作、および読み出し動作時に、Ｃ１０４の端子に一定の電圧を供給するための配線である。トランジスタＭ１０４は、ｐチャネル型トランジスタであり、ゲートがノードＦＮ４に、ソースが配線ＳＬに、ドレインが配線ＢＬに接続されている。
データの書き込みは、配線ＷＬＣ、ＳＬに一定電圧を与えた状態で、トランジスタＭｏｓ４をオン状態にして、ノードＦＮ４を配線ＢＬに接続することで、行われる。データの読み出しは、配線ＢＬ、ＷＬＣ、ＳＬに一定電圧を与える。ノードＦＮ４の電圧に応じて、トランジスタＭ１０４のソースードレイン間を流れる電流値が変動する。トランジスタＭ１０４のソース―ドレイン電流により、配線ＢＬが充電あるいは放電されるので、配線ＢＬの電圧を検出することで、メモリセル１０４に保持されているデータ値を読み出すことができる。
なお、トランジスタＭ１０４は、ｎチャネル型トランジスタとすることができる。トランジスタＭ１０４の導電型に合わせて、配線（ＢＬ、ＳＬ、ＷＬＣ）に印加する電圧が決定される。
＜＜メモリセルの構成例４＞＞
図９は、メモリセルの構成の一例を示す回路図である。メモリセル１０５は、トランジスタＭｏｓ５、トランジスタＭ１０５、トランジスタＭ１０６およびキャパシタＣ１０５を有する。ノードＦＮ５がデータ保持部である。トランジスタＭｏｓ５は、ノードＦＮ５と配線ＢＬを接続するスイッチとして機能し、ゲートが配線ＷＬに接続されている。配線ＷＬに、信号ＯＳＧが入力される。配線ＢＬとキャパシタＣ１０５の端子との間が、トランジスタＭ１０５、Ｍ１０６により接続されている。トランジスタＭ１０５のゲートは配線ＲＷＬに接続され、トランジスタＭ１０６のゲートはノードＦＮ５に接続されている。また、キャパシタＣ１０５の他方の端子はノードＦＮ５に接続されている。
データの書き込みは、トランジスタＭｏｓ５をオン状態にして、ノードＦＮ５を配線ＢＬに接続することで行われる。データの読み出しは、トランジスタＭ１０５をオン状態にすることで行われる。ノードＦＮ５の電圧に応じて、トランジスタＭ１０６のソースードレイン間を流れる電流値が変動する。トランジスタＭ１０６のソース―ドレイン電流により、配線ＢＬが充電あるいは放電されるので、配線ＢＬの電圧を検出することで、メモリセル１０５に保持されているデータ値を読み出すことができる。
なお、トランジスタＭ１０５、Ｍ１０６は、ｐチャネル型トランジスタとすることができる。トランジスタＭ１０５、Ｍ１０６の導電型に合わせて、配線ＲＷＬに印加する電圧、キャパシタＣ１０５に印加する電圧を決定すればよい。
以上のメモリセル１０３−１０５により、不揮発性のランダム・アクセス・メモリを提供することが可能である。
次に、ＯＳトランジスタが用いられた記憶装置の構成例を示す。ここでは、一例として、メモリセル１００（図６）が用いられた記憶装置について説明する。
＜＜記憶装置の構成例＞＞
図１０は、記憶装置の構成の一例を示すブロック図である。記憶回路２００は、メモリセルアレイ２１０、ローデコーダ２２１、ワード線ドライバ回路２２２、ビット線ドライバ回路２３０、出力回路２４０、バックアップ／リカバリ（Ｂｋ／Ｒｃ）ドライバ回路２５０、コントロールロジック回路２６０、およびパワースイッチ回路２７０を有する。
ビット線ドライバ回路２３０は、カラムデコーダ２３１、プリチャージ回路２３２、センスアンプ２３３、および書き込み回路２３４を有する。プリチャージ回路２３２は、配線（ＢＬ、ＢＬＢ）をプリチャージする機能、および同じ列の配線ＢＬと配線ＢＬＢの電圧を均等にする機能を有する。センスアンプ２３３は、配線（ＢＬ、ＢＬＢ）から読み出されたデータ信号（Ｄ、ＤＢ）を増幅する機能を有する。増幅されたデータ信号は、出力回路２４０を介して、デジタルのデータ信号ＲＤＡＴＡとして記憶回路２００の外部に出力される。
また、記憶回路２００には、外部から電源電圧としてＶＳＳ、ＶＤＤが入力される。。
また、記憶回路２００には、クロック信号ＣＬＫ、制御信号（ＣＥ、ＧＷ、ＢＷ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。ＡＤＤＲは、ローデコーダ２２１およびカラムデコーダ２３１に入力され、ＷＤＡＴＡは書き込み回路２３４に入力される。
コントロールロジック回路２６０は、外部からの入力信号（ＣＥ、ＧＷ、ＢＷ）を処理して、ローデコーダ２２１、カラムデコーダ２３１の制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＧＷは、グローバル書き込みイネーブル信号であり、ＢＷは、バイト書き込みイネーブル信号である。コントロールロジック回路２６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
記憶回路２００は、メモリセル１００、Ｂｋ／Ｒｃドライバ回路２５０、およびパワースイッチ回路２７０以外は、標準的なＳＲＡＭと同様の構造を有しており、同様に動作させることができる。
図１１は、メモリセルアレイ２１０の構成の一例を示すブロック図である。メモリセルアレイ２１０は、複数のメモリセル（ＭＣ）１００がアレイ状に配列された構造を有する。メモリセルアレイ２１０は、メモリセル１００の配列に対応して、配線（ＷＬ、ＢＲＬ）が行ごとに設けられ、配線（ＢＬ、ＢＬＢ）が列ごとに設けられている。
同じ行のメモリセル１００は共通の配線ＷＬにより、ワード線ドライバ回路２２２に接続され、かつ共通の配線ＢＲＬによりＢｋ／Ｒｃドライバ回路２５０に接続されている。また、同じ列のメモリセル１００は、共通の配線（ＢＬ、ＢＬＢ）によりビット線ドライバ回路２３０に接続されている。
Ｂｋ／Ｒｃドライバ回路２５０は、バックアップ、リカバリ用のドライバ回路であり、配線ＢＲＬに出力する信号ＯＳＧを生成する機能を有する。Ｂｋ／Ｒｃドライバ回路２５０には、少なくとも１つのブートストラップ回路１２（図４）と、ブートストラップ回路１２の制御信号（ＯＳＧ＿ＩＮ、ＢＳＥ１、ＢＳＥ２）を生成する信号生成回路が設けられている。この信号生成回路は、信号ＰＧおよびＣＬＫに応じて、制御信号（ＯＳＧ＿ＩＮ、ＢＳＥ１、ＢＳＥ２）を生成し、ブートストラップ回路１２に出力する。
例えば、Ｂｋ／Ｒｃドライバ回路２５０には、ブートストラップ回路１２を１行ごとに設けてもよいし、複数行ごと（例えば、４行ごと）に設けてもよい。ブートストラップ回路１２の出力端子２２は、対応する行のＢＲＬに接続される。また、信号ＯＳＧを、１つのブートストラップ回路１２からメモリセルアレイ２１０の全ての配線ＢＲＬに出力するようにしてもよい。
なお、Ｂｋ／Ｒｃドライバ回路２５０に、ブートストラップ回路１２の代わりに、ブートストラップ回路１１（図１）を設けることもできる。
パワースイッチ回路２７０は、メモリセルアレイ２１０への電源（ＶＤＤ）供給を制御する回路であり、外部からの信号ＰＳＷにより制御される複数のスイッチを含む。これらスイッチがオン状態になることで、配線ＶＩＬが、ＶＤＤの入力端子に接続され、メモリセルアレイ２１０にＶＤＤが供給される。他方、これらスイッチがオフ状態になることで、メモリセルアレイ２１０へのＶＤＤの供給が遮断される。ここでは、信号ＰＳＷがＨレベルのとき、メモリセルアレイ２１０へＶＤＤが供給され、Ｌレベルのとき、ＶＤＤの供給が遮断されることにする。
なお、ブロック２０１の全ての回路、または一部の回路に対して、同様に電源供給を制御するパワースイッチ回路を設けてもよい。これにより、細粒度のパワーゲーティングが可能になる。
＜＜記憶装置の駆動方法例＞＞
記憶回路２００では、各メモリセル１００がバックアップ用のメモリ回路を備えているため、メモリセルアレイ２１０のパワーゲーティングに連動して、バックアップおよびリカバリを行うことが可能である。以下、図１２、図１３を参照して、記憶回路２００のバックアップ、およびリカバリ動作について説明する。
＜バックアップ＞
図１２は、記憶回路２００のバックアップ動作の一例を示すタイミングチャートである。信号ＯＳＧが、Ｂｋ／Ｒｃドライバ回路２５０で生成され、配線ＢＲＬに出力される信号である。
＜ｔ３１以前：待機状態＞
待機状態では、ＰＳＷがＨレベルであり、メモリセルアレイ２１０にＶＤＤが供給されている状態である。ＣＬＫが記憶回路２００に供給されているが、ワード線ドライバ回路２２２、ビット線ドライバ回路２３０はで、信号の生成を停止している。メモリセルアレイ２１０の各配線ＷＬはＬレベルであり、配線ＢＬ、ＢＬＢには、プリチャージ回路２３２により、プリチャージ電圧（ＶＤＤ）が供給される。
＜ｔ３１−ｔ３３：バックアップ＞
ＰＳＷをＨレベルにして、メモリセルアレイ２１０にＶＤＤが供給されている状態で、バックアップが行われる。信号ＰＧが立ち上がると、Ｂｋ／Ｒｃドライバ回路２５０において、図１２に示すように、ブートストラップ回路１２を駆動する信号（ＯＳＧ＿ＩＮ，ＢＳＥ１、ＢＳＥ２）が生成され、全ての行のブートストラップ回路１２に同じタイミングで、それらの信号が出力される。ＢＳＥ２がＨレベルの期間（ｔ３２−ｔ３３）、信号ＯＳＧが最大振幅となり、全てのメモリセル１００において、トランジスタＭｏｓ１、Ｍｏｓ２がオン状態となる。これにより、メモリセル１００のノードＮＥＴ１、ＮＥＴ２で保持されているデータが、ノードＦＮ１、ノードＦＮ２に書き込まれる。そして、ｔ３４でＰＧがＬレベルとなると、Ｂｋ／Ｒｃドライバ回路２５０は、ＯＳＧ＿ＩＮ、ＢＳＥ１をＬレベルにする。これにより、Ｂｋ／Ｒｃドライバ回路２５０の出力信号ＯＳＧがＬレベルとなり、全てのメモリセル１００において、トランジスタＭｏｓ１、Ｍｏｓ２がオフ状態となり、ノードＦＮ１、ノードＦＮ２にてデータが保持される状態となる。これにより、バックアップ動作が完了する。
＜ｔ３４以降：電源オフ＞
ｔ３４において、パワースイッチ回路２７０の制御信号ＰＳＷがＬレベルとなり、メモリセルアレイ２１０への電源供給が遮断される。
＜リカバリ＞
図１３は、記憶回路２００のリカバリ動作の一例を示すタイミングチャートである。
＜ｔ４１以前：電源オフ＞
ｔ４１以前は、パワースイッチ回路２７０の制御信号ＰＳＷがＬレベルであり、メモリセルアレイ２１０への電源供給が遮断されている。
＜ｔ４１−ｔ４５：リカバリ＞
記憶回路２００を電源遮断状態から待機状態に復帰するため、バックアップされているデータをメモリセル１００のフリップフロップ（ＩＮＶ１０１、ＩＮＶ１０２、Ｍ１０１、Ｍ１０２）に書き戻す。ｔ４１でＢｋ／Ｒｃドライバ回路２５０の制御信号ＰＧがＨレベルとなる。期間ｔ４１−ｔ４５において、バックアップと同様に、Ｂｋ／Ｒｃドライバ回路２５０は、信号（ＯＳＧ＿ＩＮ、ＢＳＥ１、ＢＳＥ２）を生成し、各行のブートストラップ回路１２に出力する。
ＢＳＥ２がＨレベルの期間（ｔ４２−ｔ４４）、信号ＯＳＧが最大振幅となり、全てのメモリセル１００において、トランジスタＭｏｓ１、Ｍｏｓ２がオン状態となる。これにより、メモリセル１００のノードＦＮ１、ＦＮ２が、ノードＮＥＴ１、ノードＮＥＴ２に接続される。この期間中の時間ｔ４３に、信号ＰＳＷをＨレベルにして、メモリセルアレイ２１０へＶＤＤの供給を再開し、ＩＮＶ１０１、ＩＮＶ１０２を動作させる。これにより、ノードＮＥＴ１、ノードＮＥＴ２は、バックアップ前の元の電圧レベルに復帰する。
そして、ｔ４５でＰＧがＬレベルとなると、Ｂｋ／Ｒｃドライバ回路２５０は、ＯＳＧ＿ＩＮ、ＢＳＥ１をＬレベルにする。Ｂｋ／Ｒｃドライバ回路２５０の出力信号ＯＳＧがＬレベルとなり、全てのメモリセル１００において、トランジスタＭｏｓ１、Ｍｏｓ２がオフ状態となる。これにより、リカバリ動作が完了する。
＜ｔ４５以降：待機状態＞
リカバリの完了後、メモリセルアレイ２１０は、電源遮断前の状態に復帰し、待機状態となる。
図１２、図１３に示すように、Ｂｋ／Ｒｃドライバ回路２５０（ブートストラップ回路１２）により、配線ＢＲＬの出力端子２２のプリチャージ動作を、１クロック期間内で完了させることができる。したがって、バックアップ、リカバリを高速に行うことが可能である。図１２、図１３の例では、バックアップ、リカバリの時間は２．５クロック期間である。ここでは、クロック信号ＣＬＫの周波数は、５０ＭＨｚとしている。
ここでは、メモリセル１００（図６）を有する記憶回路について説明したが、他の構成例のメモリセル（図７−図９）でも同様に記憶回路を構成することができる。なお、図７−図９に示すメモリセルは、メモリセル１００と異なり電源電圧ＶＤＤの供給を必要としないので、Ｂｋ／Ｒｃドライバ回路２５０およびパワースイッチ回路２７０を設ける必要がない。ワード線ドライバ回路、およびビット線ドライバ回路の構成は、メモリセルの構成に合わせて適宜変更すればよい。ワード線ドライバ回路は、各行の配線ＷＬに信号ＯＳＧを供給するため、少なくとも、ブートストラップ回路１１または１２を設ければよい。
本実施の形態に係る記憶装置は、様々なプロセッサ（例えば、ＣＰＵ、マイクロコントローラ、ＦＰＧＡなどのプログラマブルデバイス、ＲＦＩＤタグ）のキャッシュメモリや、メインメモリ、あるいはストレージとして用いることができる。また、このようなプロセッサと本実施の形態に係る記憶装置は、様々な分野の電子機器に組み込むことが可能である。
＜＜レイアウト＞＞
標準的なＳＲＡＭに対して、記憶回路２００の異なる構成は、メモリセル１００に一対のメモリ回路（Ｍｏｓ１、Ｃ１０１）（Ｍｏｓ２、Ｃ１０２）が設けられており、また、Ｂｋ／Ｒｃドライバ回路２５０、およびパワースイッチ回路２７０を有する点である。実施の形態３で示すように、メモリセル１００は、標準的なＳＲＡＭのメモリセルにメモリ回路（Ｍｏｓ１、Ｃ１０１）（Ｍｏｓ２、Ｃ１０２）を積層して設けることができるため、メモリセルアレイ２１０の面積オーバヘッドは０％とすることが可能である。よって記憶回路２００の面積オーバヘッドは、Ｂｋ／Ｒｃドライバ回路２５０、およびパワースイッチ回路２７０によるものであるので、１０％未満（例えば、７％程度）に抑えることが可能である。
なお、記憶回路２００を大容量化するには、メモリセルアレイ２１０をサブアレイとして、複数のサブアレイをアレイ状に配列し、各サブアレイにドライバ回路（２２１、２２２、２３０、２５０）を設ければよい。また、コントロールロジック回路２６０、および出力回路２４０は、複数のサブアレイに対して１つ設ければよい。なお、コントロールロジック回路２６０や出力回路２４０の一部の回路をサブアレイ毎に設けてもよい。
（実施の形態３）
本実施の形態では、ＯＳトランジスタとＳｉトランジスタを含む半導体装置の具体的なデバイス構造について説明する。
＜＜デバイス構造＞＞
図１４Ａは、ＯＳトランジスタとＳｉトランジスタを含む半導体装置のデバイス構造の一例を示す断面図である。図１４Ａには、このような半導体装置として記憶回路２００を示している。なお、図１４Ａは、記憶回路２００を特定の切断線で切った断面図ではなく、記憶回路２００の積層構造を説明するための図面である。図１４Ａには、代表的に、記憶回路２００のメモリセル１００を構成するＩＮＶ１０１、トランジスタＭｏｓ１、キャパシタＣ１０１を示している。トランジスタＭｐ１１及びトランジスタＭｎ１１は、ＩＮＶ１０１を構成するＳｉトランジスタであり、Ｍｐ１１はｐチャネル型であり、Ｍｎ１１はｎチャネル型である。ＩＮＶ１０１上に、トランジスタＭｏｓ１およびキャパシタＣ１０１が積層されている。
半導体基板を用いて記憶回路２００が作製される。半導体基板として、バルク状の単結晶シリコンウエハ６０１が用いられている。なお、記憶回路２００の基板は、バルク状の単結晶シリコンウエハに限定されるものではなく、様々な半導体基板を用いることができる。例えば、単結晶シリコン層を有するＳＯＩ型半導体基板を用いてもよい。
トランジスタ（Ｍｐ１１、Ｍｎ１１）は、単結晶シリコンウエハ６０１に、公知のＣＭＯＳプロセスを用いて作製することができる。絶縁層６１０は、これらトランジスタを電気的に分離するための絶縁物である。トランジスタ（Ｍｐ１１、Ｍｎ１１）を覆って、絶縁層６１１が形成されている。絶縁層６１１上には、導電体６３１−６３３が形成されている。絶縁層６１１には設けられた開口に、導電体６２１−６２４が形成されている。導電体（６２１−６２４、６３１−６３３）により、図示のようにＭｐ１１とＭｎ１１を接続してＩＮＶ１０１を構成している。
トランジスタ（Ｍｐ１１、Ｍｎ１１）上には、配線工程（ＢＥＯＬ：ｂａｃｋ ｅｎｄ ｏｆ ｔｈｅ ｌｉｎｅ）により、１層または２層以上の配線層が形成される。ここでは、絶縁層６１２−６１４および導電体（６４１−６４５、６５１−６５６、６６１−６６５）により３層の配線層が形成されている。
この配線層を覆って絶縁層７１１が形成される。絶縁層７１１上に、トランジスタＭｏｓ１およびキャパシタＣ１０１が形成されている。
トランジスタＭｏｓ１は、酸化物半導体（ＯＳ）層７０１、導電体（７２１、７２２、７３１）を有する。ＯＳ層７０１にチャネル形成領域が存在する。導電体７３１はゲート電極を構成し、導電体７２１、７２２は、それぞれ、ソース電極、ドレイン電極を構成する。導電体７２２は、導電体６５１−６５６により、ＩＮＶ１０１に接続されている。
キャパシタＣ１０１は、ＭＩＭ型の容量素子であり、電極として導電体７２１および導電体７３２を有し、誘電体（絶縁膜）として、絶縁層７１２を有する。絶縁層７１２は、Ｍｏｓ１のゲート絶縁層を構成する絶縁物でもある。
Ｍｏｓ１およびＣ１０１を覆って、絶縁層７１３形成されている。絶縁層７１３上には、導電体７４１、７４２が形成されている。導電体７４１、７４２は、それぞれ、Ｍｏｓ１、Ｃ１０１に接続されており、これらの素子を配線層に設けられた配線に接続している。例えば図示のように、導電体７４１は、導電体（６６２−６６５、７２４）により、導電体６６１に接続されている。導電体７４２は、導電体（６４２−６４５、７２３）により、導電体６４１に接続されている。
半導体装置を構成する膜（絶縁膜、半導体膜、酸化物半導体膜、金属酸化物膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、ＭＯＣＶＤ（有機金属化学堆積）法やＡＬＤ（原子層成膜）法を使ってもよい。
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
記憶回路２００の絶縁層は、単層の絶縁膜で、または２層以上の絶縁膜で形成することができる。このような絶縁膜としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル等でなる膜があげられる。
なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
記憶回路２００の導電体は、単層の導電膜で、または２層以上の導電膜で形成することができる。このような導電膜としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム等の金属膜を用いることができる。また、これら金属を成分とする合金膜および化合物膜、リン等の不純物元素を含有させた多結晶シリコン膜等を用いることができる。
＜トランジスタの他の構成例＞
半導体装置を構成するＳｉトランジスタや、ＯＳトランジスタの構造は、図１４Ａに限定されるのもではない。例えば、ＯＳトランジスタに、バックゲートを設けてもよい。この場合、導電体（６４５、６５６、６６５）と、導電体（７２１−７２４）の間に、絶縁層およびその絶縁層上にバックゲートを構成する導電体を形成すればよい。
また、ＯＳトランジスタを図１４Ｂに示すような構造とすることができる。図１４Ｂの例では、トランジスタＭｏｓ１には、さらにＯＳ層７０３が設けられている。図１４ＢのＭｏｓ１も、ＯＳ層７０１にチャネル形成領域が設けられている。
図１４ＢのＭｏｓ１を作製するには、導電体７２１、７２２を形成した後、ＯＳ層７０３を構成する酸化物半導体膜、絶縁層７１２を構成する絶縁膜、および導電体７３１を構成する導電膜を積層する。そして、この導電膜をエッチングするためのレジストマスクを用いて、この積層膜をエッチングすることで、ＯＳ層７０３、導電体７３１が形成される。この場合、キャパシタＣ１０１においては、絶縁層７１２は、導電体７３２に覆われていない領域が除去されている。
例えば、図１４ＡのトランジスタＭｏｓ１において、ＯＳ層７０１を構成元素の異なる酸化物で２層の酸化物半導体膜から形成する。この場合、下層は、Ｉｎ−Ｚｎ系酸化物膜とし、上層をＩｎ−Ｇａ−Ｚｎ系酸化物膜とする。あるいは、下層および上層とも、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜で形成することができる。
例えば、ＯＳ層７０１を、２層構造のＩｎ−Ｇａ−Ｚｎ系酸化物膜とする場合、一方を、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、または３：１：２の酸化物膜で形成し、他方をＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、または１：９：６の酸化物膜で形成することができる。
また、図１４Ｂにおいて、ＯＳ層７０１を２層構造とし、ＯＳ層７０３を単層構造とし、３層の酸化物半導体膜からトランジスタＭｏｓ１を形成してもよい。この場合も、３層のすべて、あるいは一部を異なる構成元素の酸化物半導体膜で形成してもよいし、３層を同じ構成元素の酸化物半導体膜で形成してもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜でＯＳ層７０１およびＯＳ層７０３を形成する場合、ＯＳ層７０１の下層とＯＳ層７０３は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、または１：９：６の酸化物膜で形成し、ＯＳ層７０１の上層は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、または３：１：２の酸化物膜で形成することができる。
図１５に、ＳｉトランジスタおよびＯＳトランジスタの他の構成例を示す。
図１５は、Ｓｉトランジスタ、ＯＳトランジスタの構成の一例を示す断面図である。図１５において、Ａ１−Ａ２に、チャネル長方向におけるＳｉトランジスタＭｓ１４及びＯＳトランジスタＭｏｓ１４の断面図を示し、Ａ３−Ａ４に、チャネル幅方向における同断面図を示す。ただし、レイアウトにおいてＳｉトランジスタＭｓ１４のチャネル長方向とＯＳトランジスタＭｏｓ１４のチャネル長方向とが、必ずしも一致していなくともよく、図１５は、断面構造を説明するための図である。また、図１５では、酸化物半導体膜にチャネル形成領域を有するＯＳトランジスタＭｏｓ１４が、単結晶のシリコン基板にチャネル形成領域を有するＳｉトランジスタＭｓ１４上に形成されている場合を例示している。
Ｍｓ１４は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していてもよい。或いは、Ｍｓ１４は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していてもよい。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、Ｍｏｓ１４はＭｓ１４上に積層されていなくともよく、Ｍｏｓ１４とＭｓ１４とは、同一の層に形成されていてもよい。
シリコンの薄膜を用いてＭｓ１４を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウエハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
Ｍｓ１４が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１５では、単結晶シリコン基板を基板４００として用いる場合を例示している。
また、Ｍｓ１４は、素子分離法により、他の半導体素子と電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１５では、トレンチ分離法を用いてＳｉトランジスタＭｓ１４を電気的に分離する場合を例示している。エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、Ｍｓ１４を素子分離させる場合を例示している。
また、トレンチ以外の領域に存在する基板４００の凸部には、Ｍｓ１４の不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、Ｍｓ１４は、チャネル形成領域４０４を覆う絶縁層４０５と、絶縁層４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。
Ｍｓ１４では、チャネル形成領域４０４における凸部の側部及び上部と、ゲート電極４０６とが絶縁層４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、Ｍｓ１４の基板上における占有面積を小さく抑えつつ、Ｍｓ１４におけるキャリアの移動量を増加させることができる。その結果、Ｍｓ１４は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、Ｍｓ１４のオン電流をより大きくすることができ、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いたＭｓ１４の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
Ｍｓ１４上には、絶縁層４１１が設けられている。絶縁層４１１には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されている導電体４１２、導電体４１３と、ゲート電極４０６に電気的に接続されている導電体４１４とが、形成されている。導電体４１２は、絶縁層４１１上に形成された導電体４１６に電気的に接続されており、導電体４１３は、絶縁層４１１上に形成された導電体４１７に電気的に接続されており、導電体４１４は、絶縁層４１１上に形成された導電体４１８に電気的に接続されている。
導電体４１６−４１８上には、絶縁層４２０が設けられている。絶縁層４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁層４２１が設けられている。絶縁層４２１上には絶縁層４２２が設けられており、絶縁層４２２上には、Ｍｏｓ１４が設けられている。
絶縁層４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁層４２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁層４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
Ｍｏｓ１４は、酸化物半導体層４３０、酸化物半導体層４３０に接する導電体４３２及び導電体４３３、酸化物半導体層４３０を覆っているゲート絶縁層４３１、並びに、ゲート絶縁層４３１を間に挟んで酸化物半導体層４３０と重なるゲート電極４３４を有する。導電体４３２及び導電体４３３は、ソース電極またはドレイン電極として機能する。導電体４３３は、絶縁層４２０−４２２に設けられた開口において導電体４１８に接続されている。
なお、図１５おいて、Ｍｏｓ１４は、ゲート電極４３４を酸化物半導体層４３０の片側において少なくとも有していればよいが、絶縁層４２２を間に挟んで酸化物半導体層４３０と重なるゲート電極を、さらに有していてもよい。
Ｍｏｓ１４が、一対のゲート電極を有している場合、一方のゲート電極にはオン状態またはオフ状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であってもよい。この場合、一対のゲート電極に、同じ高さの電位が与えられていてもよいし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていてもよい。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図１５では、Ｍｏｓ１４が、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。Ｍｏｓ１４に、例えば、電気的に接続された複数のゲート電極を設けることで、一の酸化物半導体層に複数のチャネル形成領域を有する、マルチゲート構造とすることができる。
図１５には、Ｍｏｓ１４は、酸化物半導体層４３０が、酸化物半導体層４３０ａ−４３０ｃでなる３層構造の例を示している。ただし、本発明の一態様では、Ｍｏｓ１４が有する酸化物半導体層４３０が、単層構造の膜の金属酸化物膜で構成されていてもよい。
（実施の形態４）
本実施の形態では、ＯＳトランジスタに用いられる酸化物半導体について説明する。
ＯＳトランジスタのチャネル形成領域は、高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）で形成することが好ましい。高純度化ＯＳとは、電子供与体（ドナー）となる水分または水素等の不純物が低減され、かつ酸素欠損が低減されている酸化物半導体のことをいう。このように酸化物半導体を高純度化することで、その導電型を真性または実質的に真性にすることが可能である。なお、実質的に真性とは、酸化物半導体のキャリア密度が、１×１０１７／ｃｍ３未満であることをいう。キャリア密度は、１×１０１５／ｃｍ３未満が好ましく、１×１０１３／ｃｍ３未満がより好ましい。
高純度化ＯＳでチャネル形成領域を形成することで、室温におけるＯＳトランジスタの規格化されたオフ電流を数ｙＡ／μｍ−数ｚＡ／μｍ程度に低くすることができる。
酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素は、ドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは、酸化物半導体中で不純物準位を形成する。不純物準位はトラップとなり、ＯＳトランジスタの電気特性を劣化させることがある。酸化物半導体中や、他の層との界面において不純物濃度を低減させることが好ましい。
酸化物半導体を真性または実質的に真性とするためには、以下の不純物濃度レベル程度まで高純度化するとよい。以下に列記する不純物濃度は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析により得られた値であり、酸化物半導体層の深さにおいて、または、酸化物半導体のある領域における値である。高純度化ＯＳとは、不純物濃度のレベルが以下のような部分を有している酸化物半導体であることとする。
例えば、不純物がシリコンの場合は、その濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
例えば、不純物が水素の場合は、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
例えば、不純物が窒素の場合は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、結晶を含む酸化物半導体にシリコンや炭素が高濃度で含まれると、結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、例えば、シリコン濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。例えば、炭素濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
ＯＳトランジスタの酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。必要とする電気特性（電界効果移動度、しきい値電圧等）に応じて、適切な組成の酸化物半導体を形成すればよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。なお、本明細書において、酸化物半導体の原子数比は、誤差として±２０％の変動を含む。
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物をスパッタリング法で形成する場合、その成膜用ターゲットとしては、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、４：２：３、３：１：２、１：１：２、２：１：３、１：３：２、１：３：４、１：４：４、１：６：４または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いることが好ましい。このようなターゲットを用いてＩｎ−Ｇａ−Ｚｎ系酸化物半導体膜を成膜することで、酸化物半導体膜に結晶部が形成されやすくなる。また、これらのターゲットの充填率は９０％以上が好ましく、９５％以上がより好ましい。充填率の高いターゲットを用いることにより、緻密な酸化物半導体膜を成膜することができる。
例えば、Ｉｎ−Ｚｎ系酸化物の成膜用ターゲットとしては、原子数比で、Ｉｎ：Ｚｎ＝５０：１−１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１−１：４）のＩｎ−Ｚｎ系酸化物のターゲットを用いることが好ましい。この原子比は、Ｉｎ：Ｚｎ＝１．５：１−１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４−１５：２）がより好ましい。例えば、Ｉｎ−Ｚｎ系酸化物の成膜用ターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとするとよい。Ｚｎの比率Ｚをこのような範囲に収めることで、Ｉｎ−Ｚｎ系酸化物膜の移動度を向上することができる。
＜＜酸化物半導体膜の構造＞＞
以下では、酸化物半導体膜の構造について説明する。なお、以下の説明において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。また、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
＜ＣＡＡＣ−ＯＳ膜＞
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ（ＨＲ−ＴＥＭ）像ともいう。）を観察することで複数の結晶部を確認することができる。一方、ＨＲ−ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向からＣＡＡＣ−ＯＳ膜の断面のＨＲ−ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面のＨＲ−ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
図１６Ａは、ＣＡＡＣ−ＯＳ膜の断面のＨＲ−ＴＥＭ像である。また、図１６Ｂは、図１６Ａをさらに拡大した断面のＨＲ−ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。
図１６Ｃは、図１６ＡのＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図１６Ｃより、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、３０．９°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１１．３°と少しずつ連続的に変化していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図１７Ａ参照。）。
断面のＨＲ−ＴＥＭ像および平面のＨＲ−ＴＥＭ像から、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面のＨＲ−ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面のＨＲ−ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
＜微結晶酸化物半導体膜＞
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＨＲ−ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域とを有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＨＲ−ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図１７Ｂ参照。）。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
図１８に、透過電子回折測定装置の一例を示す。図１８Ａに、透過電子回折測定装置の外観を示し、図１８Ｂに、その内部構造を示す。
透過電子回折測定装置９０００は、電子銃室９０１０、光学系９０１２、試料室９０１４、光学系９０１６、観察室９０２０、およびフィルム室９０２２有する。観察室９０２０には、カメラ９０１８、蛍光板９０３２が設置されている。カメラ９０１８は、蛍光板９０３２を向いて設置されている。なお、フィルム室９０２２を有さなくても構わない。
透過電子回折測定装置９０００の内部において、電子銃室９０１０に設置された電子銃から放出された電子が、光学系９０１２を介して試料室９０１４に配置された物質９０２８に照射される。物質９０２８を通過した電子は、光学系９０１６を介して蛍光板９０３２に入射する。蛍光板９０３２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。
カメラ９０１８は、蛍光板９０３２を向いて設置されており、蛍光板９０３２に現れたパターンを撮影することが可能である。カメラ９０１８のレンズの中央、および蛍光板９０３２の中央を通る直線と蛍光板９０３２の上面とのなす角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ９０１８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。
なお、カメラ９０１８をフィルム室９０２２に設置しても構わない場合がある。例えば、カメラ９０１８をフィルム室９０２２に、電子９０２４の入射方向と対向するように設置してもよい。この場合、蛍光板９０３２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
試料室９０１４には、試料である物質９０２８を固定するためのホルダが設置されている。ホルダは、物質９０２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質９０２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有していればよい。これらの範囲は、物質９０２８の構造によって最適な範囲を設定すればよい。
次に、透過電子回折測定装置９０００を用いて、物質の透過電子回折パターンを測定する方法について説明する。
例えば、図１８Ｂに示すように物質９０２８におけるナノビームである電子９０２４の照射位置を変化させる（スキャンする）ことで、物質９０２８の構造が変化していく様子を確認することができる。このとき、物質９０２８がＣＡＡＣ−ＯＳ膜であれば、図１７Ａに示すような回折パターンが観測される。または、物質９０２８がｎｃ−ＯＳ膜であれば、図１７Ｂに示すような回折パターンが観測される。
ところで、物質９０２８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、さらに好ましくは９５％以上となる。ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域を非ＣＡＡＣ化率と表記する。
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビーム電子線を用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。
各試料におけるＣＡＡＣ化率を図１９に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
図２０Ａおよび図２０Ｂは、成膜直後（ａｓ−ｓｐｕｔｔｅｒｄ）および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面のＨＲ−ＴＥＭ像である。図２０Ａと図２０Ｂとを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。
（実施の形態５）
本発明の一形態に係るブートストラップ回路は、電圧または信号生成回路として、様々な半導体装置に組み込むことが可能である。例えば、アクティブマトリクス型表示装置のドライバ回路や、記憶回路のドライバ回路に組み込むことができる。
さらに、電子機器として、例えば、パーソナルコンピュータ、記録媒体を備えた画像再生装置（ＤＶＤ等の記録媒体の画像データを読み出し、その画像を表示するディスプレイを有する装置）に用いることができる。その他に、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機等が挙げられる。これら電子機器の具体例を図２１Ａ−図２１Ｆに示す。
図２１Ａは携帯型ゲーム機の構成の一例を示す外観図である。携帯型ゲーム機９００は、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロホン９０５、スピーカ９０６、操作キー９０７、およびスタイラス９０８等を有する。
図２１Ｂは携帯情報端末の構成の一例を示す外観図である。携帯情報端末９１０は、筐体９１１、筐体９１２、表示部９１３、表示部９１４、接続部９１５、および操作キー９１６等を有する。表示部９１３は筐体９１１に設けられ、表示部９１４は筐体９１２に設けられている。接続部９１５により筐体９１１と筐体９１２は接続されており、筐体９１１と筐体９１２の間の角度は、接続部９１５により変更可能となっている。そのため、表示部９１３における映像の切り替えを、接続部９１５における筐体９１１と筐体９１２との間の角度に従って、切り替える構成としてもよい。また、表示部９１３および／または表示部９１４としてタッチパネル付の表示装置を使用してもよい。
図２１Ｃはノート型パーソナルコンピュータの構成の一例を示す外観図である。パーソナルコンピュータ９２０は、筐体９２１、表示部９２２、キーボード９２３、およびポインティングデバイス９２４等を有する。
図２１Ｄは、電気冷凍冷蔵庫の構成の一例を示す外観図である。電気冷蔵庫９３０は、筐体９３１、冷蔵室用扉９３２、および冷凍室用扉９３３等を有する。
図２１Ｅは、ビデオカメラの構成の一例を示す外観図である。ビデオカメラ９４０は、筐体９４１、筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、および接続部９４６等を有する。操作キー９４４およびレンズ９４５は筐体９４１に設けられており、表示部９４３は筐体９４２に設けられている。そして、筐体９４１と筐体９４２は、接続部９４６により接続されており、筐体９４１と筐体９４２の間の角度は、接続部９４６により変えることが可能な構造となっている。筐体９４１に対する筐体９４２の角度によって、表示部９４３に表示される画像の向きの変更や、画像の表示／非表示の切り替えを行うことができる。
図２１Ｆは、自動車の構成の一例を示す外観図である。自動車９５０は、車体９５１、車輪９５２、ダッシュボード９５３、およびライト９５４等を有する。
また、実施の形態２に係る記憶装置は、様々なプロセッサ（例えば、ＣＰＵ、マイクロコントローラ、ＦＰＧＡなどのプログラマブルデバイス、ＲＦＩＤタグ）のキャッシュメモリ、メインメモリ、ストレージとしに用いることができる。ここでは、プロセッサの一例としてＲＦＩＤタグの使用例について説明する。
ＲＦＩＤタグの用途は多岐にわたる。その用途として、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２２Ａ、包装用容器類（包装紙やボトル等、図２２Ｃ、記録媒体（ＤＶＤソフトやビデオテープ等、図２２Ｂ、乗り物類（自転車等、図２２Ｄ）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、スマートフォン、携帯電話、時計、腕時計）等の物品、若しくは各物品に取り付けるタグ（図２２Ｅ、図２２Ｆ）等に設けて使用することができる。
ＲＦＩＤタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。ＲＦＩＤタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等にＲＦＩＤタグ４０００を設けることにより、認証機能を付与することができる。この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等にＲＦＩＤタグ４０００を取り付けることにより、検品システム、在庫管理システム等のシステムの効率化を図ることができる。また、乗り物類にＲＦＩＤタグ４０００を取り付けることにより、セキュリティを高めることができる。
１１、１２ ブートストラップ回路
２１、２３、２４ 入力端子
２２ 出力端子
３１ キャパシタ
３２ キーパー回路
４１、４２ キャパシタ
４３、４４ キーパー回路
１００、１０３−１０５ メモリセル
２００ 記憶回路
２０１ ブロック
２１０ メモリセルアレイ
２２１ ローデコーダ
２２２ ワード線ドライバ回路
２３０ ビット線ドライバ回路
２３１ カラムデコーダ
２３２ プリチャージ回路
２３３ センスアンプ
２３４ 書き込み回路
２４０ 出力回路
２５０ バックアップ／リカバリ（Ｂｋ／Ｒｃ）ドライバ回路
２６０ コントロールロジック回路
２７０ パワースイッチ回路

Claims (5)

  1. 第１の信号が入力される第１の入力端子と、
    第２の信号が入力される第２の入力端子と、
    出力端子と、
    第１のトランジスタと、
    第１のキャパシタと、
    第２のトランジスタ及び第１のインバータを有する第１の回路と、を有し、
    前記第１のキャパシタは、一方の端子が前記第２の入力端子と接続され、他方の端子が前記出力端子と接続され、
    前記第１のトランジスタは、ソース及びドレインの一方が前記第１の入力端子と直接接続され、ソース及びドレインの他方が前記第１のキャパシタの他方の端子と直接接続され、
    前記第１のトランジスタは、前記第１の入力端子から前記第１のキャパシタの他方の端子へ順方向の電流が流れるようにダイオード接続されており、
    前記第２のトランジスタは、ソース及びドレインの一方が前記第１のキャパシタの他方の端子と直接接続され、ソース及びドレインの他方が第１の電圧が入力される配線と接続され、
    前記第２のトランジスタのゲートは、前記第１のインバータの出力ノードと接続され、
    前記第１のインバータの入力ノードは、前記第１の入力端子と直接接続され、
    前記第１の回路は、前記第１の信号が入力され、前記第１の信号がローレベルである場合、前記出力端子の電圧をローレベルに維持する機能を有することを特徴とするブートストラップ回路。
  2. 第１の信号が入力される第１の入力端子と、
    第２の信号が入力される第２の入力端子と、
    出力端子と、
    第１及び第２のトランジスタと、
    第１のキャパシタと、
    第１のインバータと、を有し、
    前記第１のキャパシタは、一方の端子が前記第２の入力端子と接続され、他方の端子が前記出力端子と接続され、
    前記第１のトランジスタは、ソース及びドレインの一方が前記第１の入力端子と直接接続され、ソース及びドレインの他方が前記第１のキャパシタの他方の端子と直接接続され、
    前記第１のトランジスタは、前記第１の入力端子から前記第１のキャパシタの他方の端子へ順方向の電流が流れるようにダイオード接続されており、
    前記第２のトランジスタは、ソース及びドレインの一方が前記第１のキャパシタの他方の端子と直接接続され、ソース及びドレインの他方が第１の電圧が入力される配線と接続され、
    前記第２のトランジスタのゲートは、前記第１のインバータの出力ノードと接続され、
    前記第１のインバータの入力ノードは、前記第１の入力端子と直接接続されていることを特徴とするブートストラップ回路。
  3. 請求項１又は２に記載のブートストラップ回路と、
    第３のトランジスタと、を有し、
    前記第３のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記ブートストラップ回路の前記出力端子から出力される信号が、前記第３のトランジスタのゲートに入力されることを特徴とする半導体装置。
  4. 第１の信号が入力される第１の入力端子と、
    第２の信号が入力される第２の入力端子と、
    第３の信号が入力される第３の入力端子と、
    出力端子と、
    第１乃至第４のトランジスタと、
    第１及び第２のキャパシタと、
    第１乃至第３のインバータと、を有し、
    前記第３の入力端子は、前記第１のインバータの入力ノードと接続され、
    前記第１のトランジスタは、ソース及びドレインの一方が前記第１のインバータの出力ノードと接続され、ソース及びドレインの他方が前記第２のトランジスタのゲートと接続され、かつ、前記第１のインバータの出力ノードから前記第２のトランジスタのゲートへ順方向の電流が流れるようにダイオード接続されており、
    前記第１のキャパシタは、一方の端子が前記第１の入力端子と接続され、他方の端子が前記第２のトランジスタのゲートと接続され、
    前記第２のキャパシタは、一方の端子が前記第２の入力端子と接続され、他方の端子が前記出力端子と接続され、
    前記第２のトランジスタは、ソース及びドレインの一方が前記第１の入力端子と接続され、ソース及びドレインの他方が前記出力端子と接続され、
    前記第３のトランジスタは、ソース及びドレインの一方が前記出力端子と接続され、ソース及びドレインの他方が第１の配線と接続され、ゲートが前記第２のインバータの出力ノードと接続され、
    前記第２のインバータの入力ノードは、前記第１の入力端子と接続され、
    前記第４のトランジスタは、ソース及びドレインの一方が前記第２のトランジスタのゲートと接続され、ソース及びドレインの他方が第２の配線と接続され、ゲートが前記第３のインバータの出力ノードと接続され、
    前記第３のインバータの入力ノードは、前記第１のインバータの出力ノードと接続され、
    前記第１及び前記第２の配線の各々には、第１の電圧が入力されることを特徴とするブートストラップ回路。
  5. 請求項４に記載のブートストラップ回路と、
    第５のトランジスタと、を有し、
    前記第５のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記ブートストラップ回路の前記出力端子から出力される信号が、前記第５のトランジスタのゲートに入力されることを特徴とする半導体装置。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111668315B (zh) 2013-08-19 2023-09-12 出光兴产株式会社 氧化物半导体基板及肖特基势垒二极管元件
US9379710B2 (en) * 2014-02-27 2016-06-28 Arm Limited Level conversion circuit and method
US9294096B2 (en) 2014-02-28 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6525421B2 (ja) * 2014-03-13 2019-06-05 株式会社半導体エネルギー研究所 半導体装置
JP6616102B2 (ja) 2014-05-23 2019-12-04 株式会社半導体エネルギー研究所 記憶装置及び電子機器
US9773832B2 (en) 2014-12-10 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP6717604B2 (ja) 2015-02-09 2020-07-01 株式会社半導体エネルギー研究所 半導体装置、中央処理装置及び電子機器
US10389961B2 (en) 2015-04-09 2019-08-20 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
US9935633B2 (en) * 2015-06-30 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, semiconductor device, electronic component, and electronic device
US11043543B2 (en) 2015-07-07 2021-06-22 Semiconductor Energy Laboratory Co., Ltd. Touch sensor and touch panel
US10177142B2 (en) * 2015-12-25 2019-01-08 Semiconductor Energy Laboratory Co., Ltd. Circuit, logic circuit, processor, electronic component, and electronic device
TWI724231B (zh) * 2016-09-09 2021-04-11 日商半導體能源硏究所股份有限公司 記憶體裝置及其工作方法、半導體裝置、電子構件以及電子裝置
US9742408B1 (en) 2016-09-23 2017-08-22 International Business Machines Corporation Dynamic decode circuit with active glitch control
US10374604B1 (en) * 2018-08-12 2019-08-06 International Business Machines Corporation Dynamic decode circuit low power application
KR20210106470A (ko) 2018-12-20 2021-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 단극성 트랜지스터를 사용하여 구성된 논리 회로, 및 반도체 장치
WO2020201860A1 (ja) 2019-03-29 2020-10-08 株式会社半導体エネルギー研究所 単極性トランジスタを用いて構成された論理回路、および、半導体装置
JP7528063B2 (ja) 2019-04-26 2024-08-05 株式会社半導体エネルギー研究所 半導体装置および電子機器
KR102580172B1 (ko) * 2019-05-05 2023-09-18 양쯔 메모리 테크놀로지스 씨오., 엘티디. 정밀한 듀티 사이클 제어를 구현하는 더블 데이터 레이트 회로 및 데이터 생성 방법
US20230369509A1 (en) * 2022-05-12 2023-11-16 Intel Corporation Doping contacts of thin film transistors

Family Cites Families (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US5012132A (en) * 1989-10-05 1991-04-30 Xicor, Inc. Dual mode high voltage coupler
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
KR950006067Y1 (ko) * 1992-10-08 1995-07-27 문정환 반도체 메모리 장치
US5587671A (en) * 1994-05-05 1996-12-24 Micron Technology, Inc. Semiconductor device having an output buffer which reduces signal degradation due to leakage of current
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
EP2246894B2 (en) 2004-03-12 2018-10-10 Japan Science and Technology Agency Method for fabricating a thin film transistor having an amorphous oxide as a channel layer
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR100570661B1 (ko) * 2004-04-29 2006-04-12 삼성에스디아이 주식회사 레벨 시프터 및 이를 이용한 평판 표시 장치
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP2453481B1 (en) 2004-11-10 2017-01-11 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI445178B (zh) 2005-01-28 2014-07-11 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US7253675B2 (en) 2005-03-08 2007-08-07 Texas Instruments Incorporated Bootstrapping circuit capable of sampling inputs beyond supply voltage
US7176742B2 (en) 2005-03-08 2007-02-13 Texas Instruments Incorporated Bootstrapped switch with an input dynamic range greater than supply voltage
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577256B (zh) 2005-11-15 2011-07-27 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5090008B2 (ja) * 2007-02-07 2012-12-05 三菱電機株式会社 半導体装置およびシフトレジスタ回路
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101775180B1 (ko) 2010-02-12 2017-09-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
KR101767037B1 (ko) * 2010-03-02 2017-08-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 승압 회로 및 승압 회로를 포함하는 ｒｆｉｄ 태그
WO2011108374A1 (en) * 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP5846789B2 (ja) 2010-07-29 2016-01-20 株式会社半導体エネルギー研究所 半導体装置
JP5674594B2 (ja) 2010-08-27 2015-02-25 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
TWI501226B (zh) * 2011-05-20 2015-09-21 Semiconductor Energy Lab 記憶體裝置及驅動記憶體裝置的方法

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