JP6426031B2 - 半導体装置及びその制御方法 - Google Patents

Description

本発明は、半導体装置及びその制御方法に関し、例えば、信号線数を増大させることなく速やかに割込信号を通知するのに適した半導体装置及びその制御方法に関する。

コントローラとモジュールとの間のデータ通信には、通信方式としてＩ２Ｃ（Inter-Integrated Circuit）方式が広く用いられている。Ｉ２Ｃ通信では、コントローラと複数のモジュールとが共通バスを介して接続できるため、信号配線数の低減が可能である。例えば、小型のロボット家電やパーソナルモビリティのデータ通信にも、Ｉ２Ｃ方式の通信方式が採用されている。

ところで、小型のロボット家電やパーソナルモビリティに搭載されたモータやセンサ等、多数のモジュールが協調して動作するシステムにおいては、何れかのモジュールに発生した異常が、他のモジュールにその影響を与えてしまい、システム全体が誤動作してしまう可能性がある。この誤動作を防ぐためには、何れかのモジュールに異常が発生したことをいち早く検知して、システム全体の動作を速やかに停止させることが望ましい。

関連する技術が特許文献１に開示されている。特許文献１には、各基板に割込処理回路が設けられ、異常が発生した基板から専用の信号線を介して他の基板に割込信号が出力される構成、が開示されている。

しかしながら、特許文献１に開示された構成では、割込信号専用の信号線が必要になるため、信号線数が増大してしまうという問題があった。その結果、特に、多数のモジュールを備えた大規模システムを構築する場合には、コストが増大し、実装性が低下してしまっていた。

この問題に対する解決策が特許文献２に開示されている。特許文献２に開示された構成では、マスタ局が、同期データに割込みのためのデータを入れて送信し、複数のスレーブ局が、マスタ局からの同期データを受信して自己への割込みか否かを検出している。それにより、信号線数を増大させることなく割込信号を通知することを可能にしている。

特開２０１１−０８６１２０号公報 特開２００１−２１７８４９号公報

しかしながら、特許文献２に開示された構成では、割込信号がマスタ局から複数のスレーブ局夫々に送信される。具体的には、あるスレーブ局の異常発生時にシステム全体の動作を停止させたい場合、マスタ局が、複数のスレーブ局夫々とのデータ通信により異常のあるスレーブ局を検出した後に、複数のスレーブ局に対して動作を停止させるための割込信号を出力することになる。即ち、あるスレーブ局に異常が発生してから、複数のスレーブ局に割込信号が通知されるまでの所要時間は、各スレーブ局への通信回線の混雑度に依存することになる。そのため、この構成では、速やかに割込信号を通知することができない可能性があった。その結果、例えば、システム全体の動作の停止が遅れてしまう可能性があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、外部に設けられた制御装置とバスを介してデータ通信を行う通信回路と、前記通信回路から割込の指示を受けると、データ通信規格において未定義のバス電位を用いて定義された割込信号を生成して前記バス上に出力する第１の割込信号生成回路と、を備える。

また、一実施の形態によれば、半導体装置の制御方法は、通信回路を用いて、外部に設けられた制御装置とバスを介してデータ通信を行い、前記通信回路から割込の指示を受けると、データ通信規格において未定義のバス電位を用いて定義された割込信号を生成して前記バス上に出力する。

前記一実施の形態によれば、信号線数を増大させることなく、速やかに割込信号を通知することが可能な半導体装置及びその制御方法を提供することができる。

実施の形態１にかかる半導体システムの構成例を示す図である。 図１に示す半導体システムのデータ通信に用いられるデータセットの一例を示す図である。 図１に示す半導体システムの通常動作の一例を示すタイミングチャートである。 図１に示す半導体システムの状態遷移図である。 図１に示す半導体システムに設けられた状態判定回路の具体的構成例を示す回路図である。 図１に示す半導体システムにおいて定義された割込信号の一例を示すタイミングチャートである。 図１に示す半導体システムにおいて定義された割込信号の一例を示すタイミングチャートである。 図１に示す半導体システムにおいて定義された割込信号の一例を示すタイミングチャートである。 図１に示す半導体システムに設けられた割込信号生成回路の具体的構成例を示す回路図である。 図１に示す半導体システムに設けられた割込信号検出回路の具体的構成例を示す回路図である。 図１に示す半導体システムにおいて定義された割込信号の変形例を示すタイミングチャートである。 図１に示す半導体システムにおいて定義された割込信号の変形例を示すタイミングチャートである。 図１に示す半導体システムのデータ通信に用いられるデータセットの変形例を示す図である。 図１に示す半導体システムの変形例を示す図である。 実施の形態２にかかる半導体システムの構成例を示す図である。 実施の形態３にかかる半導体システムの構成例を示す図である。 図１６に示す半導体システムに設けられた割込信号伝達回路の構成例を示すブロック図である。

以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記要素の数等（個数、数値、量、範囲等を含む）についても同様である。

＜実施の形態１＞
図１は、実施の形態１にかかる半導体システム１の構成例を示すブロック図である。半導体システム１では、あるモジュール内で異常が発生した場合、そのモジュール自身が、データ通信規格において未定義のバス電位を用いて新たに定義された割込信号を生成し、制御装置に対して出力する。それにより、半導体システム１は、通信が行われないアイドル状態においてもモジュールから制御装置に対して割込信号を通知することができるため、システム全体の動作を停止させる等、割込信号に対応する処理を速やかに実行することが可能となる。また、このとき、信号線数が増大することもない。以下、具体的に説明する。

図１に示すように、半導体システム１は、制御装置１２と、モジュール（半導体装置）１１＿１〜１１＿ｎ（ｎは自然数）と、制御装置１２とモジュール１１＿１〜１１＿ｎとを接続する通信バス１３と、を備える。制御装置１２とモジュール１１＿１〜１１＿ｎとの間では、通信バス１３を介してデータ通信が行われる。

なお、本実施の形態では、制御装置１２とモジュール１１＿１〜１１＿ｎとのデータ通信方式として、Ｉ２Ｃ方式が採用されている場合を例に説明する。即ち、通信バス１３は、少なくともクロックの信号線ＳＣＬ及びデータの信号線ＳＤＡにより構成されている。また、モジュール１１＿１〜１１＿ｎのそれぞれの出力は、通信バス１３にてワイヤードＯＲ接続されている。さらに、通信バス１３にはプルアップ抵抗（不図示）が接続されている。そのため、通信バス１３には、モジュール１１＿１〜１１＿ｎのそれぞれの出力の否定論理和、及び、制御装置１２の出力の否定が出力される。ここで、ワイヤードＯＲ接続の特性により、モジュール１１＿１〜１１＿ｎ及び制御装置１２の何れか一つの出力によって、通信バス１３を構成する信号線ＳＤＡ，ＳＣＬの電位を強制的にＬレベルに引き下げることができる。本実施の形態では、これを利用して、信号線数を増大させることなく、異常が発生したモジュールからの速やかな割込信号の通知を実現している。

図２は、半導体システム１のデータ通信の概要を示す図である。
上述の通り、モジュール１１＿１〜１１＿ｎのそれぞれの出力はワイヤードＯＲ接続されているため、半導体システム１では、マスタである制御装置１２がスレーブであるモジュール１１＿１〜１１＿ｎの何れか一つと１対１でデータ通信を行う必要がある。特に、図２の例では、制御装置１２が、モジュール１１＿１〜１１＿ｎに対して一つずつ順番にデータ通信を行っている。

また、制御装置１２と各モジュール１１＿１〜１１＿ｎとのデータ通信では、まず、制御装置１２が、通信開始を示すスタート信号を送信する。その後、制御装置１２は、通信対象のモジュールのアドレス（本例では７ビット幅分のアドレス）をシリアルで送信し、その後、送信か受信かを示すリードライト選択信号を送信する。その後、制御装置１２は、通信対象モジュールからＡＣＫ信号を受け取ると、通信対象に対してデータ（本例では８ビット幅分のデータ）をシリアルで送受信する。その後、制御装置１２は、通信対象モジュールからＡＣＫ信号を受け取ると、通信終了を示すストップ信号を送信する。このような処理が、制御装置１２と各モジュール１１＿１〜１１＿ｎとの間で繰り返し実行される。

図３は、半導体システム１の通常動作の一例を示すタイミングチャートである。
また、図４は、半導体システム１の状態遷移図である。以降、必要に応じてこの状態遷移図を参照しながら説明する。

図３に示すように、初期状態では、通信バス１３が、データ通信の行われないアイドル状態となっている（図４のＳＴ１）。つまり、信号線ＳＤＡ，ＳＣＬの電位（以下、信号ＳＤＡ，ＳＣＬとも称す）は何れもＨレベルを示している。

通信バス１３の状態をアイドル状態からビジー状態（データ通信が行われる状態）に移行する場合、制御装置１２は、信号ＳＣＬをＨレベルに固定した状態で、信号ＳＤＡをＨレベルからＬレベルに変化させる（図４のＳＴ２）。それにより、通信バス１３はビジー状態となる。

その後、図２に示したように、制御装置１２と各モジュール１１＿１〜１１＿ｎとの間でデータ通信が行われる。例えば、モジュール１１＿１が制御装置１２に対してＬレベルのデータを送信する場合、モジュール１１＿１は、信号ＳＣＬがＬレベルの間に信号ＳＤＡをＬレベルにセットし（図４のＳＴ３）、信号ＳＣＬの立ち上がりに同期して当該Ｌレベルの信号ＳＤＡを送信する（図４のＳＴ５）。他方、モジュール１１＿１が制御装置１２に対してＨレベルのデータを送信する場合、モジュール１１＿１は、信号ＳＣＬがＬレベルの間に信号ＳＤＡをＨレベルにセットし（図４のＳＴ４）、信号ＳＣＬの立ち上がりに同期してＨレベルの信号ＳＤＡを送信する（図４のＳＴ６）。その後、続きのデータを送信する場合には、信号ＳＣＬが立ち下がった後に（図４のＳＴ７）、信号ＳＤＡがＬレベル又はＨレベルにセットされる（図４のＳＴ３又はＳＴ６）。全てのデータ通信が完了し、通信バス１３の状態をビジー状態からアイドル状態に移行する場合、制御装置１２は、信号ＳＣＬがＨレベルを示すときに信号ＳＤＡをＬレベルからＨレベルに変化させる。それにより、通信バス１３はアイドル状態となる（図４のＳＴ５→ＳＴ１）。

続いて、各構成要素について詳細に説明する。

（モジュール１１＿１〜１１＿ｎ）
モジュール１１＿１〜１１＿ｎは、通信バス１３を介して、制御装置１２とデータ通信を行う回路である。なお、各モジュール１１＿１〜１１＿ｎにおける割込信号生成のメカニズムは基本的には同じであるため、以下では代表してモジュール１１＿１について説明する。

モジュール１１＿１は、通信回路１１１と、状態判定回路１１２と、割込信号生成回路（第１の割込信号生成回路）１１３と、を備える。

（通信回路１１１）
通信回路１１１は、通信バス１３を介して、制御装置１２とデータ通信を行う。また、通信回路１１１は、例えば内部に異常が発生したときに割込指示信号Ｉ１をアクティブにする（例えばＬレベルからＨレベルに切り替える）。

（状態判定回路１１２）
状態判定回路１１２は、通信バス１３の状態がアイドル状態であるかビジー状態であるかを判定する。

例えば、状態判定回路１１２は、アイドル状態（信号ＳＤＡがＨレベル、かつ、信号ＳＣＬがＨレベル）の場合、Ｌレベルの状態信号Ｓ１を出力し、ビジー状態の場合、Ｈレベルの状態信号Ｓ１を出力する。

なお、ビジー状態の開始、即ち、アイドル状態からビジー状態への移行は、上述の通り、信号ＳＣＬがＨレベルを示すときに信号ＳＤＡが立ち下がったことをトリガにして行われる。他方、ビジー状態の停止、即ち、ビジー状態からアイドル状態への移行は、上述の通り、信号ＳＣＬがＨレベルを示す時に信号ＳＤＡが立ち上がったことをトリガにして行われる。したがって、状態判定回路１１２は、ビジー状態の開始又は停止を検出すると、状態信号Ｓ１をＬレベルからＨレベル又はＨレベルからＬレベルに切り替える。

（状態判定回路１１２の具体的構成例）
図５は、状態判定回路１１２の具体的構成例を示す回路図である。
図５に示すように、状態判定回路１１２は、フリップフロップ回路ＦＦ１，ＦＦ２と、ラッチ回路ＬＴ１と、を有する。

フリップフロップ回路ＦＦ１は、信号ＳＤＡの立ち下がりに同期して信号ＳＣＬを取り込み、スタート信号として出力する。つまり、フリップフロップ回路ＦＦ１は、ビジー状態の開始条件である信号ＳＣＬがＨレベルかつ信号ＳＤＡが立ち下がったときに、スタート信号をアクティブ（Ｈレベル）にする。なお、フリップフロップ回路ＦＦ１は、状態信号Ｓ１がＨレベルを示す場合（即ち、ビジー状態である場合）、スタート信号をインアクティブ（Ｌレベル）に初期化する。

フリップフロップ回路ＦＦ２は、信号ＳＤＡの立ち上がりに同期して信号ＳＣＬを取り込み、ストップ信号として出力する。つまり、フリップフロップ回路ＦＦ２は、ビジー状態の停止条件である信号ＳＣＬがＨレベルかつ信号ＳＤＡが立ち上がった場合に、ストップ信号をアクティブ（Ｈレベル）にする。なお、フリップフロップ回路ＦＦ２は、状態信号Ｓ１がＬレベルを示す場合（即ち、アイドル状態である場合）、ストップ信号をインアクティブ（Ｌレベル）に初期化する。

ラッチ回路ＬＴ１は、セット端子Ｓに入力されるスタート信号と、リセット端子Ｒに入力されるストップ信号と、に基づいて、出力端子Ｑから状態信号Ｓ１を出力する。具体的には、ラッチ回路ＬＴ１は、スタート信号の立ち上がりに同期して状態信号Ｓ１を立ち上げ（アイドル状態からビジー状態に切り替え）、ストップ信号の立ち上がりに同期して状態信号Ｓ１を立ち下げる（ビジー状態からアイドル状態に切り替える）。

図５に示す状態判定回路１１２の構成は一例にすぎず、同等の機能を有する他の構成に適宜変更可能である。

（割込信号生成回路１１３）
割込信号生成回路１１３は、通信回路１１１から割込の指示を受けた場合、即ち、通信回路１１１からの割込指示信号Ｉ１がアクティブになった場合、データ通信規格において未定義のバス電位を用いて定義された割込信号を生成し、通信バス１３上に出力する。

ここで、アイドル状態では、信号ＳＣＬがＨレベルのときに信号ＳＤＡが立ち下がるバス電位、がビジー状態への移行を表すものとして定義されているのみであり、例えば、信号ＳＤＡがＨレベルのときに信号ＳＣＬが立ち下がるバス電位は定義されていない。

また、ビジー状態では、通常、信号ＳＣＬがＨレベルの期間中に信号ＳＤＡは変化しないため、信号ＳＣＬ，ＳＤＡが何れもＨレベルの場合において、信号ＳＣＬがＬレベルに変化する前に信号ＳＤＡがＨレベルからＬレベルに変化するバス電位は定義されていない。

さらに、ビジー状態では、信号ＳＣＬがＬレベルの期間中に、信号ＳＤＡが二度以上変化するバス電位は定義されていない。例えば、信号ＳＣＬがＬレベル、かつ、信号ＳＤＡがＬレベルからＨレベルに変化した場合において、信号ＳＣＬがＨレベルに変化する前に信号ＳＤＡが再びＬレベルに変化するバス電位は定義されていない。

そこで、半導体システム１では、上述の未定義のバス電位を割込信号として新たに定義している。

具体的には、図６に示すように、アイドル状態では、割込信号生成回路１１３は、信号ＳＤＡをＨレベルに固定し、かつ、信号ＳＣＬをＨレベルからＬレベルに変化させることで、割込信号を生成する（図４のＳＴ１→ＳＴ８）。また、図７に示すように、ビジー状態では、割込信号生成回路１１３は、信号ＳＣＬ，ＳＤＡが何れもＨレベルの場合、信号ＳＣＬがＬレベルに変化する前に信号ＳＤＡをＨレベルからＬレベルに変化させることで、割込信号を生成する（図４のＳＴ６→ＳＴ８）。さらに、図８に示すように、ビジー状態では、割込信号生成回路１１３は、信号ＳＣＬがＬレベル、かつ、信号ＳＤＡがＬレベルからＨレベルに変化した場合、信号ＳＣＬがＨレベルに変化する前に信号ＳＤＡを再びＬレベルに変化させることで、割込信号を生成する（図４のＳＴ４→ＳＴ８）。

（割込信号生成回路１１３の具体的構成例）
図９は、割込信号生成回路１１３の具体的構成例を示す回路図である。
図９に示すように、割込信号生成回路１１３は、フリップフロップ回路ＦＦ３と、論理積回路（以下、ＡＮＤ回路と称す）Ａ１〜Ａ６と、トランジスタＭＮ１，ＭＮ２と、を有する。トランジスタＭＮ１，ＭＮ２は、何れもＮチャネルＭＯＳトランジスタである。

ＡＮＤ回路Ａ４は、状態信号Ｓ１の反転信号と、割込指示信号Ｉ１と、の論理積を出力する。ＡＮＤ回路Ａ３は、状態信号Ｓ１と、信号ＳＣＬと、信号ＳＤＡと、の論理積を出力する。ＡＮＤ回路Ａ５は、ＡＮＤ回路Ａ３の出力と、割込指示信号Ｉ１と、の論理積を出力する。フリップフロップ回路ＦＦ３は、信号ＳＣＬの立ち上がりに同期して信号ＳＤＡを取り込んで出力する。ＡＮＤ回路Ａ１は、信号ＳＤＡと、フリップフロップ回路ＦＦ３の出力の反転信号と、の論理積を出力する。ＡＮＤ回路Ａ２は、状態信号Ｓ１と、ＡＮＤ回路Ａ１の出力と、の論理積を出力する。ＡＮＤ回路Ａ６は、ＡＮＤ回路Ａ２の出力と、割込指示信号Ｉ１と、の論理積を出力する。

トランジスタＭＮ１では、ソースが接地電圧端子ＧＮＤに接続され、ドレインが信号線ＳＣＬに接続され、ゲートにＡＮＤ回路Ａ４の出力が供給されている。トランジスタＭＮ２では、ソースが接地電圧端子ＧＮＤに接続され、ドレインが信号線ＳＤＡに接続され、ゲートにＡＮＤ回路Ａ５，Ａ６のそれぞれの出力が供給されている。

例えば、アイドル状態において割込指示信号Ｉ１がインアクティブ（Ｌレベル）の場合、ＡＮＤ回路Ａ４〜Ａ６の出力は何れもＬレベルとなるため、トランジスタＭＮ１，ＭＮ２は何れもオフする。そのため、信号ＳＤＡ，ＳＣＬは何れもＨレベルを維持する。

それに対し、アイドル状態において割込指示信号Ｉ１がアクティブ（Ｈレベル）の場合、状態信号Ｓ１がＬレベルであるためＡＮＤ回路Ａ４の出力はＨレベルになり、また、ＡＮＤ回路Ａ５，Ａ６の出力はＬレベルを維持する。そのため、トランジスタＭＮ１はオンし、トランジスタＭＮ２はオフを維持する。その結果、信号ＳＤＡはＨレベルに固定され、かつ、信号ＳＣＬはＨレベルからＬレベルに変化する。つまり、割込信号生成回路１１３から割込信号が出力される。

また、ビジー状態において割込指示信号Ｉ１がインアクティブ（Ｌレベル）の場合、ＡＮＤ回路Ａ４〜Ａ６の出力は何れもＬレベルとなるため、トランジスタＭＮ１，ＭＮ２は何れもオフする。そのため、信号ＳＤＡ，ＳＣＬはそれぞれデータ及びクロックに応じた値を示す。

それに対し、ビジー状態において割込指示信号Ｉ１がアクティブ（Ｈレベル）の場合、状態信号Ｓ１がＨレベルであるためＡＮＤ回路Ａ４の出力はＬレベルを維持する。それにより、トランジスタＭＮ１がオフを維持するため、信号ＳＣＬはクロックに応じた値を示す。ここで、信号ＳＣＬ，ＳＤＡが何れもＨレベルを示している場合、ＡＮＤ回路Ａ３の出力がＨレベルになり、ＡＮＤ回路Ａ５の出力がＨレベルになるため、トランジスタＭＮ２がオンする。その結果、（信号ＳＣＬがＬレベルに変化する前に、）信号ＳＤＡはＨレベルからＬレベルに変化する。つまり、割込信号生成回路１１３から割込信号が出力される。さらに、信号ＳＣＬがＬレベル、かつ、信号ＳＤＡがＬレベルからＨレベルに変化した場合、ＡＮＤ回路Ａ２の出力がＨレベルになり、ＡＮＤ回路Ａ６の出力がＨレベルになるため、トランジスタＭＮ２がオンする。その結果、（信号ＳＣＬがＨレベルに変化する前に、）信号ＳＤＡが再びＬレベルに変化する。つまり、割込信号生成回路１１３から割込信号が出力される。

図９に示す割込信号生成回路１１３の構成は一例にすぎず、同等の機能を有する他の構成に適宜変更可能である。

（制御装置１２）
続いて、制御装置１２について説明する。
制御装置１２は、一つ又は複数のチップからなり、制御回路１２１と、状態判定回路１２２と、割込信号検出回路（第２の割込信号検出回路）１２４と、を備える。

制御回路１２１は、例えばマイコンであって、通信バス１３を介して、モジュール１１＿１〜１１＿ｎとデータ通信を行う。

状態判定回路１２２は、通信バス１３の状態がアイドル状態であるかビジー状態であるかを判定し、判定結果を状態信号Ｓとして出力する。状態判定回路１２２の構成については、状態判定回路１１２と同様であるため、その説明を省略する。なお、アイドル状態及びビジー状態の切り替えは制御回路１２１によって行われているため、状態判定回路１２２を設けずに、制御回路１２１から直接状態信号Ｓが出力されてもよい。

（割込信号検出回路１２４）
割込信号検出回路１２４は、モジュール１１＿１〜１１＿ｎから通信バス１３に出力された割込信号を検出する回路である。

例えば、割込信号検出回路１２４は、アイドル状態において、信号ＳＤＡがＨレベルを示すときに信号ＳＣＬが立ち下がると、何れかのモジュール１１＿１〜１１＿ｎから割込信号が出力されたと判断し、検出結果Ｄをアクティブ（Ｈレベル）にする。また、割込信号検出回路１２４は、ビジー状態において、信号ＳＣＬがＨレベルを示すときに信号ＳＤＡが立ち下がった場合、又は、ビジー状態において、信号ＳＣＬがＬレベルを示すときに信号ＳＤＡが２度変化した場合、何れかのモジュール１１＿１〜１１＿ｎから割込信号が出力されたと判断し、検出結果Ｄをアクティブ（Ｈレベル）にする。なお、割込信号検出回路１２４は、何れのモジュール１１＿１〜１１＿ｎからも上記の割込信号が出力されていない場合には、検出結果Ｄをインアクティブ（Ｌレベル）に維持する。

割込信号検出回路１２４により割込信号が検出されると、制御回路１２１は、例えば制御装置１２及びモジュール１１＿１〜１１＿ｎの動作を停止する等の所定の処理を行う。なお、所定の処理が完了すると、例えば、リセット信号により初期状態であるアイドル状態に戻る（図４のＳＴ８→ＳＴ１）。

（割込信号検出回路１２４の具体的構成例）
図１０は、割込信号検出回路１２４の具体的構成例を示す回路図である。
図１０に示すように、割込信号検出回路１２４は、ＡＮＤ回路Ａ７〜Ａ９と、フリップフロップ回路ＦＦ４〜ＦＦ７と、論理和回路（以下、ＯＲ回路と称す）Ｏ１と、を有する。

ＡＮＤ回路Ａ７は、信号ＳＤＡと、状態信号Ｓの反転信号と、の論理積を出力する。フリップフロップ回路ＦＦ４は、信号ＳＣＬの立ち下がりに同期してＡＮＤ回路Ａ７の出力を取り込んで出力する。なお、フリップフロップ回路ＦＦ４は、状態信号ＳがＨレベルを示す場合（即ち、ビジー状態である場合）、出力をＬレベルに初期化する。

ＡＮＤ回路Ａ８は、信号ＳＣＬの反転信号と、状態信号Ｓと、の論理積を出力する。フリップフロップ回路ＦＦ５は、信号ＳＤＡの立ち上がりに同期してＡＮＤ回路Ａ８の出力を取り込んで出力する。なお、フリップフロップ回路ＦＦ５は、信号ＳＣＬがＨレベルの場合に出力をＬレベルに初期化する。フリップフロップ回路ＦＦ６は、信号ＳＤＡの立ち下がり同期してフリップフロップ回路ＦＦ５の出力を取り込んで出力する。なお、フリップフロップ回路ＦＦ６は、信号ＳＣＬがＨレベルの場合に出力をＬレベルに初期化する。

ＡＮＤ回路Ａ９は、信号ＳＣＬと、状態信号Ｓと、の論理積を出力する。フリップフロップ回路ＦＦ７は、信号ＳＤＡの立ち下がりに同期してＡＮＤ回路Ａ９の出力を取り込んで出力する。なお、フリップフロップ回路ＦＦ７は、信号ＳＣＬがＬレベルの場合に出力をＬレベルに初期化する。

ＯＲ回路Ｏ１は、フリップフロップ回路ＦＦ４、ＦＦ６，ＦＦ７のそれぞれの出力の論理和を検出結果Ｄとして出力する。

例えば、アイドル状態において、信号ＳＤＡがＨレベルを示すときに信号ＳＣＬがＨレベルからＬレベルに変化すると、フリップフロップ回路ＦＦ４は、信号ＳＣＬの立ち下がりに同期してＡＮＤ回路Ａ７の出力を取り込んで出力する。ここで、状態信号Ｓはアイドル状態を表すＬレベルを示すため、ＡＮＤ回路Ａ７の出力はＨレベルを示す。したがって、フリップフロップ回路ＦＦ４はＨレベルの信号を出力する。そのため、ＯＲ回路Ｏ１は、Ｈレベルの検出結果Ｄを出力する。つまり、割込信号検出回路１２４によって、何れかのモジュール１１＿１〜１１＿ｎからの割込信号が検出される。

また、ビジー状態において、信号ＳＣＬ，ＳＤＡが何れもＨレベルを示すときに、信号ＳＣＬがＬレベルに変化する前に信号ＳＤＡがＨレベルからＬレベルに変化すると、フリップフロップ回路ＦＦ７は、信号ＳＤＡの立ち下がりに同期してＡＮＤ回路Ａ９の出力を取り込んで出力する。ここで、状態信号Ｓはビジー状態を表すＨレベルを示すため、ＡＮＤ回路Ａ９の出力はＨレベルを示す。したがって、フリップフロップ回路ＦＦ７はＨレベルの信号を出力する。そのため、ＯＲ回路Ｏ１は、Ｈレベルの検出結果Ｄを出力する。つまり、割込信号検出回路１２４によって、何れかのモジュール１１＿１〜１１＿ｎからの割込信号が検出される。

さらに、ビジー状態において、信号ＳＣＬがＬレベルを示し、かつ、信号ＳＤＡがＬレベルからＨレベルに変化したときに、信号ＳＣＬがＨレベルに変化する前に信号ＳＤＡが再びＬレベルに変化すると、フリップフロップ回路ＦＦ５は、信号ＳＤＡの立ち上がり（一度目の変化）に同期してＡＮＤ回路Ａ８の出力を取り込んで出力する。ここで、状態信号Ｓはビジー状態を表すＨレベルを示すため、ＡＮＤ回路Ａ８の出力はＨレベルを示す。したがって、フリップフロップ回路ＦＦ５はＨレベルの信号を出力する。その後、フリップフロップ回路ＦＦ６は、信号ＳＤＡの立ち下がり（二度目の変化）に同期してフリップフロップ回路ＦＦ５のＨレベルの出力を取り込んで出力する。そのため、ＯＲ回路Ｏ１は、Ｈレベルの検出結果Ｄを出力する。つまり、割込信号検出回路１２４によって、何れかのモジュール１１＿１〜１１＿ｎからの割込信号が検出される。

なお、割込信号が検出されない場合には、フリップフロップ回路ＦＦ４，ＦＦ６，ＦＦ７の出力は何れもＬレベルを示すため、ＯＲ回路Ｏ１は、Ｌレベルの検出結果Ｄを出力する。

図１０に示す割込信号検出回路１２４の構成は一例にすぎず、同等の機能を有する他の構成に適宜変更可能である。

このように、本実施の形態に係る半導体システム１では、あるモジュール内で異常が発生した場合、そのモジュール自身が、データ通信規格において未定義のバス電位を用いて新たに定義された割込信号を生成し、制御装置１２に対して出力する。それにより、半導体システム１は、通信が行われないアイドル状態においてもモジュールから制御装置１２に対して割込信号を通知することができるため、システム全体の動作を停止させる等、割込信号に対応する処理を速やかに実行することが可能となる。また、このとき、信号線数が増大することもない。

なお、割込信号には、当該割込信号の出力期間によって表される追加情報、が付加されてもよい。
図１１を参照すると、例えば、アイドル状態において、信号ＳＣＬが立ち下がってから立ち上がるまでの期間（割込信号の出力期間）が所定期間Ｔ１の場合、割込信号の出力元のモジュール又は制御装置に過電流異常が発生したことを示している。また、割込信号の出力期間が所定期間Ｔ２（＞Ｔ１）の場合、割込信号の出力元のモジュール又は制御装置に過電圧異常が発生したことを示している。なお、割込信号には、過電流異常や過電圧異常のほか、異常の発生箇所（アドレス）等の追加情報が付加されてもよい。この追加情報は、通信回路１１１から出力されても、別途設けられた制御回路等から出力されてもよい。

また、割込信号には、割込信号の電圧レベルによって表される追加情報、が付加されてもよい。
図１２を参照すると、例えば、アイドル状態において、信号ＳＣＬが立ち上がった後の電圧レベルが所定値Ｖ１の場合、割込信号の出力元のモジュール又は制御装置に過電流異常が発生したことを示している。また、信号ＳＣＬが立ち下がった後の電圧レベルが所定値Ｖ２（＞Ｖ１）の場合、割込信号の出力元のモジュール又は制御装置に過電圧異常が発生したことを示している。なお、割込信号には、過電流異常や過電圧異常のほか、異常が発生した箇所（アドレス）等の追加情報が付加されてもよい。この追加情報は、通信回路１１１から出力されても、別途設けられた制御回路等から出力されてもよい。

なお、ビジー状態において、信号ＳＤＡがＬレベルを示すときには、割込信号を生成することができない。そのため、例えば制御装置１２がＬレベルのデータを出力し続けている場合には、モジュール１１＿１〜１１＿ｎの割込信号の通知が遅れてしまう可能性がある。そこで、図１３に示すように、データの所定ビット（本例ではデータを構成する複数のビットのうちの最上位ビット）をダミービットとし、Ｈレベルに固定することで、割込信号を生成することが可能な状況を作り出すことができる。

（半導体システム１の変形例）
図１４は、半導体システム１の変形例を半導体システム１ａとして示す図である。半導体システム１ａは、半導体システム１と比較して、モジュール１１＿１〜１１＿ｎの変形例としてモジュール１１ａ＿１〜１１ａ＿ｎを備え、制御装置１２の変形例として制御装置１２ａを備える。

各モジュール１１ａ＿１〜１１ａ＿ｎは、割込信号検出回路（第１の割込信号検出回路）１１４をさらに備え、制御装置１２ａは、割込信号生成回路（第２の割込信号生成回路）１２３をさらに備える。なお、各モジュール１１ａ＿１〜１１ａ＿ｎにおける割込信号検出のメカニズムは基本的には同じであるため、以下では代表してモジュール１１ａ＿１について説明する。

モジュール１１ａ＿１にさらに設けられた割込信号検出回路１１４は、制御装置１２内の割込信号検出回路１２４と同等の構成を有し、他のモジュール１１ａ＿２〜１１ａ＿ｎ又は制御装置１２ａからの割込信号を検出して検出結果Ｄ１を出力する。割込信号検出回路１１４により割込信号が検出されると、通信回路１１１は例えば自己のモジュール１１ａ＿１の動作を停止する等の所定の処理を行う。

制御装置１２ａにさらに設けられた割込信号生成回路１２３は、モジュール１１ａ＿１内の割込信号生成回路１１３と同等の構成を有し、制御回路１２１に異常が発生したときに割込信号を生成し通信バス１３上に出力する。

半導体システム１ａのその他の構成については、半導体システム１と同様であるため、その説明を省略する。

半導体システム１ａでは、モジュール１１ａ＿１〜１１ａ＿ｎのそれぞれが他のモジュール１１ａ＿１〜１１ａ＿ｎ及び制御装置１２ａからの割込信号を検出する機能を有する。そのため、モジュール１１ａ＿１〜１１ａ＿ｎは、制御装置１２からの動作停止などの指示を待つことなく、当該割込信号に対応する所定の処理を速やかに実行することが可能となる。

＜実施の形態２＞
図１５は、実施の形態２に係る半導体システム２の構成例を示す図である。なお、図１５には、モジュール１１＿１〜１１＿ｎのうちモジュール１１＿１のみが示されている。

モジュール１１＿１は、ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）等のシリアル通信装置（不図示）を含み、割込信号に続けてＵＡＲＴからの追加情報を（端子ＴｘＤ，ＧＰＩＯ等を介して）通信バス１３上に出力する。追加情報は、例えば異常内容や異常箇所（アドレス）等である。なお、この追加情報は、別途設けられたシリアル通信装置から出力される代わりに、通信回路１１１から直接出力されてもよい。

制御装置１２は、割込信号を検出すると、受信モードを切り替え、続けて送られてくる追加情報を（端子ＲｘＤ，ＧＰＩＯ等を介して）受信する。それにより、制御装置１２は、モジュール１１＿１の異常内容や異常箇所を知ることができるため、システム全体の動作を停止することに限られず、異常内容や異常箇所に応じた細かな制御を行うことが可能となる。

本実施の形態では、モジュール１１＿１が割込信号に続けてＵＡＲＴからの追加情報を通知する場合を例に説明したが、これに限られない。当然ながら、他のモジュール１１＿２〜１１＿ｎも割込信号に続けてＵＡＲＴからの追加情報を通知する構成とすることができる。

＜実施の形態３＞
図１６は、実施の形態３に係る半導体システム３の構成例を示す図である。
図１６に示すように、半導体システム３は、モジュール３１＿１〜３１＿ｐ（ｐは自然数）と、モジュール４１＿１〜４１＿ｑ（ｑは自然数）と、制御装置３２と、モジュール３１＿１〜３１＿ｐと制御装置３２とを接続する通信バス３３と、モジュール４１＿１〜４１＿ｑと制御装置３２とを接続する通信バス４３と、割込信号伝達回路３４と、を備える。

制御装置３２は、通信バス３３，４３のそれぞれに対して制御装置１２ａと同等の機能を有する。また、モジュール３１＿１〜３１＿ｐ，４１＿１〜４１＿ｑは、何れもモジュール１１＿１と同等の機能を有する。制御装置３２とモジュール３１＿１〜３１＿ｐとの間では、通信バス３３を介してデータ通信が行われる。制御装置３２とモジュール４１＿１〜４１＿ｑとの間では、通信バス３３とは別の通信バス４３を介してデータ通信が行われる。

割込信号伝達回路３４は、通信バス３３上の割込信号を通信バス４３に伝達するとともに、通信バス４３上の割込信号を通信バス３３に伝達する回路である。

例えば、通信バス３３に接続されたモジュール３１＿１〜３１＿ｐの何れかが割込信号を出力した場合、その割込信号は、モジュール３１＿１〜３１＿ｐだけでなく、通信バス３３、割込信号伝達回路３４及び通信バス４３を介してモジュール４１＿１〜４１＿ｑにも伝達される。また、通信バス４３に接続されたモジュール４１＿１〜４１＿ｑの何れかが割込信号を出力した場合、その割込信号は、モジュール４１＿１〜４１＿ｑだけでなく、通信バス４３、割込信号伝達回路３４及び通信バス３３を介してモジュール３１＿１〜３１＿ｐにも伝達される。

（割込信号伝達回路３４の具体的構成例）
図１７は、割込信号伝達回路３４の具体的構成例を示すブロック図である。
図１７に示すように、割込信号伝達回路３４は、割込信号検出回路３４１，３４２と、割込信号出力回路３４３と、を有する。

割込信号検出回路３４１は、割込信号検出回路１１４，１２４等と同様の構成であって、通信バス３３のバス電位（信号線ＳＤＡ１，ＳＣＬ１の信号レベル）から、モジュール３１＿１〜３１＿ｐからの割込信号を検出する。

割込信号検出回路３４２は、割込信号検出回路１１４，１２４等と同様の構成であって、通信バス４３のバス電位（信号線ＳＤＡ２，ＳＣＬ２の信号レベル）から、モジュール４１＿１〜４１＿ｑからの割込信号を検出する。

割込信号出力回路３４３は、割込信号検出回路３４１により通信バス３３上の割込信号が検出されると、通信バス４３に向けて割込信号を出力する。また、割込信号出力回路３４３は、割込信号検出回路３４２により通信バス４３上の割込信号が検出されると、通信バス３３に向けて割込信号を通知する。

図１７に示す割込信号伝達回路３４の構成は一例にすぎず、同等の機能を有する他の構成に適宜変更可能である。

このように、半導体システム３は、通信バス３３，４３間に割込信号伝達回路３４を設けることにより、あるモジュールから出力された割込信号を、同じ通信バスに接続された他のモジュールに通知するだけでなく、他の通信バスに接続されたモジュールにも速やかに通知することができる。

本実施の形態では、通信バスが２本の場合を例に説明したがこれに限られない。通信バスは３本以上であってもよい。

また、本実施の形態では、通信バス３３，４３のデータ通信方式が何れもＩ２Ｃ方式である場合を例に説明したが、これに限られない。通信バス３３，４３のデータ通信方式はＩ２Ｃ方式以外の他の通信方式であってもよいし、互いに異なる通信方式であってもよい。

以上のように、上記実施の形態１〜３に係る半導体システムでは、あるモジュール内で異常が発生した場合、そのモジュール自身が、データ通信規格において未定義のバス電位を用いて新たに定義された割込信号を生成し、制御装置に対して出力する。それにより、上記実施の形態１〜３に係る半導体システムは、アイドル状態においてもモジュールから制御装置又は他のモジュールに対して割込信号を通知することができるため、システム全体の動作を停止させる等の割込信号に対応する処理を速やかに実行することが可能となる。また、このとき、信号線数が増大することもない。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

例えば、各モジュールは、汎用ＩＯ端子に信号線ＳＤＡ，ＳＣＬを接続し、エッジ検出機能を持つマイコン等のコントローラを用いて、図４に示す状態遷移図に従った動作プログラムを実行することにより、割込信号生成回路１１３、割込信号検出回路１１４等の機能を実現することができる。

また、例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。

１〜３ 半導体システム
１ａ 半導体システム
１１＿１〜１１＿ｎ モジュール
１１ａ＿１〜１１ａ＿ｎ モジュール
１２ 制御装置
１２ａ 制御装置
１３ 通信バス
３１＿１〜３１＿ｐ モジュール
３２ 制御装置
３３ 通信バス
３４ 割込信号伝達回路
４１＿１〜４１＿ｑ モジュール
４３ 通信バス
１１１ 通信回路
１１２ 状態判定回路
１１３ 割込信号生成回路
１１４ 割込信号検出回路
１２１ 制御回路
１２２ 状態判定回路
１２３ 割込信号生成回路
１２４ 割込信号検出回路
３４１，３４２ 割込信号検出回路
３４３ 割込信号出力回路
Ａ１〜Ａ９ 論理積回路
ＦＦ１〜ＦＦ７ フリップフロップ回路
ＬＴ１ ラッチ回路
ＭＮ１，ＭＮ２ トランジスタ
Ｏ１ 論理和回路

Claims (11)

1. 外部に設けられた制御装置とバスを介してデータ通信を行う通信回路と、
   前記通信回路から割込の指示を受けると、データ通信規格において、前記バスのアイドル状態、前記バスのアイドル状態からビジー状態への移行、前記バスのビジー状態からアイドル状態への移行、及び、前記バスを介したデータ通信、を表すバス電位以外のバス電位である未定義のバス電位、を用いて定義された割込信号である第１の割込信号を生成して前記バス上に出力する第１の割込信号生成回路と、
   前記バスを介して供給された、前記未定義のバス電位を用いて定義された外部からの割込信号である外部割込信号を検出する第１の割込信号検出回路と、を備え、
   前記通信回路は、前記第１の割込信号検出回路により前記外部割込信号が検出された場合、当該外部割込信号に対応する所定の処理を実行する、半導体装置。
2. 請求項１に記載の一又は複数の半導体装置と、
   前記制御装置と、
   前記制御装置と前記一又は複数の半導体装置とを接続する前記バスと、
   を備え、
   前記制御装置は、
   前記一又は複数の半導体装置から出力された前記第１の割込信号を前記外部割込信号として検出する第２の割込信号検出回路と、
   前記一又は複数の半導体装置と前記バスを介してデータ通信を行うとともに、前記第２の割込信号検出回路により前記外部割込信号が検出された場合、前記外部割込信号に対応する所定の処理を実行する制御回路と、
   を有する、半導体システム。
3. 前記制御回路から割込の指示を受けると、前記未定義のバス電位を用いて定義された割込信号である第２の割込信号を生成して前記バス上に出力する第２の割込信号生成回路と、
   を有する、請求項２に記載の半導体システム。
4. 前記バスの状態がアイドル状態かビジー状態かを判定する状態判定回路をさらに備え、
   前記第１の割込信号生成回路は、前記状態判定回路により前記バスの状態がアイドル状態と判定された場合、前記バスのデータ信号線をＨレベルに固定し、かつ、前記バスのクロック信号線をＨレベルからＬレベルに変化させることで、前記第１の割込信号を生成する、請求項１に記載の半導体装置。
5. 外部に設けられた制御装置とバスを介してデータ通信を行う通信回路と、
   前記通信回路から割込の指示を受けると、割込信号を生成して前記バス上に出力する第１の割込信号生成回路と、
   前記バスの状態がアイドル状態かビジー状態かを判定する状態判定回路と、
   を備え、
   前記第１の割込信号生成回路は、前記状態判定回路により前記バスの状態がビジー状態と判定された場合において、前記バスのクロック信号線及びデータ信号線が何れもＨレベルを示す場合、前記クロック信号線がＬレベルに変化する前に前記データ信号線をＨレベルからＬレベルに変化させることで、前記割込信号を生成する、半導体装置。
6. 外部に設けられた制御装置とバスを介してデータ通信を行う通信回路と、
   前記通信回路から割込の指示を受けると、割込信号を生成して前記バス上に出力する第１の割込信号生成回路と、
   前記バスの状態がアイドル状態かビジー状態かを判定する状態判定回路と、
   を備え、
   前記第１の割込信号生成回路は、前記状態判定回路により前記バスの状態がビジー状態と判定された場合において、前記バスのクロック信号線がＬレベルを示し、かつ、前記バスのデータ信号線がＬレベルからＨレベルに変化した場合、前記クロック信号線がＨレベルに変化する前に前記データ信号線を再びＬレベルに変化させることで、前記割込信号を生成する、半導体装置。
7. 前記バスの状態がアイドル状態かビジー状態かを判定する状態判定回路をさらに備え、
   前記第１の割込信号生成回路は、前記状態判定回路により前記バスの状態がビジー状態と判定された場合において、前記バスのデータ信号線を伝搬するデータを構成する複数ビットのうち割込発生前にＨレベルに固定させていた所定ビットをＬレベルに変化させることで、前記第１の割込信号を生成する、請求項１に記載の半導体装置。
8. 前記第１の割込信号生成回路は、前記第１の割込信号を出力した後に、追加情報を続けて出力する、請求項１に記載の半導体装置。
9. 前記第１の割込信号生成回路は、前記第１の割込信号の出力期間又は前記第１の割込信号の電圧レベルにより表される追加情報を前記第１の割込信号に付加して出力する、請求項１に記載の半導体装置。
10. 請求項１に記載の一又は複数の半導体装置である一又は複数の第１の半導体装置と、
    前記第１の半導体装置とは別の一又は複数の第２の半導体装置と、
    前記制御装置と、
    前記制御装置と前記一又は複数の第１の半導体装置とを接続する第１バスと、
    前記制御装置と前記一又は複数の第２の半導体装置とを接続する第２バスと、
    前記第１バスと前記第２バスとの間に設けられ、前記第１バス上に出力された前記一又は複数の第１の半導体装置からの前記第１の割込信号を前記第２バスに伝達するとともに、前記第２バス上に出力された前記一又は複数の第２の半導体装置からの前記第１の割込信号を前記第１バスに伝達する、割込信号伝達回路と、
    を備えた、半導体システム。
11. 通信回路を用いて、外部に設けられた制御装置とバスを介してデータ通信を行い、
    前記通信回路から割込の指示を受けると、データ通信規格において、前記バスのアイドル状態、前記バスのアイドル状態からビジー状態への移行、前記バスのビジー状態からアイドル状態への移行、及び、前記バスを介したデータ通信、を表すバス電位以外のバス電位である未定義のバス電位、を用いて定義された割込信号である第１の割込信号を生成して前記バス上に出力し、
    前記バスを介して供給された、前記未定義のバス電位を用いて定義された外部からの割込信号である外部割込信号を検出した場合、前記通信回路に前記外部割込信号に対応する所定の処理を実行させる、
    半導体装置の制御方法。

Images