JP6118735B2 - サンプリングミクサ回路及び受信機 - Google Patents

Description

本発明は、離散時間アナログ処理により周波数変換とフィルタ処理とを行うサンプリングミクサ回路、及び、それを用いた受信機に関する。

無線受信機の小型化、低消費電力化、ならびに、アナログ信号処理部とデジタル信号処理部の一体化を目指すため、高周波信号を直接、離散時間的にサンプリングして受信処理する構成が知られている（例えば特許文献１、非特許文献１）。

図１は、特許文献１に開示されているダイレクトサンプリング回路の全体構成を示す図である。図２は、図１の回路に入力される制御信号を示すタイミングチャートである。図１のダイレクトサンプリング回路は、受信したアナログＲＦ（Radio Frequency）信号を、マルチタップ・ダイレクト・サンプリング・ミクサ（Multi-Tap Direct Sampling Mixer）を用いて周波数変換し、離散時間アナログ信号へ変換している。
より具体的には、図１の回路に含まれる複数のキャパシタ間での電荷移動により、ＦＩＲ（Finite Impulse Response）フィルタ、及びＩＩＲ（Infinite Impulse Response）フィルタの積となるフィルタ特性を実現する。通過域近傍の特性は２次ＩＩＲフィルタ特性によって決定される。図３（ａ）は、広帯域周波数特性を示し、図３（ｂ）は通過域近傍の狭帯域周波数特性の一例を示す。

さらに、上記構成を基本として、伝達関数に複素極を有する構成が知られている（非特許文献２）。図４は、非特許文献２に開示されているダイレクトサンプリング回路の全体構成を示す図である。図５は、図４の回路に入力される制御信号を示すタイミングチャートである。図６は、図４の回路によって得られる周波数特性の例（ローカル（ＬＯ）周波数f_LO＝２．４ＧＨｚ）である。ダイレクトサンプリング回路は、伝達関数に複素極を有することによって通過域にリプルを得られていることが知られている。

米国特許出願公開第２００３／００３５４９９号明細書

IEEE Journal of Solid-State Circuits, Vol.39, No.12, Dec. 2004, "All-Digital Tx Frequency Synthesizer and Discrete-time Receiver for Blue tooth Radio in 130-nm CMOS" 電気学会 電子回路研究会, ECT-08-89, Nov. 2008, "複素極を有するダイレクトサンプリングミキサによる通過域端特性の改善(Direct Sampling Mixer with Complex Poles Enhansing Sharpness Passband Edge Characteristic)"

しかしながら、前記従来の技術では、以下に示す課題を有する。
図１に示す従来のダイレクトサンプリング回路では、通過域近傍が実数極の２次ＩＩＲによって決まるため、広帯域かつ急峻なフィルタ特性を実現することが困難である。
また、図４に示す構成を採るダイレクトサンプリング回路は、伝達関数上に複素極を実現し、通過域をフラットにしたフィルタ特性を実現できる。しかし、この構成の伝達関数は、式（１）において、分母の２次多項式の係数が１未満という構成となり、実現できる極の範囲が狭かった。さらにＩＩＲにおける零点の設計およびイメージ除去フィルタ特性の実現が困難であった。

本発明は、かかる点に鑑みてなされたものであり、伝達関数の零点と極との設定位置の自由度が高く、所望のフィルタ特性を形成しやすいサンプリングミクサ回路及び受信機を提供することを目的とする。

本発明の一態様に係るサンプリングミクサ回路は、入力信号の搬送周波数に応じた周期であり、位相の異なる４相の制御信号を出力するクロック生成回路と、前記入力信号に基づく電圧信号を電流信号に変換する電圧電流変換回路と、前記４相の制御信号に基づく異なる位相によって、前記変換された電流信号を、各系統の複数段のキャパシタに入力し、且つ、前記複数段のキャパシタの間において電荷を取り交わす４系統の電荷共有回路と、前記４系統の電荷共有回路の出力ノードに、前記４相の制御信号に基づき接続が切り替えられる相間キャパシタと、を具備する構成を採る。

本発明によれば、伝達関数の零点と極との設定位置の自由度が高く、所望のフィルタ特性を得易いサンプリングミクサ回路を実現できる。

従来構成１のダイレクトサンプリング回路の構成図 従来構成１のダイレクトサンプリング回路に入力する制御信号のタイミングチャート 従来構成１のダイレクトサンプリング回路により実現されるフィルタ特性の例を示す特性図 従来構成２のダイレクトサンプリング回路の構成図 従来構成２のダイレクトサンプリング回路に入力する制御信号のタイミングチャート 従来構成２のダイレクトサンプリング回路により実現されるフィルタ特性の例を示す特性図 本発明の実施の形態１に係るダイレクトサンプリング受信機の構成を示すブロック図 本発明の実施の形態１に係る離散時間アナログ回路の構成を示す回路図 本発明の実施の形態１に係る離散時間アナログ回路に入力する制御信号のタイミングチャート 本発明の実施の形態１に係る離散時間アナログ回路により実現されるフィルタ特性の例を示す特性図 本発明の実施の形態２に係る離散時間アナログ回路の構成を示す回路図 本発明の実施の形態２に係る離散時間アナログ回路により実現されるフィルタ特性の例を示す特性図 本発明の実施の形態３に係る離散時間アナログ回路の構成を示す回路図 本発明の実施の形態４に係る離散時間アナログ回路の構成を示す回路図 本発明の実施の形態５に係る離散時間アナログ回路の構成を示す回路図 本発明の実施の形態５に係る離散時間アナログ回路により実現されるフィルタ特性の例を示す特性図 本発明の実施の形態６に係る離散時間アナログ回路の構成を示す回路図 本発明の実施の形態７に係る離散時間アナログ回路の構成を示す回路図 本発明の実施の形態８に係る離散時間アナログ回路の構成を示す回路図 本発明の実施の形態８に係る離散時間アナログ回路により実現されるフィルタ特性の例を示す特性図 本発明の実施の形態９に係る離散時間アナログ回路の構成を示す回路図 本発明の実施の形態１０に係る離散時間アナログ回路を示す構成図 本発明の実施の形態１０に係る離散時間アナログ回路に入力する制御信号のタイミングチャート 図２２の電荷共有回路Ａ-１を示すもので、図２４（Ａ）はその回路図、図２４（Ｂ）はその端子構成を示すブロック図 図２２の電荷共有回路Ｂ−２を示すもので、図２５（Ａ）はその回路図、図２５（Ｂ）はその端子構成を示すブロック図 本発明の実施の形態１１に係る離散時間アナログ回路を示す構成図 本発明の実施の形態１２に係る離散時間アナログ回路を示す構成図 本発明の実施の形態１２に係る離散時間アナログ回路に入力する制御信号のタイミングチャート

以下、本発明の各実施の形態について図面を参照して詳細に説明する。

（実施の形態１）
図７は、本実施の形態に係るダイレクトサンプリング受信機の構成を示すブロック図である。図７において、ダイレクトサンプリング受信機１０は、アンテナ１１と、低雑音増幅器（ＬＮＡ：Low Noise Amplifier）１２と、離散時間アナログ回路１３と、参照周波数発振部１４と、Ａ／Ｄ（Analog to Digital）変換処理部１５と、デジタル受信処理部１６とを有する。

ダイレクトサンプリング受信機１０は、キャリア周波数ｆ_ＣＲによって送信された電磁波２１を受信し、受信信号に対して離散時間的に周波数変換とフィルタ処理を施して所望信号成分を抽出する。ダイレクトサンプリング受信機１０は、抽出した所望信号成分をデジタル信号に変換してデジタル受信処理し、得られた受信データ２７を出力する。

ダイレクトサンプリング受信機１０は、ダイレクトコンバージョン方式の受信機として構成でき、ＬＯＷ−ＩＦ（低中間周波数）方式の受信機としても構成できる。また、ダイレクトサンプリング受信機１０を、ダイバーシチ受信機を構成する複数の個々の受信機の何れかにも採用できる。

アンテナ１１は、図示していない送信局からキャリア周波数ｆ_ＣＲによって送信された電磁波２１を受信し、アナログＲＦ信号２２に変換する。低雑音増幅器１２は、アナログＲＦ信号２２を増幅して出力する。

離散時間アナログ回路１３は、増幅されたアナログＲＦ信号２３と参照周波数信号２４とが入力される。そして、離散時間アナログ回路１３は、アナログＲＦ信号２３を離散時間的に周波数変換してフィルタ処理することで、所望信号成分を抽出したベースバンド信号（または中間周波数（ＩＦ：Intermediate Frequency)信号）２５を出力する。

参照周波数発振部１４は、離散時間アナログ回路１３に対して、サンプリング処理及び周波数変換処理に用いる参照周波数信号２４を生成する。

Ａ／Ｄ変換処理部１５は、入力されるベースバンド信号２５を所定のサンプリング周波数によってデジタル値に量子化し、変換したデジタルベースバンド信号２６を出力する。

デジタル受信処理部１６は、入力されるデジタルベースバンド信号２６に対して、例えば、復調処理及び復号処理などの所定のデジタル受信処理を行い、受信データ２７を出力する。復調処理としては、例えばＯＦＤＭ（Orthogonal Frequency Division Multiplexing）ベースバンド信号に対する高速フーリエ変換処理が含まれる。

［離散時間アナログ回路１００の構成］
図８は、本実施の形態１に係る離散時間アナログ回路１００の要部構成の一例を示す回路図である。離散時間アナログ回路１００は、図７の離散時間アナログ回路１３に相当し、サンプリングミクサ回路を構成する。

離散時間アナログ回路１００は、クロック生成回路１１０、電圧電流変換回路（ＴＡ：Transconductance Amplifier、トランスコンダクタンス値＝ｇｍ）１２０、４系統の電荷共有回路１３０−１〜１３０−４、及び、虚数キャパシタ（相間キャパシタ:４系統の電荷共有回路１３０−１〜１３０−４にスイッチを介して接続されるキャパシタに相当）１４０を有する。虚数キャパシタ１４０の容量値をＣ_ＩＭと示す。

なお、虚数キャパシタとは、伝達関数に虚数単位を実現するためのキャパシタである。また、本発明においてはＴＡ直後の入力部に配置するのではなく、４系統の電荷共有回路１３０−１〜１３０−４にスイッチを介して接続されるため、ＴＡの寄生容量の影響を抑制できる。また、４系統の電荷共有回路１３０−１〜１３０−４の接続順序を反転することで、負の係数が実現できる。

第１系統の電荷共有回路１３０−１は、電流信号を所定位相によってサンプルするサンプリングスイッチ１３１、前記サンプルスイッチの後段に配置されたヒストリキャパシタ１３２、前記サンプリングスイッチと同じタイミングでオンする充電スイッチ１３３、前記充電スイッチの後段に配置されたローテーティングキャパシタ１３４、前記ローテーティングキャパシタを接地に接続するリセットスイッチ１３５、前記ローテーティングキャパシタと前記バッファキャパシタと接続するダンプスイッチ１３６、ローテーティングキャパシタとの電荷共有によって出力部の電位を決定するバッファキャパシタ１３７、及び、前記バッファキャパシタと前記相間キャパシタとを接続する電荷共有スイッチ（相間電荷共有スイッチ：相間キャパシタに蓄積された電荷とＩ相、ＩＢ相、Ｑ相、ＱＢ相の電荷共有回路内のキャパシタに蓄積された電荷との電荷共有を制御するスイッチに相当）１３８を有する。ヒストリキャパシタ１３２、ローテーティングキャパシタ１３４、及び、バッファキャパシタ１３７の各容量値をＣ_Ｈ、Ｃ_Ｒ、Ｃ_Ｂとそれぞれ示す。

なお、Ｉ相はＩ相、Ｑ相はＱ相において電荷が共有されていたが、相間電荷共有スイッチを介して相間を接続することで、伝達関数に虚数単位が実現できる。

電荷共有回路１３０−１において、サンプリングスイッチ１３１と充電スイッチ１３３とは同時にオンされる。よって、電荷共有回路１３０−１の入力ノードは、電圧電流変換回路１２０から電流が入力されるヒストリキャパシタ１３２の一端及びローテーティングキャパシタ１３４の一端となる。

第２〜第４系統の電荷共有回路１３０−２〜１３０−４は、各スイッチに入力される制御信号Ｓ０〜Ｓ３の組合せが異なり、他の構成は第１系統の電荷共有回路１３０−１と同じである。

つまり、４系統の電荷共有回路１３０−１〜１３０−４は、制御信号Ｓ０〜Ｓ３の組合せが異なるため、第１系統、第２系統、第３系統、第４系統の並び順に、１／４周期ずつずらして電圧電流変換回路１２０から電流が入力される。また、４系統の電荷共有回路１３０−１〜１３０−４は、第１系統、第２系統、第３系統、第４系統の並び順によって、１／４周期ずつずらして、虚数キャパシタ１４０に接続される。

［離散時間アナログ回路１００の動作］
図９は、本発明の実施の形態１に係る離散時間アナログ回路に入力する制御信号のタイミングチャートである。

クロック生成回路１１０は、参照周波数発振部１４において生成された参照周波数信号２４を用いて、図９に示す制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３を生成し、各スイッチに供給する。制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３は、周波数ｆ_ＲＥＦを参照して生成される周波数ｆ_ＬＯのクロックによって、位相がそれぞれ９０°ずれた信号である。周波数ｆ_ＬＯは、離散時間アナログ回路１３がベースバンド信号を出力する場合ではキャリア周波数ｆ_ＣＲとなる。また、周波数ｆ_ＬＯは、離散時間アナログ回路１３が中間周波数信号を出力する場合には、キャリア周波数ｆ_ＣＲと中間周波数ｆ_ＩＦとの差分の周波数ｆ_ＣＲ−ｆ_ＩＦ、または、ｆ_ＣＲ＋ｆ_ＩＦとなる。

電圧電流変換回路１２０は、低雑音増幅器１２において増幅されたアナログＲＦ信号２３を、入力電圧信号（ｖ_ｉｎ）として電流（入力電流信号：gm×ｖ_ｉｎ）に変換する。

先ず、代表として第１系統の電荷共有回路１３０−１の動作を説明する。

サンプリングスイッチ１３１は、電圧電流変換回路１２０の出力段に接続され、クロック生成回路１１０から供給される制御信号Ｓ０がハイの時間においてオンする。ここで、制御信号Ｓ０は、ダイレクトコンバージョンでは、アナログＲＦ信号２３のキャリア周波数ｆ_ＣＲと一致した周波数の信号である。つまり、制御信号Ｓ０〜Ｓ３の周波数ｆ_ＬＯは、入力信号のキャリア周波数ｆ_ＣＲとなる。また、制御信号Ｓ０は、ＩＦ周波数を用いる場合は、キャリア周波数ｆ_ＣＲからＩＦ周波数分ｆ_ＩＦずれた周波数の信号である(ｆ_ＬＯ＝ｆ_ＣＲ±ｆ_ＩＦ)。

制御信号Ｓ０がハイの間、充電スイッチ１３３も同時にオン状態にあるため、電圧電流変換回路１２０において電流に変換されたアナログＲＦ入力信号は、ヒストリキャパシタ１３２とローテーティングキャパシタ１３４とに電荷として蓄積される。これによって、入力信号は離散時間アナログのサンプル値となり、無線周波数からベースバンド（ＢＢ）周波数に変換される。また、ヒストリキャパシタ１３２が一周期前の電荷を保持していることで、電荷共有によるＩＩＲフィルタリングが行われる。この動作は差分方程式を用いて、以下の式によって記述できる。

ここで、ｑ_ｉｎは制御信号Ｓ０がハイの期間に入力される電荷、Ｔ_ＬＯは制御信号Ｓ０の周期（＝１／ｆ_ＬＯ）、ｖ_ｉｎ（ｔ）は時刻ｔの入力電圧である。ｖ_１はヒストリキャパシタ１３２の一端側の電位である。整数値（例えば、ｎ、ｎ−１）を引数とする関数は、当該関数の周期Ｔ_ＬＯ毎の代表値を示す。以下の式においても同様である。

次に、制御信号Ｓ１がハイの時間では、電荷共有スイッチ１３８を介して、ローテーティングキャパシタ１３４と、バッファキャパシタ１３７と、虚数キャパシタ１４０とが電荷を共有する。つまり、バッファキャパシタ１３７が一周期前の電荷を保持し、虚数キャパシタ１４０が１/４周期前の電荷を保持していることで、複素フィルタリングが行われる。この動作は、以下の式によって記述できる。

ここで、出力電位ｖ_ｏｕｔは、バッファキャパシタ１３７の一端側の電位を示し、図８のｖ_ｏｕｔＩに該当する。

最後に、制御信号Ｓ２がハイとなる間には、ローテーティングキャパシタ１３４がリセットスイッチ１３５を介して基準電位に接続されることによって、ローテーティングキャパシタ１３４に蓄積された電荷が放電される。なお、リセットスイッチをオンするタイミングは制御信号Ｓ３のタイミングでもよい。

第１系統の電荷共有回路１３０−１では、上記の動作が繰り返される。入出力に対してｚ変換し、ｚ変換された入出力Ｖｏｕｔ(ｚ)、Ｖｉｎ(ｚ)の比を求めることで、全体の伝達関数が算出できる。伝達関数は次式となる。

電荷共有回路１３０−１では、伝達関数に虚数単位「ｊ」を有する複素型の伝達関数を実現できる。

第２系統から第４系統の電荷共有回路１３０−２〜１３０−４では、１／４周期をずらして、同様の動作が繰り返される。第２系統から第４系統の電荷共有回路１３０−２〜１３０−４において、式（３）のｖ_ｏｕｔは、図８のｖ_ｏｕｔＱ,ｖ_ｏｕｔＩＢ,ｖ_ｏｕｔＱＢにそれぞれ該当し、伝達関数は同様に式（４）になる。

図１０は、本発明の実施の形態１に係る離散時間アナログ回路により実現されるフィルタ特性の例を示す特性図である。

ｆ_ＬＯ＝１ＧＨｚ，ｇｍ＝１０ｍＳ，Ｃ_Ｈ＝１００ｆＦ，Ｃ_Ｒ＝１００ｆＦ，Ｃ_Ｂ＝１ｐＦ，Ｃ_ＩＭ＝５００ｆＦにおける変換利得の周波数特性の一例を図１０に示す。横軸は無線信号の入力周波数を示し、縦軸が変換利得を示す。実施の形態１の離散時間アナログ回路１００では、従来の実数係数の伝達関数（式（４）においてＣ_ＩＭ＝０）の特性線を左にシフトした特性が得られる。

また、実施の形態１の離散時間アナログ回路１００では、虚数キャパシタ１４０が、各系統の電荷共有回路１３０−１〜１３０−４の入力ノード以外のノードに接続する構成となる。具体的には、虚数キャパシタ１４０は、各系統の電荷共有回路１３０−１〜１３０−４の出力ノードに接続する構成を採用する。このため、電圧電流変換回路１２０の寄生容量の影響を抑制し、虚数キャパシタ１４０を介して、電流入力期間が１／４周期ずれた電荷共有回路１３０−１〜１３０−４間において、正確に電荷共有できる。

（実施の形態２）
［離散時間アナログ回路２００の構成］
図１１は、本実施の形態２に係る離散時間アナログ回路２００の要部構成の一例を示すブロック図である。離散時間アナログ回路２００は、図７の離散時間アナログ回路１３に相当し、サンプリングミクサ回路を構成する。

実施の形態２の離散時間アナログ回路２００は、クロック生成回路２１０、電圧電流変換回路（ＴＡ：Transconductance Amplifier、トランスコンダクタンス値＝ｇｍ）２２０、４系統の電荷共有回路２３０−１〜２３０−４、及び、虚数キャパシタ２４０を有する。虚数キャパシタ２４０の容量値をＣ_ＩＭと示す。

第１系統の電荷共有回路２３０−１は、サンプリングスイッチ２３１、ヒストリキャパシタ２３２、充電スイッチ２３３、ローテーティングキャパシタ２３４、リセットスイッチ２３５、ダンプスイッチ２３６、バッファキャパシタ２３７、電荷共有スイッチ２３８を有する。ヒストリキャパシタ２３２、ローテーティングキャパシタ２３４、及び、バッファキャパシタ２３７の各容量値をＣ_Ｈ、Ｃ_Ｒ、Ｃ_Ｂとそれぞれ示す。クロック生成回路２１０は、図９に示した制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３を生成して、各スイッチに供給する。

第２〜第４系統の電荷共有回路２３０−２〜２３０−４は、各スイッチに入力される制御信号Ｓ０〜Ｓ３の組み合わせを変更することで、第１系統の電荷共有回路２３０−１に対して、周期をそれぞれ１/４ずつずらして動作する。他の構成は第１系統の電荷共有回路２３０−１と同じである。

つまり、４系統の電荷共有回路２３０−１〜２３０−４は、制御信号Ｓ０〜Ｓ３の組合せが異なるため、第１系統、第２系統、第３系統、第４系統の並び順に、１／４周期ずつずらして電圧電流変換回路２２０から電流が入力される。
また、４系統の電荷共有回路２３０−１〜２３０−４は、第４系統、第３系統、第２系統、第１系統の並び順、つまり、逆順によって、１／４周期ずつずらして虚数キャパシタ２４０に接続される。つまり、各系統の電荷共有回路２３０−１〜２３０−４は、虚数キャパシタ２４０を介して、電流の入力位相が−９０°（＝２７０°）異なる他の電荷共有回路２３０−１〜２３０−４と電荷を共有する。

［離散時間アナログ回路２００の動作］
実施の形態２の離散時間アナログ回路２００は、実施の形態１の離散時間アナログ回路１００とほぼ同様の動作となるため、実施の形態１と異なる点に注目して説明する。

離散時間アナログ回路１００と離散時間アナログ回路２００の相違点は、電荷共有スイッチ２３８へ入力される制御信号である。離散時間アナログ回路１００ではサンプリングスイッチ１３１と電荷共有スイッチ１３８が同じ制御信号（制御信号Ｓ０〜Ｓ３のいずれか）によって制御される。つまり、サンプリングスイッチ２３１がオンされる順番と電荷共有スイッチ２３８がオンされる順番が同じ順番である。

一方、離散時間アナログ回路２００では、第１〜第４系統の電荷共有回路２３０−１〜２３０−４においてサンプリングスイッチ２３１がオンされる順番と電荷共有スイッチ２３８がオンされる順番が逆順になる。これによって、ローテーティングキャパシタ２３４と、バッファキャパシタ２３７と、虚数キャパシタ２４０との電荷共有の式を以下に示す。

よって、離散時間アナログ回路２００の全体の伝達関数を以下に示す。

離散時間アナログ回路２００によって、実施の形態１の離散時間アナログ回路１００に対して虚数単位（ｊ）の符合が反転した伝達関数を実現できる。

図１２は、本発明の実施の形態２に係る離散時間アナログ回路により実現されるフィルタ特性の例を示す特性図である。

ｆ_ＬＯ＝１ＧＨｚ，ｇｍ＝１０ｍＳ，Ｃ_Ｈ＝１００ｆＦ，Ｃ_Ｒ＝１００ｆＦ，Ｃ_Ｂ＝１ｐＦ，Ｃ_ＩＭ＝５００ｆＦにおける変換利得の周波数特性の一例を図１２に示す。横軸は無線信号の入力周波数を示し、縦軸が変換利得を示す。実施の形態２の離散時間アナログ回路２００では、従来の実数係数の伝達関数（式（４）においてＣ_ＩＭ＝０）の特性線を右にシフトした特性が得られる。

また、実施の形態２の離散時間アナログ回路２００では、虚数キャパシタ２４０が、各系統の電荷共有回路２３０−１〜２３０−４の入力ノード以外のノードに接続する構成となっている。具体的には、虚数キャパシタ２４０は、各系統の電荷共有回路２３０−１〜２３０−４の出力ノードに接続する構成を採用している。このため、電圧電流変換回路２２０の寄生容量の影響を抑制し、虚数キャパシタ２４０を介して、電流入力期間が１／４周期ずれた電荷共有回路２３０−１〜２３０−４間において、正確に電荷共有できる。

なお、第１系統の電荷共有回路２３０−１と第３系統の電荷共有回路２３０−３とは、ローテーティングキャパシタ２３４とバッファキャパシタ２３７と虚数キャパシタ２４０とが同時に接続される。これらの動作は、実施の形態１の電荷共有回路１３０−１の動作とほぼ同一になり、異なる点は、虚数キャパシタ２４０に保持される電荷の符号が反転する点である。よって、伝達関数は、式（６）によって求められる。

一方、第２系統の電荷共有回路２３０−２と第４系統の電荷共有回路２３０−４とは、ローテーティングキャパシタ２３４とバッファキャパシタ２３７と虚数キャパシタ２４０とが時間をずらして接続される。これらの動作は、実施の形態１の電荷共有回路１３０−１の動作と同一にならない。しかしながら、Ｃ_Ｂ＞＞Ｃ_Ｒの条件においては、同時に接続する場合の伝達関数に近似する。

ここで、ローテーティングキャパシタ２３４とバッファキャパシタ２３７と虚数キャパシタ２４０とが同時に接続しない場合、それぞれの電荷共有後の電位は以下の式によって記述できる。

なお、Ｖ_２はローテーティングキャパシタ２３４とバッファキャパシタ２３７との電荷共有後の電位、Ｖ_３はバッファキャパシタ２３７と虚数キャパシタ２４０との電荷共有後の電位を示す。

式（７）をまとめると、次式になる。

すなわち、ローテーティングキャパシタ２３４とバッファキャパシタ２３７と虚数キャパシタ２４０とが同時に接続する場合と、同じ式になる。

従って、実施の形態２の伝達関数は、実施の形態１の伝達関数において虚数キャパシタ２４０に保持されている電荷の符号を反転させた式（６）となる。

なお、電子回路のアナログシミュレーションにおいても、実施の形態２の離散時間アナログ回路２００の特性として、図１２では、虚数キャパシタ２４０の容量値Ｃ_ＩＭに応じて、通過中心周波数が右にシフトしたフィルタ特性が得られる。

（実施の形態３）
［離散時間アナログ回路３００の構成］
図１３は、本実施の形態３に係る離散時間アナログ回路３００の要部構成の一例を示すブロック図である。離散時間アナログ回路３００は、図７の離散時間アナログ回路１３に相当し、サンプリングミクサ回路を構成する。

実施の形態３の離散時間アナログ回路３００は、クロック生成回路３１０、電圧電流変換回路（ＴＡ：Transconductance Amplifier、トランスコンダクタンス値＝ｇｍ）３２０、４系統の電荷共有回路３３０−１〜３３０−４、及び、虚数キャパシタ３４０を有する。虚数キャパシタ３４０の容量値をＣ_ＩＭと示す。

４系統の電荷共有回路３３０−１〜３３０−４は、サンプリングスイッチ３３１、ヒストリキャパシタ３３２、充電スイッチ３３３、ローテーティングキャパシタ３３４、リセットスイッチ３３５、ダンプスイッチ３３６、バッファキャパシタ３３７、電荷共有スイッチ３３８を有する。ヒストリキャパシタ３３２、ローテーティングキャパシタ３３４、及び、バッファキャパシタ３３７の各容量値をＣ_Ｈ、Ｃ_Ｒ、Ｃ_Ｂとそれぞれ示す。クロック生成回路３１０は、図９に示した制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３を生成して、各スイッチに供給する。

つまり、４系統の電荷共有回路３３０−１〜３３０−４は、制御信号Ｓ０〜Ｓ３の組合せが異なるため、第１系統、第２系統、第３系統、第４系統の並び順に、１／４周期ずつずらして電圧電流変換回路３２０から電流が入力される。また、４系統の電荷共有回路３３０−１〜３３０−４は、第１系統、第２系統、第３系統、第４系統の並び順によって、１／４周期ずつずらして虚数キャパシタ３４０に接続される。

実施の形態３の離散時間アナログ回路３００は、実施の形態１の離散時間アナログ回路１００と、電荷共有スイッチ３３８を制御する制御信号（制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３）の接続順番が異なる。実施の形態３の離散時間アナログ回路３００では、ダンプスイッチ３３６と電荷共有スイッチ３３８とが、異なるタイミングにおいてオンになる構成を採用している。

［離散時間アナログ回路３００の動作］
４系統の電荷共有回路３３０−１〜３３０−４は、ローテーティングキャパシタ３３４とバッファキャパシタ３３７と虚数キャパシタ３４０とが時間をずらして接続される。よって、４系統の電荷共有回路３３０−１〜３３０−４は、実施の形態１の電荷共有回路１３０−１の動作と異なる。

しかなしながら、式（７）と式（８）を用いて説明したように、時間をずらして接続される場合の伝達関数は、Ｃ_Ｂ＞＞Ｃ_Ｒの条件において、同時に接続される場合の伝達関数に近似する。

従って、実施の形態３の電荷共有回路３３０−１〜３３０−４の伝達関数は、実施の形態１の伝達関数に近似できる。よって、実施の形態３の離散時間アナログ回路３００の特性としては、図１０では、虚数キャパシタ３４０の容量値Ｃ_ＩＭに応じて、通過中心周波数が左にシフトしたフィルタ特性を実現できる。

（実施の形態４）
［離散時間アナログ回路４００の構成］
図１４は、本実施の形態４に係る離散時間アナログ回路４００の要部構成の一例を示すブロック図である。離散時間アナログ回路４００は、図７の離散時間アナログ回路１３に相当し、サンプリングミクサ回路を構成する。

実施の形態４の離散時間アナログ回路４００は、クロック生成回路４１０、電圧電流変換回路（ＴＡ：Transconductance Amplifier、トランスコンダクタンス値＝ｇｍ）４２０、４系統の電荷共有回路４３０−１〜４３０−４、及び、虚数キャパシタ４４０を有する。虚数キャパシタ４４０の容量値をＣ_ＩＭと示す。

４系統の電荷共有回路４３０−１〜４３０−４は、サンプリングスイッチ４３１、ヒストリキャパシタ４３２、充電スイッチ４３３、ローテーティングキャパシタ４３４、リセットスイッチ４３５、ダンプスイッチ４３６、バッファキャパシタ４３７、電荷共有スイッチ４３８を有する。ヒストリキャパシタ４３２、ローテーティングキャパシタ４３４、及び、バッファキャパシタ４３７の各容量値をＣ_Ｈ、Ｃ_Ｒ、Ｃ_Ｂとそれぞれ示す。クロック生成回路４１０は、図９に示した制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３を生成して、各スイッチに供給する。

つまり、４系統の電荷共有回路４３０−１〜４３０−４は、制御信号Ｓ０〜Ｓ３の組合せが異なるため、第１系統、第２系統、第３系統、第４系統の並び順に、１／４周期ずつずらして電圧電流変換回路４２０から電流が入力される。また、４系統の電荷共有回路４３０−１〜４３０−４は、第４系統、第３系統、第２系統、第１系統の並び順、つまり逆順によって、１／４周期ずつずらして虚数キャパシタ４４０に接続される。

実施の形態４の離散時間アナログ回路４００は、実施の形態２の離散時間アナログ回路２００と、電荷共有スイッチ４３８を制御する制御信号（制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３）の接続順番が異なる。実施の形態４の離散時間アナログ回路４００では、ダンプスイッチ４３６と電荷共有スイッチ４３８とが、全ての電荷共有回路４３０−１〜４３０−４において異なるタイミングによってオンになる構成を採用している。

［離散時間アナログ回路４００の動作］
４系統の電荷共有回路４３０−１〜４３０−４は、ローテーティングキャパシタ４３４とバッファキャパシタ４３７と虚数キャパシタ４４０とが時間をずらして、つまり、ダンプスイッチ４３６と電荷共有スイッチ４３８が同時にオンせずに、接続される。この場合の伝達関数は、式（７）と式（８）を用いて説明したように、Ｃ_Ｂ＞＞Ｃ_Ｒの条件において、同時に接続される場合の伝達関数に近似する。

離散時間アナログ回路４００が離散時間アナログ回路３００と異なる点は、電荷共有スイッチ４３８に入力される制御信号の接続が逆順になっていることである。離散時間アナログ回路３００では、虚数キャパシタとの電荷共有の初期値として、電荷共有の虚数キャパシタ３４０に９０度前の電荷が蓄積されている。これに対して、離散時間アナログ回路４００では、虚数キャパシタ４４０との電荷共有の初期値として、虚数キャパシタ４４０に２７０度前の電荷が蓄積されていることになる。

電荷共有は以下の式で記述することができる。

よって、離散時間アナログ回路４００の全体の伝達関数を以下に示す。

従って、実施の形態４の電荷共有回路４３０−１〜４３０−４の伝達関数は、実施の形態２の伝達関数に近似できる。よって、実施の形態４の離散時間アナログ回路４００の特性としては、図１２では、虚数キャパシタ４４０の容量値Ｃ_ＩＭに応じて、通過中心周波数が右にシフトしたフィルタ特性を実現できる。

（実施の形態５）
［離散時間アナログ回路５００の構成］
図１５は、本実施の形態５に係る離散時間アナログ回路５００の要部構成の一例を示すブロック図である。離散時間アナログ回路５００は、図７の離散時間アナログ回路１３に相当し、サンプリングミクサ回路を構成する。

離散時間アナログ回路５００は、クロック生成回路５１０、電圧電流変換回路（ＴＡ：Transconductance Amplifier、トランスコンダクタンス値＝ｇｍ）５２０、４系統２セットの電荷共有回路５３０−１〜５３０−８、虚数キャパシタ５４０−１，５４０−２、及び、差動増幅器５５０−１〜５５０−４を有する。

ここで、第１セット側の４系統の電荷共有回路５３０−１〜５３０−４と、これらに接続される一方の虚数キャパシタ５４０−１とが、第１セットの受動スイッチドキャパシタ回路に相当する。第２セット側の４系統の電荷共有回路５３０−５〜５３０−８と、これらに接続される一方の虚数キャパシタ５４０−２とが、第２セットの受動スイッチドキャパシタ回路に相当する。また、差動増幅器５５０−１〜５５０−４は、これら第１セットおよび第２セットの受動スイッチドキャパシタ回路の出力を合成する合成部に相当する。

電荷共有回路５３０−１〜５３０−８は、サンプリングスイッチ５３１、ヒストリキャパシタ５３２、充電スイッチ５３３、ローテーティングキャパシタ５３４、リセットスイッチ５３５、ダンプスイッチ５３６、バッファキャパシタ５３７、及び、電荷共有スイッチ５３８を有する。

ヒストリキャパシタ５３２、ローテーティングキャパシタ５３４、バッファキャパシタ５３７、及び、虚数キャパシタ５４０−１、５４０−２の各容量値は、第１セット側と第２セット側とにおいて、異なる値に設定可能である。第１セット側の各容量値をＣ_Ｈ１、Ｃ_Ｒ１、Ｃ_Ｂ１及びＣ_ＩＭ１と示し、第２セット側の各容量値をＣ_Ｈ２、Ｃ_Ｒ２、Ｃ_Ｂ２及びＣ_ＩＭ２と示す。

第１セット側の４系統の電荷共有回路５３０−１〜５３０−４と、第２セット側の４系統の電荷共有回路５３０−５〜５３０−８とでは、電荷共有スイッチ５３８に入力される制御信号の接続順番が異なる。

よって、第１セット側の４系統の電荷共有回路５３０−１〜５３０−４と虚数キャパシタ５４０−１，第２セット側の４系統の電荷共有回路５３０−５〜５３０−８と５４０−２との接続順序が異なってくる。

第１セット側の４系統の電荷共有回路５３０−１〜５３０−４は、実施の形態３と同じ順序によって虚数キャパシタ５４０−１と接続され、第２セット側の４系統の電荷共有回路５３０−５〜５３０−８は、実施の形態４と同じ順序によって虚数キャパシタ５４０−２と接続される。すなわち、虚数キャパシタ５４０−１と虚数キャパシタ５４０−２とでは、電荷共有回路５３０−１〜５３０−８への接続順番が反転している。

４つの差動増幅器５５０−１〜５５０−４の各々は、第１セット側の電荷共有回路５３０−１〜５３０−４の４つの出力の何れか１つと、第２セット側の電荷共有回路５３０−１〜５３０−４の４つの出力の何れか１つとを、入力とする。詳細には、第１の差動増幅器５５０−１には、入力電流信号の入力位相が互いに逆相となる２つの電荷共有回路５３０−１、５３０−７の出力が入力される。第２〜第４の差動増幅器５５０−２〜５５０−４にも、同様の関係となる２出力が入力される。

［離散時間アナログ回路５００の動作］
クロック生成回路５１０は、参照周波数発振部１４において生成された参照周波数信号２４から、図９に示す制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３の制御信号を生成し、各スイッチに供給する。

電圧電流変換回路５２０は、低雑音増幅器１２において増幅されたアナログＲＦ信号２３を入力電圧信号（ｖ_ｉｎ）として電流（入力電流信号：gm×ｖ_ｉｎ）に変換する。

第１セット側の４系統の電荷共有回路５３０−１〜５３０−４は、用いる制御信号Ｓ０〜Ｓ３の組合せが異なるため、１/４周期ずれた動作をする。また、第２セット側の４系統の電荷共有回路５３０−５〜５３０−８は、用いる制御信号Ｓ０〜Ｓ３の組合せが異なるため、１/４周期ずれて動作する。ここでは、代表として電荷共有回路５３０−１，５３０−５の動作を説明する。

サンプリングスイッチ５３１は、電圧電流変換回路５２０の出力段に接続され、クロック生成回路５１０から供給される制御信号Ｓ０がハイの時間においてオンする。制御信号Ｓ０がハイの間、充電スイッチ５３３も同時にオン状態にあるため、電圧電流変換回路５２０において電流に変換されたアナログＲＦ入力信号は、ヒストリキャパシタ５３２とローテーティングキャパシタ５３４に電荷として蓄積される。
このため、入力信号は離散時間アナログのサンプル値となり、無線周波数からベースバンド（ＢＢ）周波数に変換される。また、ヒストリキャパシタ５３２が制御信号Ｓ０〜Ｓ３の周期の一周期前の電荷を保持していることで、電荷共有によるＩＩＲフィルタリングが行われる。この動作は差分方程式を用いて、以下の式によって記述できる。

制御信号Ｓ１と制御信号Ｓ２とが順次ハイとなる間、まず、ダンプスイッチ５３６を介して、ローテーティングキャパシタ５３４と、バッファキャパシタ５３７とが電荷共有する。続いて、電荷共有スイッチ５３８を介して、バッファキャパシタ５３７と虚数キャパシタ５４０−１，５４０−２とが電荷を共有する。つまり、バッファキャパシタ５３７が一周期前の電荷を保持し、虚数キャパシタ５４０−１が１/４周期前の電荷、虚数キャパシタ５４０−２が−１/４周期前の電荷を保持していることで、複素フィルタリングが行われる。

電荷共有回路５３０−１の動作は、以下の式によって近似できる。

ここで、ｖ_２Ａは、第１セット側の電荷共有回路５３０−１のバッファキャパシタ５３７の一端側の電位である。

同様に、電荷共有回路５３０−５の動作は、以下の式によって近似できる。

ここで、Ｖ_２Ｂは、第２セット側の電荷共有回路５３０−５のバッファキャパシタ５３７の一端側の電位である。

また、制御信号Ｓ３がハイとなる間、ローテーティングキャパシタ５３４がリセットスイッチ５３５を介して基準電位に接続されることによって、ローテーティングキャパシタ５３４に蓄積された電荷を放電する。

８つの電荷共有回路５３０−１〜５３０−８は、それぞれ１/４周期ずれて同様の動作を繰り返す。

差動増幅器５５０−１は、電流が入力される位相が互いに１／２周期ずれた２つの電荷共有回路５３０−１、５３０−７の出力を２入力とする。１つのセット側の電荷共有回路５３０−５、５３０−７において、電流の入力位相が同相と逆相であるため、出力ｖ_２Ｂは、符号が逆転する。よって、差動増幅器５５０−１の出力電圧は、電荷共有回路５３０−１、５３０−７の２出力の差分、すなわち、次式になる。

ここで、Ｇは差動増幅器の利得である。

入出力をｚ変換して、Ｖｏｕｔ（ｚ）とＶｉｎ（ｚ）の比を求めることで、離散時間アナログ回路５００の全体の伝達関数Ｈ(ｚ)が算出できる。伝達関数は次式となり、伝達関数に虚数単位「ｊ」を有する複素型の伝達関数を実現できる。

図１６は、本発明の実施の形態５に係る離散時間アナログ回路により実現されるフィルタ特性の例を示す特性図である。

ｆ_ＬＯ＝１ＧＨｚ，ｇｍ＝１０ｍＳ，Ｃ_Ｈ１＝Ｃ_Ｈ２＝１００ｆＦ，Ｃ_Ｒ１＝１００ｆＦ，Ｃ_Ｒ２＝９２ｆＦ，Ｃ_Ｂ１＝Ｃ_Ｂ２＝１ｐＦ，Ｃ_ＩＭ１＝Ｃ_ＩＭ２＝５００ｆＦにおける変換利得の周波数特性の一例を図１６に示す。横軸は無線信号の入力周波数を示し、縦軸が変換利得を示す。
実施の形態５の離散時間アナログ回路５００では、従来の実数係数の伝達関数（式（４）においてＣ_ＩＭ＝０）の特性線を左にシフトした特性と右にシフトした特性とが合成されることで、フラットな通過域が得られる。具体的には、帯域内偏差０．５ｄＢにおいて１０％の比帯域を有する広帯域な周波数特性が得られる。

また、実施の形態５の離散時間アナログ回路５００においては、虚数キャパシタ５４０−１，５４０−２が、各系統の電荷共有回路５３０−１〜５３０−８の入力ノード以外のノードに接続する構成となる。従って、電圧電流変換回路１２０の寄生容量の影響を抑制し、虚数キャパシタ５４０−１，５４０−２を介して、電流入力位相が１／４周期ずれた電荷共有回路５３０−１〜５３０−８間において、正確に電荷を共有できる。

また、実施の形態５の離散時間アナログ回路５００においては、虚数キャパシタ５４０−１，５４０−２が、各系統の電荷共有回路５３０−１〜５３０−８の入力ノード以外のノードに接続する構成となる。よって、第１セット側と第２セット側とにおいて、虚数キャパシタ５４０−１，５４０−２を介した各相間の電荷共有の割合を独立的に決定できる。

なお、虚数キャパシタ５４０−１，５４０−２を入力ノードに接続して、同様の自由度を得るには、第１セット側と第２セット側とに、それぞれ電圧電流変換回路５２０を設ける必要がある。

しかし、実施の形態５の離散時間アナログ回路５００では、上記に示した１つの電圧電流変換回路５２０を用いた構成によって、自由度の高い周波数特性を設定できる。

なお、上記の説明ではローテーティングキャパシタ５３４とバッファキャパシタ５３７と虚数キャパシタ５４０−１または５４０−２とが時間をずらして接続される構成を例にとって説明したが、これらが同時に接続される構成でも、同様の特性が得られる。

また、ローテーティングキャパシタ５３４、バッファキャパシタ５３７、および、虚数キャパシタ５４０−１或いは５４０−２が同時に接続されない構成では、式（７）と式（８）を用いて先に説明したように、Ｃ_Ｂ＞＞Ｃ_Ｒの条件において同時に接続する場合と同じ式になる。なお、広帯域化を実現するためには、２つの虚数キャパシタ５４０−１，５４０−２の容量値Ｃ_ＩＭ１，Ｃ_ＩＭ２のうち、一方の値を固定しておき、他方の値を調整すれば容易に目的の特性を実現できる。

また、上記の説明では、第１セット側と第２セット側とにおいて、互いに逆相となる２出力を組み合わせて、更に差動増幅器によって減算して合成する構成を例にとって説明した。しかしながら、第１セット側と第２セット側とにおいて、互いに同相の２出力を組み合わせて、更に加算器によって加算して合成する構成を採用してもよく、この構成でも同様の周波数特性が得られる。

（実施の形態６）
［離散時間アナログ回路６００の構成］
図１７は、本実施の形態６に係る離散時間アナログ回路６００の要部構成の一例を示すブロック図である。離散時間アナログ回路６００は、図７の離散時間アナログ回路１３に相当し、サンプリングミクサ回路を構成する。

離散時間アナログ回路６００は、クロック生成回路６１０、電圧電流変換回路（ＴＡ：Transconductance Amplifier、トランスコンダクタンス値＝ｇｍ）６２０、４系統２セットの電荷共有回路６３０−１〜６３０−８、虚数キャパシタ６４０−１，６４０−２、及び、バッファキャパシタ６５０−１〜６５０−４を有する。

ここで、第１セット側の４系統の電荷共有回路６３０−１〜６３０−４と、これらに接続される一方の虚数キャパシタ６４０−１とが、第１セットの受動スイッチドキャパシタ回路に相当する。第２セット側の４系統の電荷共有回路６３０−５〜６３０−８と、これらに接続される一方の虚数キャパシタ６４０−２とが、第２セットの受動スイッチドキャパシタ回路に相当する。また、バッファキャパシタ６５０−１〜６５０−４は、これら第１セットおよび第２セットの受動スイッチドキャパシタ回路の出力を合成する合成部に相当する。

電荷共有回路６３０−１〜６３０−８は、サンプリングスイッチ６３１、ヒストリキャパシタ６３２、充電スイッチ６３３、ローテーティングキャパシタ６３４、リセットスイッチ６３５、ダンプスイッチ６３６、ウエイトキャパシタ６３７、電荷共有スイッチ６３８、出力スイッチ６３９を有する。

ヒストリキャパシタ６３２、ローテーティングキャパシタ６３４、ウエイトキャパシタ６３７、及び、虚数キャパシタ６４０−１、６４０−２の各容量値は、第１セット側と第２セット側とにおいて、異なる値に設定可能である。第１セット側の各容量値をＣ_Ｈ１、Ｃ_Ｒ１、Ｃ_Ｗ１及びＣ_ＩＭ１と示し、第２セット側の各容量値をＣ_Ｈ２、Ｃ_Ｒ２、Ｃ_Ｗ２及びＣ_ＩＭ２と示す。

第１セット側の電荷共有回路６３０−１〜６３０−４と第２セット側の電荷共有回路６３０−５〜６３０−８とでは、電荷共有スイッチ６３８に入力される制御信号が異なる。第１セット側の４系統の電荷共有回路６３０−１〜６３０−４は、入力電流信号の入力順序と同じ順序によって虚数キャパシタ６４０−１と接続される。第２セット側の４系統の電荷共有回路６３０−５〜６３０−８は、入力電流信号の入力順序と逆順によって虚数キャパシタ６４０−２と接続される。すなわち、虚数キャパシタ６４０−１と虚数キャパシタ６４０−２とでは、電荷共有回路６３０−１〜６３０−８への接続順番が反転している。

実施の形態５との主な相違点の１つとして、実施の形態５では差動増幅器により出力を合成するのに対して、実施の形態６では出力スイッチ６３９を介してバッファキャパシタ６５０−１，６５０−４により電荷を共有することによって、２出力の合成和を形成する。

４つのバッファキャパシタ６５０−１〜６５０−４の各々には、第１セット側の電荷共有回路６３０−１〜６３０−４のうちの一つと、これと入力電流信号の入力位相が同相となる第２セット側の電荷共有回路６３０−５〜６３０−８のうちの一つとが接続される。

［離散時間アナログ回路６００の動作］
クロック生成回路６１０は、参照周波数発振部１４において生成された参照周波数信号２４から、図９に示す制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３の制御信号を生成し、各スイッチに供給する。

電圧電流変換回路６２０は、低雑音増幅器１２において増幅されたアナログＲＦ信号２３を入力電圧信号（ｖ_ｉｎ）として電流（入力電流信号：gm×ｖ_ｉｎ）に変換する。

第１セット側の４系統の電荷共有回路６３０−１〜６３０−４は、用いる制御信号Ｓ０〜Ｓ３の組合せが異なるため、１/４周期ずれて動作する。また、第２セット側の４系統の電荷共有回路６３０−５〜６３０−８は、それぞれ制御信号Ｓ０〜Ｓ３の組合せが異なるため、１/４周期ずれて動作する。ここでは、代表として電荷共有回路６３０−１，６３０−５の動作を説明する。

サンプリングスイッチ６３１は、電圧電流変換回路６２０の出力段に接続され、クロック生成回路６１０から供給される制御信号Ｓ０がハイの時間においてオンする。制御信号Ｓ０がハイの間、充電スイッチ６３３も同時にオン状態にあるため、電圧電流変換回路６２０において電流に変換されたアナログＲＦ入力信号は、ヒストリキャパシタ６３２とローテーティングキャパシタ６３４に電荷として蓄積される。

これによって、入力信号は離散時間アナログのサンプル値となり、無線周波数からベースバンド（ＢＢ）周波数に変換される。また、ヒストリキャパシタ６３２が一周期前の電荷を保持していることで、電荷共有によるＩＩＲフィルタリングが行われる。この動作は差分方程式を用いて、以下の式によって記述できる。

次に、制御信号Ｓ１がハイの間、電荷共有スイッチ６３８を介して、ローテーティングキャパシタ６３４と、ウエイトキャパシタ６３７と、虚数キャパシタ６４０−１または６４０−２とが電荷共有をする。つまり、ウエイトキャパシタ６３７が一周期前の電荷を保持し、虚数キャパシタ６４０−１が１/４周期前、虚数キャパシタ６４０−２が３／４周期前の電荷を保持していることで、複素フィルタリングが行われる。

電荷共有回路６３０−１の動作は、以下の式によって記述できる。

ここで、ｖ_２Ａは、第１セット側における電荷共有後のローテーティングキャパシタ６３４の一端側の電位である。

同様に、電荷共有回路６３０−５の動作は、以下の式によって記述できる。

ここで、ｖ_２Ｂは、第２セット側における電荷共有後のローテーティングキャパシタ６３４の一端側の電位である。

また、制御信号Ｓ２がハイとなる間、出力スイッチ６３９を介して、第１セット側と第２セット側の２つのローテーティングキャパシタ６３４と１つのバッファキャパシタ６５０−１とが電荷共有し、出力電位Ｖｏｕｔを形成する。この動作は次式によって記述できる。

出力電位Ｖｏｕｔは、図１７の出力電位ＶｏｕｔＩに該当する。

続いて、制御信号Ｓ３がハイとなる間、ローテーティングキャパシタ６３４がリセットスイッチ６３５を介して基準電位に接続されることによって、ローテーティングキャパシタ６３４に蓄積された電荷を放電する。

第１系統の電荷共有回路６３０−１，６３０−５では、上記の動作が繰り返される。また、第２系統から第４系統の電荷共有回路６３０−２〜６３０−４，６３０−６〜６３０−８では、１／４周期をずらして、同様の動作が繰り返される。第２系統から第４系統の電荷共有回路６３０−２〜６３０−４，６３０−６〜６３０−８による各出力電位Ｖ_ｏｕｔは、図１７のＶ_ｏｕｔＱ,Ｖ_ｏｕｔＩＢ,Ｖ_ｏｕｔＱＢにそれぞれ該当する。

入出力に対してｚ変換し、ｚ変換された入出力Ｖｏｕｔ（ｚ），Ｖｉｎ（ｚ）の比を求めることで、離散時間アナログ回路６００の全体の伝達関数が算出できる。伝達関数は次式となる。

式（２０）の伝達関数は、実施の形態５の離散時間アナログ回路５００の伝達関数と同様に複素極を有する。よって、実施の形態６の離散時間アナログ回路６００は、図１６の周波数特性と同様の広帯域な通過特性が実現できる。

また、実施の形態６の離散時間アナログ回路６００では、第１セット側の出力と第２セット側の出力とにより合成する構成を、出力スイッチ６３９およびバッファキャパシタ６５０−１〜６５０−４により合成する構成を採用している。従って、素子の製造バラツキによる周波数特性のバラツキを小さくできる。

なお、上記の説明では、ローテーティングキャパシタ６３４、ウエイトキャパシタ６３７、および、虚数キャパシタ６４０−１或いは虚数キャパシタ６４０−２が、時間をずらして接続される構成を例にとって説明した。しかしながら、これらが同時に接続される構成としても、同様の特性が得られる。

（実施の形態７）
［離散時間アナログ回路７００の構成］
図１８は、本実施の形態７に係る離散時間アナログ回路７００の要部構成の一例を示すブロック図である。離散時間アナログ回路７００は、図７の離散時間アナログ回路１３に相当し、サンプリングミクサ回路を構成する。

離散時間アナログ回路７００は、実施の形態１の離散時間アナログ回路１００にプリチャージスイッチ７３９およびバイアス電位Ｖ_ＲＥＦを追加し、他の構成は同一である。同一の構成は、図１８において、図８の符号の１００番台を７００番台に変更して表わされる。

各スイッチは、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）の半導体素子を用いて構成され、制御端子以外の端子に適宜なバイアス電位が加えられるため、確実にオン・オフの動作ができる。

プリチャージスイッチ７３９は、ローテーティングキャパシタ７３４の一端をバイアス電位Ｖ_ＲＥＦに接続する。

バイアス電位Ｖ_ＲＥＦは、入力電圧信号ｖ_ｉｎのレベル又は変化量に関わらずに、充電スイッチ７３３およびダンプスイッチ７３６をオフ動作時に高抵抗にオフさせる電位に設定される。

［離散時間アナログ回路７００の動作］
プリチャージスイッチ７３９は、ローテーティングキャパシタ７３４とバッファキャパシタ７３７とが電荷共有した後、ローテーティングキャパシタ７３４の電荷がリセットされる前までの１／４周期の期間にオンされる。オン動作により、この期間のローテーティングキャパシタ７３４の電位がバイアス電位Ｖ_ＲＥＦにされる。

バイアス電位Ｖ_ＲＥＦにより、入力電圧信号ｖ_ｉｎのレベル又は変化量が増大した場合でも、充電スイッチ７３３およびダンプスイッチ７３６は、この期間に高抵抗にオフする。よって、この期間において、バッファキャパシタ７３７およびヒストリキャパシタ７３２の電荷が、充電スイッチ７３３およびダンプスイッチ７３６を介してリークすることが防止される。従って、離散時間アナログ回路７００における入出力間の高い線形性を実現できる。

ローテーティングキャパシタ７３４に加えられたバイアス電位Ｖ_ＲＥＦは、リセットスイッチ７３５がオンすることによって放出されるので、電荷共有回路７３０−１〜７３０−４におけるフィルタリング処理には影響を抑制できる。従って、離散時間アナログ回路７００の伝達関数は、実施の形態１の伝達関数（式（４））と同一になり、離散時間アナログ回路７００のフィルタ特性は実施の形態１と同様となる。

なお、バイアス電位Ｖ_ＲＥＦの接続ノード、接続タイミング、およびレベルは、適宜に変更可能である。それにより、上記の期間以外の期間、上記とは別のスイッチに対してもオフ状態におけるリーク電流の防止、または、オン状態におけるオン抵抗の増大の防止を図れる。

（実施の形態８）
［離散時間アナログ回路８００の構成と動作］
図１９は、本実施の形態８に係る離散時間アナログ回路８００の要部構成の一例を示すブロック図である。離散時間アナログ回路８００は、図７の離散時間アナログ回路１３に相当し、サンプリングミクサ回路を構成する。

離散時間アナログ回路８００は、実施の形態５の離散時間アナログ回路５００と同様の回路構成を持つ。但し、電荷共有回路８３０−１〜８３０−８の出力のうち差動増幅器８５０−１〜８５０−４によりそれぞれ合成される２出力の組合せが異なる。実施の形態５と同様の構成は、図１９において、図１５の符号の５００番台を８００番台に変更して表わされる。

離散時間アナログ回路８００では、差動増幅器８５０−１〜８５０−４の各々は、電荷共有回路８３０−１〜８３０−８の出力のうち、第１セット側と第２セット側とにおいて互いに同相の２出力を入力として、両者の差分を増幅する。

これによって、差動増幅器８５０−１〜８５０−４の出力電位は以下の式となる。

ここで、Ｇは差動増幅器８５０−１〜８５０−４の利得である。

入出力をｚ変換して、Ｖｏｕｔ（ｚ）とＶｉｎ（ｚ）の比を求めることで、離散時間アナログ回路８００の全体の伝達関数Ｈ(ｚ)が算出できる。伝達関数は次式となる。

図２０は、本発明の実施の形態８に係る離散時間アナログ回路により実現されるフィルタ特性の例を示す特性図である。

式（２２）の伝達関数は、分母に複素数係数を有する２つの伝達関数の差であるため、図２０では、ローカル周波数ｆ_ＬＯを中心に左右非対称な位置に減衰極を設定できる。この周波数特性により、ＬＯＷ−ＩＦ型の受信機において高いイメージ除去比が実現できる。

（実施の形態９）
［離散時間アナログ回路９００の構成と動作］
図２１は、本実施の形態９に係る離散時間アナログ回路９００の要部構成の一例を示すブロック図である。離散時間アナログ回路９００は、図７の離散時間アナログ回路１３に相当し、サンプリングミクサ回路を構成する。

離散時間アナログ回路９００は、実施の形態６の離散時間アナログ回路６００と同様の回路構成を持つ。但し、バッファキャパシタ９５０−１〜９５０−４の各々に接続される電荷共有回路９３０−１〜９３０−８の組合せが異なる。実施の形態６と同様の構成は、図２１において、図１７の符号の６００番台を９００番台に変更して表わされる。

離散時間アナログ回路９００では、バッファキャパシタ９５０−１〜９５０−４の各々は、電荷共有回路９３０−１〜９３０−８のうち、第１セット側と第２セット側とにおいて互いに逆相の関係にある２つの電荷共有回路が接続される。そして、バッファキャパシタ９５０−１〜９５０−４は、２つの電荷共有回路と電荷を共有することによって出力電位ＶｏｕｔＩ，ＶｏｕｔＱ，ＶｏｕｔＩＢ，ＶｏｕｔＱＢを生成する。

これによって、バッファキャパシタ９５０−１〜９５０−４の各出力電位（まとめてＶｏｕｔと記す）は以下の式となる。

入出力をｚ変換して、Ｖｏｕｔ（ｚ）とＶｉｎ（ｚ）の比を求めることで、離散時間アナログ回路９００の全体の伝達関数Ｈ(ｚ)が算出できる。伝達関数は次式となる。

式（２４）の伝達関数は、実施の形態８の離散時間アナログ回路８００の伝達関数と同様に、分母に複素数係数を有する２つの伝達関数の差により表わされる。よって、ローカル周波数ｆ_ＬＯを中心に左右非対称な位置に減衰極を設定でき、離散時間アナログ回路８００の特性として、図２０に示すフィルタ特性が得られる。離散時間アナログ回路８００では、このフィルタ特性により、ＬＯＷ−ＩＦ型の受信機において高いイメージ除去比が実現できる。

（実施の形態１０）
図２２は、本実施の形態１０に係る離散時間アナログ回路の構成図である。図２３は、本発明の実施の形態１０に係る離散時間アナログ回路に入力する制御信号のタイミングチャートである。

実施の形態１０の離散時間アナログ回路１０００は、例えば、図７の離散時間アナログ回路１３に相当するサンプリングミクサ回路である。

離散時間アナログ回路１０００は、８相のクロックで動作する回路であり、電圧電流変換回路（ＴＡ）Ｃと、電荷共有回路Ａ−１，Ｂ−２と、クロック生成回路Ｅと、合成回路(図では容量)Ｄ−１〜Ｄ−４とを具備する。

クロック生成回路Ｅは、図２３に示すように、ハイとなる時間が重ならない、互いに位相の異なる８相のクロックＳ_１〜Ｓ_７を、電荷共有回路Ａ−１，Ｂ−２に供給する。

実施の形態１０の離散時間アナログ回路１０００は、実施の形態５の離散時間アナログ回路５００と同様の周波数特性を実現するが、実施の形態５では４相のクロック（制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３）で動作するのに対して、実施の形態１０では８相のクロックで動作する点が異なる。

図２４は、図２２の電荷共有回路Ａ−１であり、図２４（Ａ）はその回路図、図２４（Ｂ）はその端子構成を示すブロック図である。図２４では、電荷共有回路Ａ−１の符号を一般化してＡ−ｋと記している。

電荷共有回路Ａ-１は、入力端子ｉｎを共通にした４つの電荷転送回路Ａ１〜Ａ４を具備する。電荷転送回路Ａ１〜Ａ４は、図１３の電荷共有回路３３０−１〜３３０−４、および、図１７の電荷共有回路６３０−１〜６３０−４と同様の構成であり、詳細な説明は省略する。

制御端子Ｃ０〜Ｃ３には、９０度ずつ位相がずれてハイとなり、ハイの時間が互いに重ならない４相のクロックＳ_０、Ｓ_２、Ｓ_４、Ｓ_６（図２３）が供給される。

電荷転送回路Ａ１〜Ａ４は、位相が９０度ずれて同じ動作を行うので、代表して１つの電荷転送回路Ａ１の動作を説明する。

（１）Ｃ０がハイのとき、
スイッチＡ１１、Ａ１３を介して入力端子ｉｎから入力される電荷が容量Ｃ_Ｈｋ（Ａ１２）および容量Ｃ_Ｒｋ（Ａ１４）に蓄積される。この動作の初期状態として、容量Ｃ_Ｈｋ（Ａ１２）は、１周期前の電荷共有によって蓄えられた電荷を保持している。

（２）Ｃ１がハイのとき、
容量Ｃ_Ｒｋ（Ａ１４）に蓄積された電荷と容量Ｃ_Ｗｋ（Ａ１７）に蓄積された電荷が電荷共有を行う。この動作の初期状態として、容量Ｃ_Ｗｋ（Ａ１７）は、１周期前の電荷共有によって蓄えられた電荷を保持している。

（３）Ｃ２がハイのとき、
容量Ｃ_Ｗｋ（Ａ１７）と相間容量Ｃ_ＩＭｋ（Ａ５）とが電荷共有を行う。この電荷共有の初期状態として、相間容量Ｃ_ＩＭｋ（Ａ５）が、制御端子Ｃ０〜Ｃ３により１／４周期位相のずれた電荷を保持している。
同時に、容量Ｃ_Ｒｋは出力端子ｏｕｔ０に接続される。

（４）Ｃ３がハイのとき、
容量Ｃ_Ｒｋ（Ａ１４）はスイッチＡ１５を介して、接地され、リセットされる。

電荷転送回路Ａ１は、上記（１）〜（４）の動作を繰り返す。

図２５は、図２２の電荷共有回路Ｂ−２であり、図２５（Ａ）はその回路図、図２５（Ｂ）はその端子構成を示すブロック図である。図２５では、電荷共有回路Ｂ−２の符号を一般化してＢ−ｋと記している。

電荷共有回路Ｂ−２は、入力端子ｉｎを共通にした４つの電荷転送回路Ｂ１〜Ｂ４を具備する。電荷転送回路Ｂ１〜Ｂ４は、図１４の電荷共有回路４３０−１〜４３０−４、および、図１７の電荷共有回路６３０−５〜６３０−８と同様の構成であり、詳細な説明は省略する。

電荷共有回路Ｂ−２の制御端子Ｃ０〜Ｃ３には、９０度ずつ位相がずれてハイとなり、ハイの時間が互いに重ならない４相のクロックＳ_１、Ｓ_３、Ｓ_５、Ｓ_７が供給される。

２つの電荷共有回路Ｂ−２、Ａ−１においては、スイッチＢ１８，Ｂ２８，Ｂ３８，Ｂ４８に供給されるクロックの順番と、スイッチＡ１８，Ａ２８，Ａ３８，Ａ４８に供給されるクロックの順番とが異なる。クロックの順番が反転した並びとなる。

図２２に示すように、電荷共有回路Ａ−１の出力端子ｏｕｔ０（図２４（Ｂ）参照）と電荷共有回路Ｂ−２の出力端子ｏｕｔ０（図２５（Ｂ）参照）とは、容量Ｃ_Ｂ１ｋの一方の端子に接続されている。電荷共有回路Ａ−１の出力端子ｏｕｔ１と電荷共有回路Ｂ−２の出力端子ｏｕｔ１とは、容量Ｃ_Ｂ２ｋの一方の端子に接続されている。電荷共有回路Ａ−１の出力端子ｏｕｔ２と電荷共有回路Ｂ−２の出力端子ｏｕｔ２とは、容量Ｃ_Ｂ３ｋの一方の端子に接続されている。電荷共有回路Ａ−１の出力端子ｏｕｔ３と電荷共有回路Ｂ−２の出力端子ｏｕｔ３とは、容量Ｃ_Ｂ４ｋの一方の端子に接続されている。これらにより、電荷共有回路Ａ−１の容量Ｃ_Ｒｋの電荷と電荷共有回路Ｂ−２の容量Ｃ_Ｒｋの電荷とが、容量Ｃ_Ｂ１ｋ〜Ｃ_Ｂ４ｋにおいて合成される。

電荷共有回路Ａ−１の構成は、図１０のように周波数特性のピークを左にシフトした特性を実現する。電荷共有回路Ｂ−２の構成は、図１２のように周波数特性のピークを右にシフトした特性を実現する。図２２の離散時間アナログ回路１０００は、電荷共有回路Ａ−１、Ｂ−２の同相出力を合成する構成であるため、図１６に示すように帯域内をフラットにした広帯域な特性を実現することができる。

さらに、実施の形態１０の離散時間アナログ回路１０００は、８相のクロックを使用する構成であるため、４相のクロックのみで８組の電荷共有回路を動作させる構成に比べて、電圧電流変換回路Ｃに同時に接続される容量の数が減る。このため、入力時のフィルタのカットオフ周波数を高くして広帯域な特性を得たい場合に、４相クロック構成よりも８相クロック構成の方が、容量Ｃ_Ｈｋ，Ｃ_Ｒｋの容量値を大きくすることが可能となり、実装が容易となる。

（実施の形態１１）
図２６は、本実施の形態１１に係る離散時間アナログ回路１０１０の構成図である。

実施の形態１１の離散時間アナログ回路１０１０は、電荷共有回路Ａ−１、Ｂ−２の出力の合成の仕方を変えたもので、その他は実施の形態１０の構成と同じである。実施の形態１１の離散時間アナログ回路１０１０は、実施の形態６の離散時間アナログ回路６００と同様の周波数特性を実現するが、実施の形態６では４相のクロック（制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３）で動作するのに対して、実施の形態１１では８相のクロックで動作する点が異なる。

図２６に示すように、実施の形態１１では、電荷共有回路Ａ−１の出力端子ｏｕｔ０と電荷共有回路Ｂ−２の出力端子ｏｕｔ２とが、容量Ｃ_Ｂ１ｋの一方の端子に接続されている。また、電荷共有回路Ａ−１の出力端子ｏｕｔ１と電荷共有回路Ｂ−２の出力端子ｏｕｔ３とが、容量Ｃ_Ｂ２ｋの一方の端子に接続されている。また、電荷共有回路Ａ−１の出力端子ｏｕｔ２と電荷共有回路Ｂ−２の出力端子ｏｕｔ０とが、容量Ｃ_Ｂ３ｋの一方の端子に接続されている。また、電荷共有回路Ａ−１の出力端子ｏｕｔ３と電荷共有回路Ｂ−２の出力端子ｏｕｔ２とが、容量Ｃ_Ｂ４ｋの一方の端子に接続されている。これらにより、電荷共有回路Ａ−１の容量Ｃ_Ｒｋの電荷と電荷共有回路Ｂ−２の容量Ｃ_Ｒｋの電荷とが、容量Ｃ_Ｂ１ｋ〜Ｃ_Ｂ４ｋにおいて合成される。

図２３の離散時間アナログ回路１０１０は、電荷共有回路Ａ−１、Ｂ−２の逆相出力を合成する構成である。このため、離散時間アナログ回路１０１０は、図２０に示すように特定の周波数に伝送零点（減衰極）が設定され、ローカル周波数に対して左右非対称となりイメージ除去が可能な周波数特性を実現することができる。

さらに、実施の形態１１の離散時間アナログ回路１０１０は、８相のクロックを使用する構成であるため、４相のクロックのみで８組の電荷共有回路を動作させる構成に比べて、電圧電流変換回路Ｃに同時に接続される容量の数が減る。このため、入力時のフィルタのカットオフ周波数を高くして広帯域な特性を得たい場合に、４相クロック構成よりも８相クロック構成の方が、容量Ｃ_Ｈｋ，Ｃ_Ｒｋの容量値を大きくすることが可能となり、実装が容易となる。

（実施の形態１２）
図２７は、本発明の実施の形態１２に係る離散時間アナログ回路を示す構成図である。図２８は、本発明の実施の形態１２に係る離散時間アナログ回路に入力する制御信号のタイミングチャートである。

実施の形態１２の離散時間アナログ回路１０２０は、例えば図７の離散時間アナログ回路１３に相当するサンプリングミクサ回路である。

離散時間アナログ回路１０２０は、４ｎ相のクロックで動作する回路である。離散時間アナログ回路１０２０は、電圧電流変換回路（ＴＡ）Ｃと、ｎ個の電荷共有回路Ａ−１，Ｂ−２，・・・，Ａ−ｎと、クロック生成回路Ｆと、ｎ個の電荷共有回路Ａ−１，Ｂ−２，・・・，Ａ−ｎの出力を合成する合成回路（図示略）と、を具備する。

ｎ個の電荷共有回路Ａ−１，Ｂ−２，・・・，Ａ−ｎは、図２４の構成、図２５の構成の何れとしても良い。

クロック生成回路Ｆは、図２８に示すように、ハイとなる時間が重ならない、互いに位相の異なる４ｎ相のクロックを、電荷共有回路Ａ−１，Ｂ−２，・・・，Ａ−ｎに供給する。

各電荷共有回路Ａ−１，Ｂ−２，・・・，Ａ−ｎは、８相のクロックで動作する実施の形態１０の場合と同様の動作を行い、それぞれの電荷共有回路の入出力の周波数特性は左シフトまたは右シフトした周波数特性となる。シフト量は、それぞれの容量Ｃ_Ｒｋ，Ｃ_Ｗｋ，Ｃ_ＩＭｋに依存する。

合成回路は、各電荷共有回路Ａ−１，Ｂ−２，・・・，Ａ−ｎの出力を所望の特性が得られるように合成する。例えば、奇数（２ｍ−１：ｍは自然数）番目の複数の電荷共有回路Ａ−１、Ａ−３、・・・、Ａ−ｎを、図２４の構成（左シフト型）とする。また、偶数（２ｍ：ｍは自然数）番目の複数の電荷共有回路Ｂ−２、Ｂ−４、・・・Ｂ−（ｎ−１）を、図２５の構成（右シフト型）とする。そして、これらの電荷共有回路Ａ−１、Ｂ−２、・・・、Ａ−ｎの左シフトの量と右シフトの量とを少しずつずらして、互いに同相の出力を合成する。このような構成により、図２２に示した２つの電荷共有回路Ａ−１、Ｂ−２の出力を合成する構成と比較して、より広帯域な特性を実現することができる。

なお、上記の広帯域化は、実施の形態５の離散時間アナログ回路５００において、電荷共有回路の数を増やすことでも実現可能である。しかし、クロックを４相のままで電荷共有回路の組を増やすと電圧電流変換回路に同時に接続される容量の数が増える。このため、入力時のフィルタのカットオフ周波数を高くして広帯域な特性を得るためには容量Ｃ_Ｈｋ，Ｃ_Ｒｋの容量値を小さくする必要が生じる。クロックの相数を増やすことで、容量Ｃ_Ｈｋ、Ｃ_Ｒｋの容量値を大きくしたままで、入力時のフィルタのカットオフ周波数を高くすることが可能となり、容量が実装しやすくなる。設計対象のアプリケーションにおける実装方法において、クロックの相数を増やすことと容量を小さくすることのどちらが実現しやすいかによって、実施の形態５，６か実施の形態１０，１１，１２かを選択すれば良い。

以上、本発明の各実施の形態について説明した。

なお、上記の実施の形態１０〜１２では、電荷共有回路Ａ−１，Ｂ−２，・・・，Ａ−ｎとして、図２４および図２５の構成を例にとって説明した。しかしながら、これらには、実施の形態１〜実施の形態４、実施の形態７に示した電荷共有回路を適用しても良い。また、上記の実施の形態１０〜１１では、合成回路Ｄ−１〜Ｄ−４として容量を使用したが、これらには実施の形態８に示した差動増幅器を使用しても良い。実施の形態１２では合成回路の構成を省略したが、合成回路として、容量、差動増幅器のどちらを適用しても良い。

なお、上記実施の形態の受信機の各構成は、典型的には半導体チップ上に集積回路として実現される。アンテナを除く受信機の各構成は個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。

２０１２年１月２４日出願の特願２０１２−０１２３７４の日本出願に含まれる明細書、図面および要約書の開示内容は、すべて本願に援用される。

本発明に係るサンプリングミクサ回路及び受信機は、無線通信装置における受信部の高周波信号処理回路に有用であり、信号の周波数変換とフィルタ処理とを行う場合に適している。

１０ ダイレクトサンプリング受信機
１１ アンテナ
１２ 低雑音増幅器
１３，１００，２００，３００，４００，５００，６００，７００，８００，９００，１０００，１０１０，１０２０ 離散時間アナログ回路
１４ 参照周波数発振部
１５ Ａ／Ｄ変換処理部
１６ デジタル受信処理部
１１０，２１０，３１０，４１０，５１０，６１０，７１０，８１０，９１０，Ｅ，Ｆ クロック生成回路
１２０，２２０，３２０，４２０，５２０，６２０，７２０，８２０，９２０，Ｃ 電圧電流変換回路（ＴＡ）
１３０−１〜１３０−４，２３０−１〜２３０−４，３３０−１〜３３０−４，４３０−１〜４３０−４，５３０−１〜５３０−８，６３０−１〜６３０−８，７３０−１〜７３０−４，８３０−１〜８３０−８，９３０−１〜９３０−８ 電荷共有回路
１３１，２３１，３３１，４３１，５３１，６３１，７３１，８３１，９３１ サンプリングスイッチ
１３２，２３２，３３２，４３２，５３２，６３２，７３２，８３２，９３２ ヒストリキャパシタ
１３３，２３３，３３３，４３３，５３３，６３３，７３３，８３３，９３３ 充電スイッチ
１３４，２３４，３３４，４３４，５３４，６３４，７３４，８３４，９３４ ローテーティングキャパシタ
１３５，２３５，３３５，４３５，５３５，６３５，７３５，８３５，９３５ リセットスイッチ
１３６，２３６，３３６，４３６，５３６，６３６，７３６，８３６，９３６ ダンプスイッチ
６３９，９３９ 出力スイッチ
１３７，２３７，３３７，４３７，５３７，６５０−１〜６５０−４，７３７，８３７，９５０−１〜９５０−４ バッファキャパシタ
６３７，９３７ ウエイトキャパシタ
１３８，２３８，３３８，４３８，５３８，６３８，７３８，８３８，９３８ 電荷共有スイッチ
７３９ プリチャージスイッチ
１４０，２４０，３４０，４４０，５４０−１〜５４０−２，６４０−１〜６４０−２，７４０，８４０−１〜８４０−２，９４０−１〜９４０−２ 虚数キャパシタ
５５０−１〜５５０−４，８５０−１〜８５０−４ 差動増幅器
Ａ−１，Ｂ−２，・・・，Ａ−ｎ 電荷共有回路
Ｄ−１，Ｄ−２，Ｄ−３，Ｄ−４ 合成回路
Ａ１，Ａ２，Ａ３，Ａ４，Ｂ１，Ｂ２，Ｂ３，Ｂ４ 電荷転送回路

Claims (19)

1. 入力信号の搬送周波数に応じた周期であり、位相の異なる４相の制御信号を出力するクロック生成回路と、
   前記入力信号に基づく電圧信号を電流信号に変換する電圧電流変換回路と、
   前記４相の制御信号に基づく異なる位相によって、前記変換された電流信号を、各系統の複数段のキャパシタに入力し、且つ、前記複数段のキャパシタの間において電荷を取り交わす４系統の電荷共有回路と、
   前記４系統の電荷共有回路の出力ノードに、前記４相の制御信号に基づき接続が切り替えられる相間キャパシタと、
   を具備するサンプリングミクサ回路。
2. 前記４相の制御信号に基づく異なる位相によって、前記４系統の電荷共有回路と前記相間キャパシタとの接続を切り替える、
   請求項１記載のサンプリングミクサ回路。
3. 前記相間キャパシタは前記４系統の電荷共有回路に所定の順序によって接続され、
   前記所定の順序とは、前記４系統の電荷共有回路のうち順番が連続する前後２つの電荷共有回路における前記電流信号の入力位相差が９０°又は−９０°となる順序である、
   請求項１記載のサンプリングミクサ回路。
4. 前記４系統の電荷共有回路の各々は、
   前記電流信号を所定位相によってサンプルするサンプリングスイッチと、
   前記サンプルスイッチの後段に配置されたヒストリキャパシタと、
   前記サンプリングスイッチと同じタイミングでオンする充電スイッチと、
   前記充電スイッチの後段に配置されたローテーティングキャパシタと、
   前記ローテーティングキャパシタを接地に接続するリセットスイッチと、
   前記サンプルされた電流信号を受けて前記出力部の電位を決定するバッファキャパシタと、
   前記ローテーティングキャパシタと前記バッファキャパシタと接続するダンプスイッチと、
   前記バッファキャパシタと前記相間キャパシタとを接続する相間電荷共有スイッチと、
   を具備する請求項１記載のサンプリングミクサ回路。
5. 前記ローテーティングキャパシタから前記相間キャパシタへ電荷が伝達されるタイミングと、前記ローテーティングキャパシタから前記バッファキャパシタへ電荷が伝達されるタイミングとが同一である、
   請求項４記載のサンプリングミクサ回路。
6. 前記ローテーティングキャパシタから前記相間キャパシタへ電荷が伝達されるタイミングと、前記ローテーティングキャパシタから前記バッファキャパシタへ電荷が伝達されるタイミングとが異なる、
   請求項４記載のサンプリングミクサ回路。
7. 前記４系統の電荷共有回路および前記相間キャパシタを１セットの受動スイッチドキャパシタ回路として、
   少なくとも前記４系統の電荷共有回路と前記相間キャパシタとの接続順序が異なる２セットの前記受動スイッチドキャパシタ回路と、
   前記２セットの受動スイッチドキャパシタ回路の出力を合成する合成部と、
   を具備する請求項１記載のサンプリングミクサ回路。
8. 前記４系統の電荷共有回路の各々は、
   前記電流信号を所定位相によってサンプルするサンプリングスイッチと、
   前記サンプルスイッチの後段に配置されたヒストリキャパシタと、
   前記サンプリングスイッチと同じタイミングでオンする充電スイッチと、
   前記充電スイッチの後段に配置されたローテーティングキャパシタと、
   前記ローテーティングキャパシタを接地に接続するリセットスイッチと、
   前記サンプルされた電流信号を受けて前記出力部の電位を決定するバッファキャパシタと、
   前記ローテーティングキャパシタと前記バッファキャパシタと接続するダンプスイッチと、
   前記バッファキャパシタと前記相間キャパシタとを接続する相間電荷共有スイッチと、
   を具備する請求項７記載のサンプリングミクサ回路。
9. 前記２セットの受動スイッチドキャパシタ回路のうち第１の受動スイッチドキャパシタ回路では、前記相間キャパシタと前記４系統の電荷共有回路との接続順序が、順番が連続する前後２つの電荷共有回路の前記電流信号の入力位相差が正となる順序であり、
   前記２セットの受動スイッチドキャパシタ回路のうち第２の受動スイッチドキャパシタ回路では、前記相間キャパシタと前記４系統の電荷共有回路との接続順序が、順番が連続する前後２つの電荷共有回路の前記電流信号の入力位相差が負となる順序である、
   請求項８記載のサンプリングミクサ回路。
10. 前記合成部は、
    前記２セットの受動スイッチドキャパシタ回路のうち第１の受動スイッチドキャパシタ回路における４系統の出力と、第２の受動スイッチドキャパシタ回路における４系統の出力とをそれぞれ合成する４つの差動アンプを具備する、
    請求項８記載のサンプリングミクサ回路。
11. 前記４つの差動アンプは、
    前記第１の受動スイッチドキャパシタ回路における４系統の出力と、これらの４系統の出力と逆相の関係にある前記第２の受動スイッチドキャパシタ回路における４系統の出力とをそれぞれ合成する、
    請求項１０記載のサンプリングミクサ回路。
12. 前記４つの差動アンプは、
    前記第１の受動スイッチドキャパシタ回路における４系統の出力と、これらの４系統の出力と同相の関係にある前記第２の受動スイッチドキャパシタ回路における４系統の出力とをそれぞれ合成する、
    請求項１０記載のサンプリングミクサ回路。
13. 前記４系統の電荷共有回路の各々は、
    前記電流信号を所定位相によってサンプルするサンプリングスイッチと、
    前記サンプルスイッチの後段に配置されたヒストリキャパシタと、
    前記サンプリングスイッチと同じタイミングでオンする充電スイッチと、
    前記充電スイッチの後段に配置されたローテーティングキャパシタと、
    前記ローテーティングキャパシタを接地に接続するリセットスイッチと、
    前記ローテーティングキャパシタとウエイトキャパシタと接続するダンプスイッチと、
    前記ローテーティングキャパシタと接続する出力スイッチと、
    前記ウエイトキャパシタと前記相間キャパシタとを接続する相間電荷共有スイッチと、
    を具備する請求項７記載のサンプリングミクサ回路。
14. 前記合成部は、
    前記２セットの受動スイッチドキャパシタ回路のうち、第１の受動スイッチドキャパシタ回路における４つの前記ローテーティングキャパシタの電荷と、第２の受動スイッチドキャパシタ回路における４つの前記ローテーティングキャパシタの電荷と、が、それぞれ伝達されて電荷共有する４つのバッファキャパシタを具備し、
    前記４つのバッファキャパシタの電位を出力とする、
    請求項１３記載のサンプリングミクサ回路。
15. 前記４つのバッファキャパシタは、
    前記第１の受動スイッチドキャパシタ回路における前記４系統の電荷共有回路の各ローテーティングキャパシタの電荷と、これらの４系統の電荷共有回路と同相の関係にある前記第２の受動スイッチドキャパシタ回路における前記４系統の電荷共有回路の各ローテーティングキャパシタの電荷とをそれぞれ入力する、
    請求項１４記載のサンプリングミクサ回路。
16. 前記４つのバッファキャパシタは、
    前記第１の受動スイッチドキャパシタ回路における前記４系統の電荷共有回路の各ローテーティングキャパシタの電荷と、これらの４系統の電荷共有回路と逆相の関係にある前記第２の受動スイッチドキャパシタ回路における前記４系統の電荷共有回路の各ローテーティングキャパシタの電荷とをそれぞれ入力する、
    請求項１４記載のサンプリングミクサ回路。
17. 請求項１または請求項７記載のサンプリングミクサ回路と、
    前記入力信号を受信するアンテナと、
    前記アンテナが受信した信号を増幅し、増幅された信号を前記サンプリングミクサ回路に出力する低雑音増幅器と、
    前記サンプリングミクサ回路の出力信号をアナログデジタル変換するアナログデジタル変換部と、
    を具備する受信機。
18. 低中間周波数受信機であって、
    前記サンプリングミクサ回路は、前記出力信号として低中間周波数帯の信号を出力する、
    請求項１７記載の受信機。
19. 少なくとも１つが請求項１８に記載の受信機である複数の受信機と、
    前記複数の受信機からのデジタル出力を選択合成するデジタル処理部と、
    を具備するダイバーシチ受信機。

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