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JP6106951B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。例えば、窒化物半導体であるＧａＮは、バンドギャップが３．４ｅＶであり、Ｓｉのバンドギャップ１．１ｅＶ、ＧａＡｓのバンドギャップ１．４ｅＶよりも大きい。
このような高出力電子デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）がある。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。例えば、ＡｌＧａＮを電子供給層、ＧａＮを走行層に用いたＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数差による歪みによりＡｌＧａＮにピエゾ分極及び自発分極が生じ、高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が発生する。このため、高電圧における動作が可能であり、高効率スイッチング素子、電気自動車用等における高耐圧電力デバイスに用いることができる。
ところで、窒化物半導体を用いたＨＥＭＴにおいては、フェールセーフ等の観点からノーマリーオフであることが求められている。しかしながら、窒化物半導体を用いたＨＥＭＴにおいては、２ＤＥＧにおいて多数の電子が存在しているため、ゲート電極に電圧を印加しない場合にも電流が流れるノーマリーオンとなりやすい。このため、このような窒化物半導体を用いたＨＥＭＴをノーマリーオフにするため、ゲート電極が形成される領域における電子供給層の上に、ｐ型の半導体層を形成する方法がある。具体的には、電子走行層としてＧａＮ層、電子供給層としてＡｌＧａＮ層を積層形成し、ＡｌＧａＮ層の上にｐ−ＧａＮ層を形成することにより、ｐ−ＧａＮ層直下における２ＤＥＧを消失させ、ノーマリーオフにする方法である。
特開２００２−３５９２５６号公報
Yasuhiro Uemoto, Masahiro Hikita, Hiroaki Ueno, Hisayoshi Matsuo, Hidetoshi Ishida, Manabu Yanagihara, Tetsuzo Ueda, Tsuyoshi Tanaka, and Daisuke Ueda, "Gate Injection Transistor (GIT) -A Normally-off AlGaN/GaN Power Transistor Using Conductivity Modulation", IEEE TRANSACTIONS ON ELECTRON DEVICES, 54, 3393 (2007). H. Marchand, X. H. Wu, J. P. Ibbetson, P. T. Fini, P. Kozodoy, S. Keller, J. S. Speck, S. P. DenBaars, and U. K. Mishra, "Microstructure of GaN laterally overgrown by metalorganic chemical vapor deposition", Appl. Phys. Lett. 73, 747 (1998). Tsvetanka S. Zheleva, Ok-Hyun Nam, Michael D. Bremser, and Robert F. Davis, "Dislocation density reduction via lateral epitaxy in selectively grown GaN structures", Appl. Phys. Lett. 71, 2472 (1997).
ところで、ｐ−ＧａＮ層等のｐ型層を形成する際、一般的には、ｐ型となる不純物元素としてＭｇがドープされるが、Ｍｇの活性化率が約１％と低いため、ホール濃度の高いｐ−ＧａＮを形成することは困難である。また、ｐ型となる不純物元素であるＭｇの濃度を高めた場合には、電子走行層と電子供給層との界面にまでＭｇが拡散してしまい、必要以上に２ＤＥＧが消失し、オン抵抗が高くなる場合がある。
また、ＡｌＧａＮ／ＧａＮヘテロ界面におけるエネルギー準位をフェルミ準位より上にする方法としては、ｐ−ＧａＮ層の厚さを厚くする方法や、電子供給層であるＡｌＧａＮ層を薄くする方法、Ａｌの組成比を低くする方法がある。しかしながら、ｐ−ＧａＮ層の厚さを厚く形成した場合、ｐ−ＧａＮ層の上に形成されるゲート電極とチャネルとなるＡｌＧａＮ／ＧａＮヘテロ界面までの距離が長くなるため、ピンチオフ不良が生じやすくなるといった問題が生じる。また、電子供給層であるＡｌＧａＮ層を薄くする方法、Ａｌの組成比を低くする方法では、ゲート−ドレイン間における２ＤＥＧの濃度が低下し、オン抵抗が高くなってしまう。
よって、窒化物半導体を用いた半導体装置において、ｐ型層の厚さが薄くてもノーマリーオフとなるオン抵抗の低い半導体装置及び半導体装置の製造方法が求められている。
本実施の形態の一観点によれば、基板の上に形成されたバッファ層と、前記バッファ層の上に絶縁体材料により形成された所定の領域に開口部を有する成長制御層と、前記成長制御層及び前記成長制御層の前記開口部が形成されている領域の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、前記第２の半導体層の上において、前記成長制御層の前記開口部の直上の領域に形成された第１の導電型の第３の半導体層と、を有し、前記第１の導電型はｐ型であって、前記バッファ層は、ＡｌＮを含む材料により形成されており、前記第１の半導体層は、ＧａＮを含む材料により形成されており、前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されており、前記第３の半導体層は、ＧａＮを含む材料により形成されており、前記ｐ型となる不純物元素としてＭｇがドープされており、前記成長制御層の前記開口部となる領域の上に形成された前記第１の半導体層及び前記第２の半導体層に発生している貫通転位の密度は、前記成長制御層の上に形成された前記第１の半導体層及び前記第２の半導体層に発生している貫通転位の密度よりも高いことを特徴とする。
また、本実施の形態の他の一観点によれば、基板の上に形成されたバッファ層と、前記バッファ層の上に絶縁体材料により形成された所定の領域に開口部を有する成長制御層と、前記成長制御層及び前記成長制御層の前記開口部が形成されている領域の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、前記第２の半導体層の上において、前記成長制御層の前記開口部の直上の領域に形成されたｐ型の第３の半導体層と、を有し、前記バッファ層は、ＡｌＮを含む材料により形成されており、前記第１の半導体層は、ＧａＮを含む材料により形成されており、前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されており、前記第３の半導体層には、ｐ型となる不純物元素がドープされており、前記成長制御層の前記開口部となる領域の上に形成された前記第１の半導体層及び前記第２の半導体層に発生している貫通転位の密度は、前記成長制御層の上に形成された前記第１の半導体層及び前記第２の半導体層に発生している貫通転位の密度よりも高いことを特徴とする。
また、本実施の形態の他の一観点によれば、基板の上にバッファ層を形成する工程と、前記バッファ層の上に、絶縁体材料により所定の領域に開口部を有する成長制御層を形成する工程と、前記成長制御層及び前記成長制御層の前記開口部が形成されている領域の上に第１の半導体層を形成する工程と、前記第１の半導体層の上に第２の半導体層を形成する工程と、前記第２の半導体層の上において、前記成長制御層の前記開口部の直上の領域に、第１の導電型の第３の半導体層を形成する工程と、を有し、前記第１の導電型はｐ型であって、前記バッファ層は、ＡｌＮを含む材料により形成されており、前記第１の半導体層は、ＧａＮを含む材料により形成されており、前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されており、前記第３の半導体層は、ＧａＮを含む材料により形成されており、前記ｐ型となる不純物元素としてＭｇがドープされていることを特徴とする。
また、本実施の形態の他の一観点によれば、基板の上にバッファ層を形成する工程と、前記バッファ層の上に、絶縁体材料により所定の領域に開口部を有する成長制御層を形成する工程と、前記成長制御層及び前記成長制御層の前記開口部が形成されている領域の上に第１の半導体層を形成する工程と、前記第１の半導体層の上に第２の半導体層を形成する工程と、前記第２の半導体層の上において、前記成長制御層の前記開口部の直上の領域に、ｐ型となる不純物元素がドープされている第３の半導体層を形成する工程と、を有し、前記バッファ層は、ＡｌＮを含む材料により形成されており、前記第１の半導体層は、ＧａＮを含む材料により形成されており、前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする。
開示の半導体装置及び半導体装置の製造方法によれば、ｐ型層の厚さが薄くてもノーマリーオフとなり、オン抵抗を低くすることができる。
半導体装置に発生する貫通転位の説明図 窒化物積層体のＴＥＭ像（１） 窒化物積層体のＴＥＭ像（２） ＳＩＭＳにより得られた窒化物積層体における深さ方向の濃度分布図（１） ＳＩＭＳにより得られた窒化物積層体における深さ方向の濃度分布図（２） 第１の実施の形態における半導体装置の構造図 第１の実施の形態における半導体装置の製造方法の工程図（１） 第１の実施の形態における半導体装置の製造方法の工程図（２） 第１の実施の形態における半導体装置の製造方法の工程図（３） 第２の実施の形態における半導体装置の構造図 第２の実施の形態における半導体装置の製造方法の工程図（１） 第２の実施の形態における半導体装置の製造方法の工程図（２） 第２の実施の形態における半導体装置の製造方法の工程図（３） 第３の実施の形態における半導体デバイスの説明図 第３の実施の形態におけるＰＦＣ回路の回路図 第３の実施の形態における電源装置の回路図 第３の実施の形態における高出力増幅器の構造図
発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
〔第１の実施の形態〕
ところで、窒化物半導体を用いたＨＥＭＴにおいてｐ型層を形成した場合、ｐ型となるＭｇ等の不純物元素の拡散量や拡散する深さが、電子供給層や電子走行層における結晶状態に依存することが、発明者の研究により知見として得ることができた。
このことについて、具体的に、図１に示される構造の窒化物半導体を用いた半導体装置であるＨＥＭＴに基づき説明する。この半導体装置は、シリコン等の基板９１０の上に、バッファ層９２１、ＧａＮからなる電子走行層９２３、ＡｌＧａＮからなる電子供給層９２４を積層して形成し、電子供給層９２４の上には、ｐ−ＧａＮからなるｐ型層９２５を形成したものである。また、電子供給層９２４の上には、ソース電極９４２及びドレイン電極９４３が形成されており、ｐ型層９２５の上には、ゲート電極９４１が形成されており、全体を覆うようにＳｉＯ２等の絶縁体により保護膜９５０が形成されている。このようなＨＥＭＴにおいては、電子走行層９２３において、電子供給層９２４と電子走行層との界面近傍には２ＤＥＧ９２３ａが発生する。
バッファ層９２１、電子走行層９２３、電子供給層９２４及びｐ型層９２５は、基板９１０の上においてエピタキシャル成長により形成されているが、この際、電子走行層９２３及び電子供給層９２４等において、多くの貫通転位９２０が発生する。このような電子走行層９２３及び電子供給層９２４において発生する貫通転位９２０は、基板９１０を形成しているシリコン等とＧａＮ等との格子定数の差や熱膨張係数の差に起因して発生する。即ち、基板９１０を形成しているシリコンとＧａＮ等との格子定数の差や熱膨張係数の差により、電子走行層９２３等において内部応力が生じるが、このように生じた内部応力を緩和するため、電子走行層９２３等において、多数の貫通転位が発生する。
また、ｐ型層９２５には不純物元素としてＭｇがドープされているが、後述するようにＭｇは貫通転位９２０に沿って拡散しやすい傾向にあり、Ｍｇが拡散することにより電子走行層９２３に発生している２ＤＥＧ９２３ａの一部または全部が消失する。このように、電子走行層９２３における２ＤＥＧ９２３ａの一部または全部が消失することにより、オン抵抗が高くなってしまう。尚、一般的には、ｐ型層９２５は、電子供給層９２４の上の全面にｐ−ＧａＮ膜等を形成した後、ゲート電極９４１が形成される領域のみｐ−ＧａＮ膜等を残し、他のｐ−ＧａＮ膜等を除去することにより形成される。ｐ型層９２５に含まれるＭｇは、ＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）によりｐ−ＧａＮ等の膜を形成する際に拡散するものと考えられるため、ｐ型層９２５が形成されている領域の直下のみならず、全面において２ＤＥＧ９２３ａが消失する場合がある。
（貫通転位におけるＭｇの拡散）
次に、貫通転位におけるＭｇの拡散について説明する。図２及び図３に示されるように、電子走行層９２３、電子供給層９２４等における貫通転位の密度が異なる窒化物積層体を作製し、ｐ−ＧａＮ膜９２５ａに含まれているＭｇの拡散の様子について調べた。具体的には、ＭＯＶＰＥによりバッファ層９２１、電子走行層９２３、電子供給層９２４、ｐ−ＧａＮ膜９２５ａを形成し、バッファ層９２１の条件等を調整することにより、電子走行層９２３等における貫通転位の密度が異なる窒化物積層体を作製した。このように作製された窒化物積層体のうち、図２に示される窒化物積層体は貫通転位密度が７×１０９ｃｍ−２であり、図３に示される窒化物積層体は貫通転位密度が３×１０９ｃｍ−２である。尚、図２及び図３は、各々の窒化物積層体のＴＥＭ（Transmission Electron Microscope）像を示すものである。
次に、作製された図２及び図３に示される窒化物積層体において、ＳＩＭＳ（Secondary Ion Mass Spectrometry）による深さ方向における組成分析を行なった結果を図４及び図５に示す。図４は図２に示される貫通転位密度が７×１０９ｃｍ−２である窒化物積層体についてＳＩＭＳにより分析した結果であり、図５は図３に示される貫通転位密度が３×１０９ｃｍ−２である窒化物積層体についてＳＩＭＳにより分析した結果である。図４に示されように、貫通転位密度が７×１０９ｃｍ−２である窒化物積層体においては、Ｍｇが深くまで拡散しており、電子供給層９２４と電子走行層９２３との界面近傍におけるＭｇの密度は、２×１０１７ｃｍ−３であった。これに対し、図５に示されるように、貫通転位密度が３×１０９ｃｍ−２である窒化物積層体においては、Ｍｇはあまり深くまで拡散しておらず、電子供給層９２４と電子走行層９２３との界面近傍におけるＭｇの密度は、２×１０１６ｃｍ−３であった。
このように、電子供給層９２４及び電子走行層９２３において、発生する貫通転位が多いとＭｇは深くまで拡散し、Ｍｇの拡散量も多く、発生する貫通転位が少ないとＭｇの拡散は浅く、Ｍｇの拡散量も少ない。即ち、電子供給層９２４及び電子走行層９２３における貫通転位の密度が高くなると、電子供給層９２４及び電子走行層９２３において拡散するＭｇの拡散量が増加することを見出したのである。本実施の形態は、このように得られた知見に基づきなされたものである。
（半導体装置）
次に、第１の実施の形態における半導体装置について、図６に基づき説明する。本実施の形態における半導体装置は、窒化物半導体材料により形成されたＨＥＭＴである。具体的には、基板１０の上に、バッファ層２１、下部半導体層２２、成長制御層３０、電子走行層２３、電子供給層２４が形成されている。電気供給層２４の上の所定の領域には、ｐ型層２５が形成されており、ｐ型層２５の上には、ゲート電極４１が形成されている。また、電子供給層２４の上には、ソース電極４２及びドレイン電極４３が形成されており、全体を覆うように保護膜５０が形成されている。また、成長制御層３０は、ゲート電極４１の直下を除く領域に形成されており、ゲート電極４１の直下には開口部３１が形成されている。尚、本実施の形態においては、電子走行層２３は第１の半導体層であり、電子供給層２４は第２の半導体層であり、ｐ型層２５は第３の半導体層であり、下部半導体層２２は第４の半導体層であるものとする。
基板１０は、サファイア、ＳｉＣ、ＧａＮまたはＳｉ等により形成されている。バッファ層２１は、ＡｌＮ等により形成されており、下部半導体層２２は、ＧａＮ等により形成されており、電子走行層２３は、下部半導体層２２と同じ材料であるＧａＮ等により形成されており、電子供給層２４は、ＡｌＧａＮ等により形成されている。これにより、電子走行層２３において、電子走行層２３と電子供給層２４との界面近傍には２ＤＥＧ２３ａが形成される。尚、電子走行層２３と電子供給層２４との間には、不図示のスペーサ層を形成してもよい。また、ｐ型層２５は、ｐ−ＧａＮにより形成されており、不純物元素としてＭｇがドープされている。
バッファ層２１の上に形成される下部半導体層２２では、全面において貫通転位２０が発生しており、このような全面に貫通転位２０の発生している下部半導体層２２の上に、成長制御層３０が形成される。成長制御層３０は、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３等のアモルファスとなる絶縁体材料により形成されており、ゲート電極４１の直下に開口部３１が位置するように形成されている。即ち、成長制御層３０は、ゲート電極４１の直下を除く領域に形成されている。
このような成長制御層３０を形成することにより、電子走行層２３において、成長制御層３０の上の領域には貫通転位２０を発生させることなく、成長制御層３０の開口部３１の上の領域に貫通転位２０を発生させることができる。即ち、成長制御層３０の開口部３１の上の領域では、電子走行層２３は貫通転位２０が発生している下部半導体層２２の上に形成されるため、この領域における電子走行層２３には、貫通転位２０が発生する。しかしながら、アモルファスにより形成されている成長制御層３０の上の領域では、新たな結晶成長により電子走行層２３が形成されるため、貫通転位２０は発生しない。このため、不純物元素としてドープされているＭｇは、ｐ型層２５を形成する際に貫通転位２０が発生しているゲート電極４１の直下の領域には多く拡散し、貫通転位２０が発生していないゲート電極４１の直下とはならない領域には殆ど拡散しない。これにより、ゲート電極４１の直下とはならない領域における２ＤＥＧ２３ａを減らすことなく、ゲート電極４１の直下の領域における２ＤＥＧ２３ａを消失させることができる。尚、このように形成される成長制御層３０は、一般的には、ＥＬＯ（Epitaxial Lateral Overgrowth）とも呼ばれる場合がある。
このように、本実施の形態における半導体装置においては、ゲート電極４１の直下における電子走行層２３等には、貫通転位２０が発生するためＭｇが拡散し、ゲート電極４１の直下における２ＤＥＧ２３ａを消失させることができる。一方、ゲート電極４１の直下とはならない電子走行層２３等には、貫通転位２０が殆ど発生しないためＭｇは殆ど拡散することはなく、この領域における２ＤＥＧ２３ａは殆ど消失することはない。従って、ゲート電極４１の直下においては、ｐ型層２５に含まれる不純物元素であるＭｇが拡散することにより２ＤＥＧ２３ａが消失するため、ｐ型層２５の厚さを厚くすることなくノーマリーオフにすることができ、また、オン抵抗が増加することもない。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図７から図９に基づき説明する。
最初に、図７（ａ）に示すように、基板１０上に、バッファ層２１、下部半導体層２２等の窒化物半導体層をＭＯＶＰＥ法により形成する。尚、これらの窒化物半導体層は、ＭＯＶＰＥによるエピタキシャル成長により形成されているが、ＭＯＶＰＥ以外の方法、例えば、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法により形成してもよい。基板１０には、シリコン基板が用いられており、バッファ層２１は、厚さが０．１μｍのＡｌＮにより形成されており、下部半導体層２２は、ｉ−Ｇａｎにより形成されている。尚、バッファ層２１の上にエピタキシャル成長により形成された下部半導体層２２には、貫通転位２０が発生している。
次に、図７（ｂ）に示すように、下部半導体層２２の上に、成長制御層３０を形成するための絶縁体膜３０ａを形成する。この絶縁体膜３０ａは、ＳｉＯ２を約１００ｎｍスパッタリングにより成膜することにより形成する。尚、絶縁体膜３０ａは、スパッタリング以外の成膜方法、例えば、ＡＬＤ（Atomic Layer Deposition）、ＣＶＤ（Chemical Vapor Deposition）、真空蒸着等の成膜方法により成膜してもよく、成膜された絶縁体膜３０ａは、アモルファスであるものが好ましい。
次に、図７（ｃ）に示すように、絶縁体膜３０ａの一部を除去し開口部３１を形成することにより成長制御層３０を形成する。具体的には、絶縁体膜３０ａの表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部３１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、ＲＩＥ（Reactive Ion Etching）等のドライエッチングにより、レジストパターンの形成されていない領域の絶縁体膜３０ａを除去することにより、成長制御層３０を形成する。このように形成された開口部３１は、後述するゲート電極４１等と略同じ大きさとなるように形成されている。この後、不図示のレジストパターンは有機溶剤等により除去する。
次に、図８（ａ）に示すように、露出している下部半導体層２２及び成長制御層３０の上に、電子走行層２３、電子供給層２４、ｐ型層２５を形成するためのｐ型膜２５ａをＭＯＶＰＥによるエピタキシャル成長により形成する。具体的には、電子走行層２３は、厚さが１〜３μｍのｉ−ＧａＮにより形成されており、電子供給層２４は、厚さが３０ｎｍのｎ−ＡｌＧａＮにより形成されており、ｐ型膜２５ａは、厚さが５０ｎｍのｐ−ＧａＮにより形成されている。尚、電子走行層２３と電子供給層２４との間には、厚さが５ｎｍのｉ−ＡｌＧａＮからなる不図示のスペーサ層を形成してもよい。
このように、電子走行層２３、電子供給層２４、ｐ型膜２５ａをエピタキシャル成長により形成することにより、露出している下部半導体層２２の上には、下部半導体層２２において発生した貫通転位２０が引き継がれる。よって、露出している下部半導体層２２の上、即ち、成長制御層３０における開口部３１において結晶成長する電子走行層２３、電子供給層２４、ｐ型膜２５ａにおいては、貫通転位２０が発生する。一方、成長制御層３０の上に形成される電子走行層２３、電子供給層２４、ｐ型膜２５ａは、成長制御層３０がアモルファスであるため、下部半導体層２２において発生した貫通転位２０は引き継がれることはない。よって、成長制御層３０の上に形成された電子走行層２３、電子供給層２４、ｐ型膜２５ａにおいては、貫通転位２０は殆ど発生することはない。従って、電子走行層２３、電子供給層２４、ｐ型膜２５ａにおいては、開口部３１の直上に発生する発生する貫通転位２０の密度は、成長制御層３０の直上に発生する貫通転位２０の密度よりも高くなる。尚、図２から図５に基づくならば、電子走行層２３、電子供給層２４において、開口部３１の直上に発生する貫通転位２０の密度は５×１０９ｃｍ−２以上であって、成長制御層３０の直上に発生する貫通転位２０の密度は５×１０９ｃｍ−２未満であることが好ましい。
本実施の形態においては、ＭＯＶＰＥによりＡｌＮ、ＧａＮ、ＡｌＧａＮを形成する際には、原料ガスとして、Ａｌ源となるトリメチルアルミニウム（ＴＭＡ）、Ｇａ源となるトリメチルガリウム（ＴＭＧ）、Ｎ源となるアンモニア（ＮＨ３）等のガスが用いられる。窒化物半導体層であるＡｌＮ、ＧａＮ、ＡｌＧａＮの層は、上述した原料ガスを成膜される窒化物半導体層の組成に応じて所定の割合で混合させて供給することにより成膜することができる。尚、本実施の形態における半導体装置において、ＭＯＶＰＥにより窒化物半導体層を形成する際には、アンモニアガスの流量は１００ｃｃｍ〜１０ＬＭであり、成膜する際の装置内部の圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ、成長温度は１０００℃〜１２００℃である。
また、電子供給層２４となるｎ−ＡｌＧａＮには、ｎ型となる不純物元素としてＳｉがドープされている。具体的には、電子供給層２４の成膜の際に、ＳｉＨ４ガスを所定の流量で原料ガスに添加することにより、電子供給層２４にＳｉをドーピングすることができる。このように形成されたｎ−ＡｌＧａＮにドーピングされているＳｉの濃度は、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３、例えば、約５×１０１８ｃｍ−３である。
また、ｐ型膜２５ａを形成しているｐ−ＧａＮには、ｐ型となる不純物元素としてＭｇがドープされており、ドーピングされているＭｇの濃度は、１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３、例えば、約１×１０１９ｃｍ−３である。
尚、上述のとおり、電子走行層２３、電子供給層２４においては、ｐ型膜２５ａを形成する際に、Ｍｇは貫通転位２０の密度の低い領域よりも貫通転位２０の密度の高い領域に多く拡散する。即ち、Ｍｇは貫通転位２０の密度の低いゲート電極４１の直下ではない電子走行層２３、電子供給層２４よりも、貫通転位２０の密度の高いゲート電極４１の直下における電子走行層２３、電子供給層２４に多く拡散する。よって、Ｍｇが多く拡散しているゲート電極４１の直下においては、２ＤＥＧ２３ａが多く消失されるため、ｐ型層２５を形成するためのｐ型膜２５ａが薄くても、容易にノーマリーオフにすることができる。
また、この後、図示はしないが素子分離領域を形成してもよい。具体的には、ｐ型膜２５ａの上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される部分に開口を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたドライエッチングによりレジストパターンが形成されていない領域における窒化物半導体を除去することにより、または、レジストパターンが形成されていない領域にＡｒ等をイオン注入することにより素子分離領域を形成する。尚、素子分離領域を形成した後は、不図示のレジストパターンは有機溶剤等により除去する。
次に、図８（ｂ）に示すように、ｐ型膜２５ａを加工することによりｐ型層２５を形成する。具体的には、ｐ型膜２５ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ｐ型層２５が形成される領域に不図示のレジストパターンを形成する。この後、塩素系ガスをエッチングガスとして用いたＲＩＥ等のドライエッチングを行なうことにより、レジストパターンが形成されていない領域のｐ型膜２５ａを除去し、電子供給層２４の表面を露出させる。これにより、ｐ−ＧａＮによりｐ型層２５を形成する。このように形成されたｐ型層２５は、後述するゲート電極４１と略同じ大きさとなるように形成する。更に、この後、不図示のレジストパターンは、有機溶剤等により除去する。
次に、図８（ｃ）に示すように、電子走行層２４の上に、ソース電極４２及びドレイン電極４３を形成する。具体的には、電子走行層２４及びｐ型層２５の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ソース電極４２、ドレイン電極４３を形成するための金属膜を真空蒸着により成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存した金属膜によりソース電極４２、ドレイン電極４３が形成される。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、５５０℃の温度で熱処理を行なうことにより、ソース電極４２及びドレイン電極４３においてオーミックコンタクトを確立させる。尚、ソース電極４２、ドレイン電極４３を形成するための金属膜としては、例えば、厚さ２０ｎｍのＴａと厚さ２００ｎｍのＡｌとが積層された積層金属膜を用いてもよい。
次に、図９（ａ）に示すように、ｐ型層２５の上に、ゲート電極４１を形成する。具体的には、電子走行層２４及びｐ型層２５の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ゲート電極４１を形成するための金属膜を真空蒸着により成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存した金属膜によりゲート電極４１が形成される。尚、ゲート電極４１を形成するための金属膜としては、例えば、厚さ３０ｎｍのＮｉと厚さ４００ｎｍのＡｕとが積層された積層金属膜を用いてもよい。
次に、図９（ｂ）に示すように、保護膜５０を形成する。具体的には、露出している電子供給層２４等の上に、プラズマＣＶＤ等によりＳｉＮ膜を成膜することにより、保護膜５０を形成する。この後、図示はしないが、ゲート電極４１、ソース電極４２及びドレイン電極４３における配線を形成する。
これにより、本実施の形態における半導体装置を作製することができる。
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態における半導体装置は、図１０に示されるように、第１の実施の形態とは異なり、バッファ層２１の上に、下部半導体層が形成されることなく、成長制御層３０が形成されているものである。具体的には、基板１０の上に、バッファ層２１、成長制御層３０、電子走行層２３、電子供給層２４が形成されている。電気供給層２４の上の所定の領域には、ｐ型層２５が形成されており、ｐ型層２５の上には、ゲート電極４１が形成されている。また、電子供給層２４の上には、ソース電極４２及びドレイン電極４３が形成されており、全体を覆うように保護膜５０が形成されている。尚、本実施の形態においては、電子走行層２３は第１の半導体層であり、電子供給層２４は第２の半導体層であり、ｐ型層２５は第３の半導体層であるものとする。
成長制御層３０は、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３等のアモルファスとなる絶縁体材料により形成されており、ゲート電極４１の直下に開口部３１が位置するように形成されている。即ち、成長制御層３０は、ゲート電極４１の直下を除く領域に形成されている。
このような成長制御層３０を形成することにより、電子走行層２３等において、成長制御層３０の上の領域には貫通転位２０を発生させることなく、成長制御層３０の開口部３１の上の領域に貫通転位２０を発生させることができる。即ち、成長制御層３０の開口部３１の上の領域では、電子走行層２３等はバッファ層２１の上にエピタキシャル成長により形成されるため、第１の実施の形態と同様に、貫通転位２０が発生する。しかしながら、アモルファスにより形成されている成長制御層３０の上の領域では、新たな結晶成長により電子走行層２３が形成されるため、貫通転位２０は発生しない。このため、不純物元素としてドープされているＭｇは、ｐ型層２５を形成する際に貫通転位２０が発生しているゲート電極４１の直下の領域には多く拡散し、貫通転位２０が発生していないゲート電極４１の直下とはならない領域には殆ど拡散しない。これにより、ゲート電極４１の直下とはならない領域における２ＤＥＧ２３ａを減らすことなく、ゲート電極４１の直下の領域における２ＤＥＧ２３ａを消失させることができる。
このように、本実施の形態における半導体装置においては、ゲート電極４１の直下における電子走行層２３等には、貫通転位２０が発生するためＭｇが拡散し、ゲート電極４１の直下における２ＤＥＧ２３ａを消失させることができる。一方、ゲート電極４１の直下とはならない電子走行層２３等には、貫通転位２０が殆ど発生しないためＭｇは殆ど拡散することはなく、この領域における２ＤＥＧ２３ａは殆ど消失することはない。従って、ゲート電極４１の直下においては、ｐ型層２５に含まれる不純物元素であるＭｇが拡散することにより２ＤＥＧ２３ａが消失するため、ｐ型層２５の厚さを厚くすることなくノーマリーオフにすることができ、また、オン抵抗が増加することもない。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１１から図１３に基づき説明する。
最初に、図１１（ａ）に示すように、基板１０上に、バッファ層２１等の窒化物半導体層をＭＯＶＰＥ法により形成する。尚、この窒化物半導体層は、ＭＯＶＰＥによるエピタキシャル成長により形成されているが、ＭＯＶＰＥ以外の方法、例えば、分子線エピタキシー法により形成してもよい。基板１０には、シリコン基板が用いられており、バッファ層２１は、厚さが０．１μｍのＡｌＮにより形成されている。
次に、図１１（ｂ）に示すように、バッファ層２１の上に、成長制御層３０を形成するための絶縁体膜３０ａを形成する。この絶縁体膜３０ａは、ＳｉＯ２を約１００ｎｍスパッタリングにより成膜することにより形成する。尚、絶縁体膜３０ａは、スパッタリング以外の成膜方法、例えば、ＡＬＤ、ＣＶＤ、真空蒸着等の成膜方法により成膜してもよく、成膜された絶縁体膜３０ａは、アモルファスであるものが好ましい。
次に、図１１（ｃ）に示すように、絶縁体膜３０ａの一部を除去し開口部３１を形成することにより成長制御層３０を形成する。具体的には、絶縁体膜３０ａの表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部３１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターンが形成されていない領域の絶縁体膜３０ａを除去することにより、成長制御層３０を形成する。このように形成された開口部３１は、後述するゲート電極４１等と略同じ大きさとなるように形成されている。この後、不図示のレジストパターンは有機溶剤等により除去する。
次に、図１２（ａ）に示すように、露出しているバッファ層２１及び成長制御層３０の上に、電子走行層２３、電子供給層２４、ｐ型層２５を形成するためのｐ型膜２５ａをＭＯＶＰＥによるエピタキシャル成長により形成する。具体的には、電子走行層２３は、厚さが１〜３μｍのｉ−ＧａＮにより形成されており、電子供給層２４は、厚さが３０ｎｍのｎ−ＡｌＧａＮにより形成されており、ｐ型膜２５ａは、厚さが５０ｎｍのｐ−ＧａＮにより形成されている。尚、電子走行層２３と電子供給層２４との間には、厚さが５ｎｍのｉ−ＡｌＧａＮからなる不図示のスペーサ層を形成してもよい。
このように、電子走行層２３、電子供給層２４、ｐ型膜２５ａをエピタキシャル成長により形成することにより、露出しているバッファ層２１の上において結晶成長する電子走行層２３、電子供給層２４、ｐ型膜２５ａにおいては、貫通転位２０が発生する。一方、成長制御層３０の上に形成される電子走行層２３、電子供給層２４、ｐ型膜２５ａは、成長制御層３０がアモルファスであるため、成長制御層３０の上に形成された電子走行層２３、電子供給層２４、ｐ型膜２５ａには、貫通転位２０は殆ど発生することはない。従って、電子走行層２３、電子供給層２４、ｐ型膜２５においては、開口部３１の直上に発生する発生する貫通転位２０の密度は、成長制御層３０の直上に発生する貫通転位２０の密度よりも高くなる。尚、図２から図５に基づくならば、電子走行層２３、電子供給層２４において、開口部３１の直上に発生する貫通転位２０の密度は５×１０９ｃｍ−２以上であって、成長制御層３０の直上に発生する貫通転位２０の密度は５×１０９ｃｍ−２未満であることが好ましい。
本実施の形態においては、ＭＯＶＰＥによりＡｌＮ、ＧａＮ、ＡｌＧａＮを形成する際には、原料ガスとして、Ａｌ源となるトリメチルアルミニウム（ＴＭＡ）、Ｇａ源となるトリメチルガリウム（ＴＭＧ）、Ｎ源となるアンモニア（ＮＨ３）等のガスが用いられる。窒化物半導体層であるＡｌＮ、ＧａＮ、ＡｌＧａＮの層は、上述した原料ガスを成膜される窒化物半導体層の組成に応じて所定の割合で混合させて供給することにより成膜することができる。尚、本実施の形態における半導体装置において、ＭＯＶＰＥにより窒化物半導体層を形成する際には、アンモニアガスの流量は１００ｃｃｍ〜１０ＬＭであり、成膜する際の装置内部の圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ、成長温度は１０００℃〜１２００℃である。
また、電子供給層２４となるｎ−ＡｌＧａＮには、ｎ型となる不純物元素としてＳｉがドープされている。具体的には、電子供給層２４の成膜の際に、ＳｉＨ４ガスを所定の流量で原料ガスに添加することにより、電子供給層２４にＳｉをドーピングすることができる。このように形成されたｎ−ＡｌＧａＮにドーピングされているＳｉの濃度は、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３、例えば、約５×１０１８ｃｍ−３である。
また、ｐ型膜２５ａを形成しているｐ−ＧａＮには、ｐ型となる不純物元素としてＭｇがドープされており、ドーピングされているＭｇの濃度は、１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３、例えば、約１×１０１９ｃｍ−３である。
尚、上述のとおり、電子走行層２３、電子供給層２４においては、ｐ型膜２５ａを形成する際に、Ｍｇは貫通転位２０の密度の低い領域よりも貫通転位２０の密度の高い領域に多く拡散する。即ち、Ｍｇは貫通転位２０の密度の低いゲート電極４１の直下ではない電子走行層２３、電子供給層２４よりも、貫通転位２０の密度の高いゲート電極４１の直下における電子走行層２３、電子供給層２４に多く拡散する。よって、Ｍｇが多く拡散しているゲート電極４１の直下においては、２ＤＥＧ２３ａが多く消失されるため、ｐ型層２５を形成するためのｐ型膜２５ａが薄くても、容易にノーマリーオフにすることができる。
また、この後、図示はしないが素子分離領域を形成してもよい。具体的には、ｐ型膜２５ａの上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される部分に開口を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたドライエッチングによりレジストパターンが形成されていない領域における窒化物半導体を除去することにより、または、レジストパターンが形成されていない領域にＡｒ等をイオン注入することにより素子分離領域を形成する。尚、素子分離領域を形成した後は、不図示のレジストパターンは有機溶剤等により除去する。
次に、図１２（ｂ）に示すように、ｐ型膜２５ａを加工することによりｐ型層２５を形成する。具体的には、ｐ型膜２５ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ｐ型層２５が形成される領域に不図示のレジストパターンを形成する。この後、塩素系ガスをエッチングガスとして用いたＲＩＥ等のドライエッチングを行なうことにより、レジストパターンが形成されていない領域のｐ型膜２５ａを除去し、電子供給層２４の表面を露出させる。これにより、ｐ−ＧａＮによりｐ型層２５を形成する。このように形成されたｐ型層２５は、後述するゲート電極４１と略同じ大きさとなるように形成する。更に、この後、不図示のレジストパターンは、有機溶剤等により除去する。
次に、図１２（ｃ）に示すように、電子走行層２４の上に、ソース電極４２及びドレイン電極４３を形成する。具体的には、電子走行層２４及びｐ型層２５の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ソース電極４２、ドレイン電極４３を形成するための金属膜を真空蒸着により成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存した金属膜によりソース電極４２、ドレイン電極４３が形成される。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、５５０℃の温度で熱処理を行なうことにより、ソース電極４２及びドレイン電極４３においてオーミックコンタクトを確立させる。尚、ソース電極４２、ドレイン電極４３を形成するための金属膜としては、例えば、厚さ２０ｎｍのＴａと厚さ２００ｎｍのＡｌとが積層された積層金属膜を用いてもよい。
次に、図１３（ａ）に示すように、ｐ型層２５の上に、ゲート電極４１を形成する。具体的には、電子走行層２４及びｐ型層２５の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ゲート電極４１を形成するための金属膜を真空蒸着により成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存した金属膜によりゲート電極４１が形成される。尚、ゲート電極４１を形成するための金属膜としては、例えば、厚さ３０ｎｍのＮｉと厚さ４００ｎｍのＡｕとが積層された積層金属膜を用いてもよい。
次に、図１３（ｂ）に示すように、保護膜５０を形成する。具体的には、露出している電子供給層２４等の上に、プラズマＣＶＤ等によりＳｉＮ膜を成膜することにより、保護膜５０を形成する。この後、図示はしないが、ゲート電極４１、ソース電極４２及びドレイン電極４３における配線を形成する。
これにより、本実施の形態における半導体装置を作製することができる。尚、上記以外の内容については、第１の実施の形態と同様である。
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
（半導体デバイス）
本実施の形態における半導体デバイスは、第１または第２の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図１４に基づき説明する。尚、図１４は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１または第２の実施の形態に示されているものとは異なっている。
最初に、第１または第２の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１または第２の実施の形態における半導体装置に相当するものである。
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３は、Ａｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドの一種であり第１または第２の実施の形態における半導体装置のゲート電極４１と接続されている。また、ソース電極４１２はソース電極パッドの一種であり、第１または第２の実施の形態における半導体装置のソース電極４２と接続されている。また、ドレイン電極４１３はドレイン電極パッドの一種であり、第１または第２の実施の形態における半導体装置のドレイン電極４３と接続されている。
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
（ＰＦＣ回路、電源装置及び高周波増幅器）
次に、本実施の形態におけるＰＦＣ回路、電源装置及び高周波増幅器について説明する。本実施の形態におけるＰＦＣ回路、電源装置及び高周波増幅器は、第１または第２の実施の形態における半導体装置を用いた電源装置及び高周波増幅器である。
（ＰＦＣ回路）
次に、本実施の形態におけるＰＦＣ（Power Factor Correction）回路について説明する。本実施の形態におけるＰＦＣ回路は、第１または第２の実施の形態における半導体装置を有するものである。
図１５に基づき、本実施の形態におけるＰＦＣ回路について説明する。本実施の形態におけるＰＦＣ回路４５０は、スイッチ素子（トランジスタ）４５１と、ダイオード４５２と、チョークコイル４５３と、コンデンサ４５４、４５５と、ダイオードブリッジ４５６と、不図示の交流電源とを有している。スイッチ素子４５１には、第１または第２の実施の形態における半導体装置であるＨＥＭＴが用いられている。
ＰＦＣ回路４５０では、スイッチ素子４５１のドレイン電極とダイオード４５２のアノード端子及びチョークコイル４５３の一方の端子とが接続されている。また、スイッチ素子４５１のソース電極とコンデンサ４５４の一方の端子及びコンデンサ４５５の一方の端子とが接続されおり、コンデンサ４５４の他方の端子とチョークコイル４５３の他方の端子とが接続されている。コンデンサ４５５の他方の端子とダイオード４５２のカソード端子とが接続されており、コンデンサ４５４の双方の端子間にはダイオードブリッジ４５６を介して不図示の交流電源が接続されている。このようなＰＦＣ回路４５０においては、コンデンサ４５５の双方端子間より、直流（ＤＣ）が出力される。
（電源装置）
次に、本実施の形態における電源装置について説明する。本実施の形態における電源装置は、第１または第２の実施の形態における半導体装置であるＨＥＭＴを有する電源装置である。
図１６に基づき本実施の形態における電源装置について説明する。本実施の形態における電源装置は、前述した本実施の形態におけるＰＦＣ回路４５０を含んだ構造のものである。
本実施の形態における電源装置は、高圧の一次側回路４６１及び低圧の二次側回路４６２と、一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３とを有している。
一次側回路４６１は、前述した本実施の形態におけるＰＦＣ回路４５０と、ＰＦＣ回路４５０のコンデンサ４５５の双方の端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路４６０とを有している。フルブリッジインバータ回路４６０は、複数（ここでは４つ）のスイッチ素子４６４ａ、４６４ｂ、４６４ｃ、４６４ｄを有している。また、二次側回路４６２は、複数（ここでは３つ）のスイッチ素子４６５ａ、４６５ｂ、４６５ｃを有している。尚、ダイオードブリッジ４５６には、交流電源４５７が接続されている。
本実施の形態においては、一次側回路４６１におけるＰＦＣ回路４５０のスイッチ素子４５１において、第１から第５の実施の形態における半導体装置であるＨＥＭＴが用いられている。更に、フルブリッジインバータ回路４６０におけるスイッチ素子４６４ａ、４６４ｂ、４６４ｃ、４６４ｄにおいて、第１または第２の実施の形態における半導体装置であるＨＥＭＴが用いられている。一方、二次側回路４６２のスイッチ素子４６５ａ、４６５ｂ、４６５ｃは、シリコンを用いた通常のＭＩＳ構造のＦＥＴが用いられている。
（高周波増幅器）
次に、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器は、第１または第２の実施の形態における半導体装置であるＨＥＭＴが用いられている構造のものである。
図１７に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器は、ディジタル・プレディストーション回路４７１、ミキサー４７２ａ、４７２ｂ、パワーアンプ４７３及び方向性結合器４７４を備えている。
ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償するものである。ミキサー４７２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅するものであり、第１または第２の実施の形態における半導体装置であるＨＥＭＴを有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。尚、図１７では、例えばスイッチの切り替えにより、出力側の信号をミキサー４７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することができる。
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に形成されたバッファ層と、
前記バッファ層の上に絶縁体材料により形成された所定の領域に開口部を有する成長制御層と、
前記成長制御層及び前記成長制御層の前記開口部が形成されている領域の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上において、前記成長制御層の前記開口部の直上の領域に形成された第１の導電型の第３の半導体層と、
を有することを特徴とする半導体装置。
（付記２）
前記バッファ層と前記成長制御層との間には、前記第１の半導体層を形成している材料を含む材料により形成された第４の半導体層を有するものであることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１の導電型はｐ型であって、
前記第３の半導体層は、ＧａＮを含む材料により形成されており、
前記ｐ型となる不純物元素としてＭｇがドープされていることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記成長制御層の前記開口部となる領域の上に形成された前記第１の半導体層及び前記第２の半導体層に発生している貫通転位の密度は、
前記成長制御層の上に形成された前記第１の半導体層及び前記第２の半導体層に発生している貫通転位の密度よりも高いことを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記成長制御層の前記開口部となる領域の上に形成された前記第１の半導体層及び前記第２の半導体層に発生している貫通転位の密度は、５×１０９ｃｍ−２以上であって、
前記成長制御層の上に形成された前記第１の半導体層及び前記第２の半導体層に発生している貫通転位の密度は、５×１０９ｃｍ−２未満であることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記６）
前記成長制御層は、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３のうち、１また２以上のものを含むものにより形成されていることを特徴とする付記１から５のいずれかに記載の半導体装置。
（付記７）
前記成長制御層は、アモルファスであることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記第１の半導体層は、ＧａＮを含む材料により形成されているものであることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されているものであることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
前記第２の半導体層は、第２の導電型であって、前記第２の導電型はｎ型であることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
前記第３の半導体層の上に形成されたゲート電極と、
前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
を有することを特徴とする付記１から１０のいずれかに記載の半導体装置。
（付記１２）
前記半導体装置はＨＥＭＴであることを特徴とする付記１から１１のいずれかに記載の半導体装置。
（付記１３）
基板の上にバッファ層を形成する工程と、
前記バッファ層の上に、絶縁体材料により所定の領域に開口部を有する成長制御層を形成する工程と、
前記成長制御層及び前記成長制御層の前記開口部が形成されている領域の上に第１の半導体層を形成する工程と、
前記第１の半導体層の上に第２の半導体層を形成する工程と、
前記第２の半導体層の上において、前記成長制御層の前記開口部の直上の領域に、第１の導電型の第３の半導体層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１４）
前記バッファ層を形成する工程の後であって、前記成長制御層を形成する工程の前に、
前記バッファ層の上に、前記第１の半導体層を形成している材料を含む材料により第４の半導体層を形成する工程を有することを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）
前記第１の半導体層及び前記第２の半導体層は、ＭＯＶＰＥにより形成されるものであることを特徴とする付記１３または１４に記載の半導体装置の製造方法。
（付記１６）
前記成長制御層を形成する工程は、
スパッタリング、ＡＬＤ、ＣＶＤ、真空蒸着のうちのいずれかの方法により、絶縁体膜を形成する工程と、
前記形成された絶縁体膜の所定の領域を一部除去することにより、前記開口部を形成する工程と、
を有するものであることを特徴とする付記１３から１５のいずれかに記載の半導体装置の製造方法。
（付記１７）
前記第１の導電型はｐ型であって、
前記第３の半導体層は、ＧａＮを含む材料であってＭｇがドープされたものであることを特徴とする付記１３から１６のいずれかに記載の半導体装置の製造方法。
（付記１８）
付記１から１２のいずれかに記載の半導体装置を有することを特徴とするＰＦＣ回路。
（付記１９）
付記１から１２のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記２０）
付記１から１２のいずれかに記載の半導体装置を有することを特徴とする増幅器。
１０ 基板
２１ バッファ層
２２ 下部半導体層（第４の半導体層）
２３ 電子走行層（第１の半導体層）
２３ａ ２ＤＥＧ
２４ 電子供給層（第２の半導体層）
２５ ｐ型層（第３の半導体層）
３０ 成長制御層
３１ 開口部
４１ ゲート電極
４２ ソース電極
４３ ドレイン電極
５０ 保護膜

Claims (8)

  1. 基板の上に形成されたバッファ層と、
    前記バッファ層の上に絶縁体材料により形成された所定の領域に開口部を有する成長制御層と、
    前記成長制御層及び前記成長制御層の前記開口部が形成されている領域の上に形成された第１の半導体層と、
    前記第１の半導体層の上に形成された第２の半導体層と、
    前記第２の半導体層の上において、前記成長制御層の前記開口部の直上の領域に形成された第１の導電型の第３の半導体層と、
    を有し、
    前記第１の導電型はｐ型であって、
    前記バッファ層は、ＡｌＮを含む材料により形成されており、
    前記第１の半導体層は、ＧａＮを含む材料により形成されており、
    前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されており、
    前記第３の半導体層は、ＧａＮを含む材料により形成されており、
    前記ｐ型となる不純物元素としてＭｇがドープされており、
    前記成長制御層の前記開口部となる領域の上に形成された前記第１の半導体層及び前記第２の半導体層に発生している貫通転位の密度は、前記成長制御層の上に形成された前記第１の半導体層及び前記第２の半導体層に発生している貫通転位の密度よりも高いことを特徴とする半導体装置。
  2. 基板の上に形成されたバッファ層と、
    前記バッファ層の上に絶縁体材料により形成された所定の領域に開口部を有する成長制御層と、
    前記成長制御層及び前記成長制御層の前記開口部が形成されている領域の上に形成された第１の半導体層と、
    前記第１の半導体層の上に形成された第２の半導体層と、
    前記第２の半導体層の上において、前記成長制御層の前記開口部の直上の領域に形成されたｐ型の第３の半導体層と、
    を有し、
    前記バッファ層は、ＡｌＮを含む材料により形成されており、
    前記第１の半導体層は、ＧａＮを含む材料により形成されており、
    前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されており、
    前記第３の半導体層には、ｐ型となる不純物元素がドープされており、
    前記成長制御層の前記開口部となる領域の上に形成された前記第１の半導体層及び前記第２の半導体層に発生している貫通転位の密度は、前記成長制御層の上に形成された前記第１の半導体層及び前記第２の半導体層に発生している貫通転位の密度よりも高いことを特徴とする半導体装置。
  3. 前記基板は、サファイア、ＳｉＣ、ＧａＮまたはＳｉのいずれかを含む材料により形成されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記バッファ層と前記成長制御層との間には、前記第１の半導体層を形成している材料を含む材料により形成された第４の半導体層を有するものであることを特徴とする請求項１から３のいずれかに記載の半導体装置。
  5. 前記成長制御層の前記開口部となる領域の上に形成された前記第１の半導体層及び前記第２の半導体層に発生している貫通転位の密度は、５×１０９ｃｍ−２以上であって、
    前記成長制御層の上に形成された前記第１の半導体層及び前記第２の半導体層に発生している貫通転位の密度は、５×１０９ｃｍ−２未満であることを特徴とする請求項１から４のいずれかに記載の半導体装置。
  6. 前記成長制御層は、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３のうち、１また２以上のものを含むものにより形成されていることを特徴とする請求項１から５のいずれかに記載の半導体装置。
  7. 基板の上にバッファ層を形成する工程と、
    前記バッファ層の上に、絶縁体材料により所定の領域に開口部を有する成長制御層を形成する工程と、
    前記成長制御層及び前記成長制御層の前記開口部が形成されている領域の上に第１の半導体層を形成する工程と、
    前記第１の半導体層の上に第２の半導体層を形成する工程と、
    前記第２の半導体層の上において、前記成長制御層の前記開口部の直上の領域に、第１の導電型の第３の半導体層を形成する工程と、
    を有し、
    前記第１の導電型はｐ型であって、
    前記バッファ層は、ＡｌＮを含む材料により形成されており、
    前記第１の半導体層は、ＧａＮを含む材料により形成されており、
    前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されており、
    前記第３の半導体層は、ＧａＮを含む材料により形成されており、
    前記ｐ型となる不純物元素としてＭｇがドープされていることを特徴とする半導体装置の製造方法。
  8. 基板の上にバッファ層を形成する工程と、
    前記バッファ層の上に、絶縁体材料により所定の領域に開口部を有する成長制御層を形成する工程と、
    前記成長制御層及び前記成長制御層の前記開口部が形成されている領域の上に第１の半導体層を形成する工程と、
    前記第１の半導体層の上に第２の半導体層を形成する工程と、
    前記第２の半導体層の上において、前記成長制御層の前記開口部の直上の領域に、ｐ型となる不純物元素がドープされている第３の半導体層を形成する工程と、
    を有し、
    前記バッファ層は、ＡｌＮを含む材料により形成されており、
    前記第１の半導体層は、ＧａＮを含む材料により形成されており、
    前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする半導体装置の製造方法。
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