[go: up one dir, main page]

JP6036765B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP6036765B2
JP6036765B2 JP2014169454A JP2014169454A JP6036765B2 JP 6036765 B2 JP6036765 B2 JP 6036765B2 JP 2014169454 A JP2014169454 A JP 2014169454A JP 2014169454 A JP2014169454 A JP 2014169454A JP 6036765 B2 JP6036765 B2 JP 6036765B2
Authority
JP
Japan
Prior art keywords
electrode
insulating film
semiconductor substrate
interlayer insulating
schottky
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014169454A
Other languages
English (en)
Other versions
JP2016046377A5 (ja
JP2016046377A (ja
Inventor
明高 添野
明高 添野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2014169454A priority Critical patent/JP6036765B2/ja
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Priority to CN201580045037.9A priority patent/CN106575668B/zh
Priority to DE112015003835.3T priority patent/DE112015003835B4/de
Priority to PCT/JP2015/068095 priority patent/WO2016027564A1/ja
Priority to KR1020167031726A priority patent/KR101868730B1/ko
Priority to US15/125,857 priority patent/US9941273B2/en
Priority to TW104126111A priority patent/TWI587478B/zh
Publication of JP2016046377A publication Critical patent/JP2016046377A/ja
Publication of JP2016046377A5 publication Critical patent/JP2016046377A5/ja
Application granted granted Critical
Publication of JP6036765B2 publication Critical patent/JP6036765B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
    • H10D84/401—Combinations of FETs or IGBTs with BJTs
    • H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H10D64/011—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/50—PIN diodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
    • H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/141—VDMOS having built-in components
    • H10D84/146—VDMOS having built-in components the built-in components being Schottky barrier diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本明細書に開示の技術は、半導体装置及び半導体装置の製造方法に関する。
特許文献１に開示の半導体装置は、ＩＧＢＴとショットキーダイオードを有する。このＩＧＢＴは、トレンチ型のゲート電極を有する。また、ショットキーダイオードは、半導体基板の表面の一部に対してショットキー接触している電極を有している。
特開２０１３−０４８２３０号公報
トレンチ型のゲート電極を有する素子には、ＩＧＢＴの他に、ＭＯＳＦＥＴ等がある。また、ゲート電極ではない電極が、トレンチ内に配置される場合もある。このように、トレンチ内に配置された電極（以下、トレンチ電極という）は、多くの場合、その上面が層間絶縁膜により覆われる。層間絶縁膜は、半導体基板の表面から突出するように形成される。また、この種の半導体装置では、半導体基板の表面が、表面電極により覆われる。表面電極は、層間絶縁膜を覆うように形成される。層間絶縁膜が半導体基板の表面から突出しているので、表面電極は、層間絶縁膜の上部において凸状に盛り上がった形状となる。このため、表面電極の表面に段差が形成される。
表面電極に対して繰り返し温度変化を加えると、表面電極にクラックが生じる。表面電極の平坦な箇所で発生したクラックは、表面電極の表面に沿って進行する傾向が強い。これに対し、表面電極の段差の近傍で発生したクラックは、表面電極の厚み方向に向かって進行し易い。クラックが半導体基板まで達すると、半導体装置の特性が劣化するため、問題となる。したがって、本明細書では、層間絶縁膜を覆う表面電極を容易に平坦化することが可能な技術を提供する。
本明細書が開示する半導体装置は、半導体基板と、トレンチ電極と、層間絶縁膜と、ショットキー電極と、埋め込み電極と、表面電極を有する。半導体基板の表面にトレンチが形成されている。トレンチ電極は、前記トレンチ内に配置されている。層間絶縁膜は、前記トレンチ電極の表面を覆っており、前記半導体基板の前記表面から突出している。ショットキー電極は、前記半導体基板の前記表面上に配置されており、前記層間絶縁膜から離間した位置に配置されており、前記半導体基板に対してショットキー接触している。埋め込み電極は、前記層間絶縁膜と前記ショットキー電極の間の凹部内に配置されており、前記ショットキー電極とは異なる金属により構成されている。表面電極は、前記層間絶縁膜、前記埋め込み電極及び前記ショットキー電極を覆っている。
なお、層間絶縁膜、埋め込み電極及びショットキー電極と、これらを覆う表面電極の間に、他の層が介在していてもよい。また、これらが表面電極と接触していてもよい。
この半導体装置は、半導体基板の表面から突出する層間絶縁膜と、半導体基板の表面上であって層間絶縁膜から離間した位置に配置されているショットキー電極を有している。したがって、層間絶縁膜とショットキー電極とに挟まれた位置が、凹部となっている。凹部内には、埋め込み電極が形成されている。製造工程において、層間絶縁膜とショットキー電極と凹部を覆うように埋め込み電極を成長させ、その後、埋め込み電極をエッチングすることで、凹部内に埋め込み電極を残存させることができる。埋め込み電極をエッチングする際に、埋め込み電極を残存させる範囲が広いと、その範囲の中央部が凹状に窪み、埋め込み電極の表面を平坦に形成することが難しい。しかしながら、狭い凹部内に埋め込み電極を残存させるのであれば、埋め込み電極の表面を比較的平坦に形成することが可能である。この半導体装置では、凹部内に埋め込み電極が残存するので、埋め込み電極の表面を平坦にすることができる。その後、層間絶縁膜、埋め込み電極及びショットキー電極を覆うように表面電極を成長させることで、上記の半導体装置が完成する。層間絶縁膜とショットキー電極の間の凹部に埋め込み電極が配置されており、かつ、埋め込み電極の表面が平坦であるので、表面電極を平坦に形成することができる。
本明細書が開示する半導体装置の製造方法は、半導体基板の表面にトレンチを形成する工程と、前記トレンチ内にトレンチ電極を形成する工程と、第１凸部を形成する工程と、第２凸部を形成する工程と、埋め込み電極を成長させる工程と、埋め込み電極をエッチングする工程と、表面電極を成長させる工程を有する。第１凸部を形成する工程では、前記トレンチ電極の表面上に、前記トレンチ電極の表面を覆う層間絶縁膜を含み、前記半導体基板の前記表面から突出する第１凸部を形成する。第２凸部を形成する工程では、前記半導体基板の前記表面上であって前記第１凸部から離間した位置に、前記半導体基板に対してショットキー接触しているショットキー電極を含み、前記半導体基板の前記表面から突出する第２凸部を形成する。埋め込み電極を成長させる工程では、前記第１凸部と、前記第２凸部と、前記第１凸部と前記第２凸部の間の前記半導体基板の前記表面を覆うように、埋め込み電極を成長させる。埋め込み電極をエッチングする工程では、前記第１凸部と前記第２凸部の表面が露出し、前記第１凸部と前記第２凸部の間の凹部内に前記埋め込み電極が残存するように、前記埋め込み電極をエッチングする。表面電極を成長させる工程では、前記エッチングの後に、前記第１凸部、前記埋め込み電極及び前記第２凸部を覆う表面電極を成長させる。
なお、第２凸部は、第１凸部より先に形成してもよいし、第１凸部より後に形成してもよい。
この方法によれば、平坦な表面電極を有する半導体装置を製造することができる。
実施例１の半導体装置１０の縦断面図。 実施例１の半導体装置１０の製造工程の説明図。 実施例１の半導体装置１０の製造工程の説明図。 実施例１の半導体装置１０の製造工程の説明図。 実施例１の半導体装置１０の製造工程の説明図。 実施例１の半導体装置１０の製造工程の説明図。 実施例１の半導体装置１０の製造工程の説明図。 実施例１の半導体装置１０の製造工程の説明図。 実施例１の半導体装置１０の製造工程の説明図。 実施例１の半導体装置１０の製造工程の説明図。 金属をエッチングする工程の説明図。 金属をエッチングする工程の説明図。 実施例１の半導体装置１０の製造工程の説明図。 実施例２の半導体装置２００の縦断面図。 実施例２の半導体装置２００の製造工程の説明図。 実施例２の半導体装置２００の製造工程の説明図。 実施例２の半導体装置２００の製造工程の説明図。
図１に示す実施例の半導体装置１０は、半導体基板１２を有する。半導体基板１２の上面１２ａには、複数のトレンチ１４が形成されている。各トレンチ１４の内面は、ゲート絶縁膜１６によって覆われている。各トレンチ１４内には、ゲート電極１８が配置されている。各ゲート電極１８は、ゲート絶縁膜１６によって半導体基板１２から絶縁されている。各ゲート電極１８の上面は、層間絶縁膜２０によって覆われている。各層間絶縁膜２０は、半導体基板１２の上面１２ａから上側に突出するように形成されている。
半導体基板１２の上面１２ａ上には、ソース電極２２が形成されている。ソース電極２２は、層間絶縁膜２０を覆っている。層間絶縁膜２０によってソース電極２２はゲート電極１８から絶縁されている。ソース電極２２は、埋め込み電極２２ａと、ショットキー電極２２ｂと、表面電極２２ｃを有している。
ショットキー電極２２ｂは、半導体基板１２上に複数個形成されている。各ショットキー電極２２ｂは、２つの層間絶縁膜２０に挟まれた範囲内であって各層間絶縁膜２０から離間した位置に配置されている。ショットキー電極２２ｂは、半導体基板１２の上面１２ａから上側に突出するように形成されている。半導体基板１２の上面１２ａからショットキー電極２２ｂの上面までの高さは、半導体基板１２の上面１２ａから層間絶縁膜２０の上面までの高さと略等しい。ショットキー電極２２ｂは、Ａｌ（アルミニウム）により構成されている。ショットキー電極２２ｂは、半導体基板１２に対してショットキー接触している。層間絶縁膜２０とショットキー電極２２ｂの間には、凹部２４が形成されている。凹部２４の底面は半導体基板１２の上面１２ａであり、凹部２４の一方の側面は層間絶縁膜２０の側面であり、凹部２４の他方の側面はショットキー電極２２ｂの側面である。凹部２４の底面（すなわち、半導体基板１２の上面１２ａ）と層間絶縁膜２０の側面との間の角度θ１は、９０度より大きい。また、凹部２４の底面（すなわち、半導体基板１２の上面１２ａ）とショットキー電極２２ｂの側面との間の角度θ２は、９０度より大きい。
埋め込み電極２２ａは、各凹部２４内に配置されている。埋め込み電極２２ａは、凹部２４内に隙間なく形成されている。埋め込み電極２２ａは、凹部２４の内面を構成する半導体基板１２の上面１２ａ、層間絶縁膜２０の側面及びショットキー電極２２ｂの側面に接している。埋め込み電極２２ａは、Ｗ（タングステン）により構成されている。埋め込み電極２２ａは、半導体基板１２に対してオーミック接触している。
表面電極２２ｃは、層間絶縁膜２０、埋め込み電極２２ａ及びショットキー電極２２ｂ上に形成されている。表面電極２２ｃは、層間絶縁膜２０、埋め込み電極２２ａ及びショットキー電極２２ｂ上に跨って伸びている。表面電極２２ｃは、Ａｌにより構成されている。
上記の通り、本実施例では、表面電極２２ｃが、ショットキー電極２２ｂと同じ材料により構成されている。したがって、本実施例では、表面電極２２ｃとショットキー電極２２ｂの境界を視認することが難しい。しかしながら、境界を視認できない場合でも、埋め込み電極２２ａの側方に位置するＡｌ層をショットキー電極２２ｂと認め、埋め込み電極２２ａの上面よりも上側に位置するＡｌ層を表面電極２２ｃと認めることができる。
半導体基板１２の下面１２ｂには、ドレイン電極２６が形成されている。ドレイン電極２６は、半導体基板１２に対してオーミック接触している。
半導体基板１２の内部には、ソース領域３０、上部ボディ領域３２、中間領域３４、下部ボディ領域３６、ドリフト領域３８及びドレイン領域４０が形成されている。
ソース領域３０は、ｎ型の半導体領域である。ソース領域３０は、半導体基板１２の上面１２ａに露出している。ソース領域３０は、埋め込み電極２２ａに対してオーミック接触している。ソース領域３０は、ゲート絶縁膜１６に接触している。
上部ボディ領域３２は、ソース領域３０の側方及び下側に形成されている。上部ボディ領域３２は、ｐ型不純物濃度が高いｐ型の半導体領域である高濃度領域３２ａと、ｐ型不純物濃度が高濃度領域３２ａよりも低いｐ型の半導体領域である低濃度領域３２ｂを有している。高濃度領域３２ａは、ソース領域３０の側方に形成されており、半導体基板１２の上面１２ａに露出している。高濃度領域３２ａは、埋め込み電極２２ａに対してオーミック接触している。低濃度領域３２ｂは、ソース領域３０と高濃度領域３２ａの下側に形成されている。低濃度領域３２ｂは、ソース領域３０の下側でゲート絶縁膜１６に接触している。
中間領域３４は、比較的ｎ型不純物濃度が低いｎ型の半導体領域である。中間領域３４は、上部ボディ領域３２に接している。中間領域３４は、上部ボディ領域３２によってソース領域３０から分離されている。中間領域３４は、ピラー領域３４ａとバリア領域３４ｂを有している。ピラー領域３４ａは、半導体基板１２の上面１２ａから半導体基板１２の厚み方向に沿って伸びる領域である。ピラー領域３４ａは、半導体基板１２の上面１２ａに露出しており、ショットキー電極２２ｂに対してショットキー接触している。バリア領域３４ｂは、上部ボディ領域３２の下側に形成されている。バリア領域３４ｂは、ピラー領域３４ａと繋がっている。バリア領域３４ｂは、上部ボディ領域３２の下側でゲート絶縁膜１６に接触している。
下部ボディ領域３６は、ｐ型の半導体領域である。下部ボディ領域３６は、中間領域３４の下側に形成されている。下部ボディ領域３６は、バリア領域３４ｂの下側でゲート絶縁膜１６に接触している。下部ボディ領域３６は、中間領域３４によって上部ボディ領域３２から分離されている。
ドリフト領域３８は、比較的ｎ型不純物濃度が低いｎ型の半導体領域である。ドリフト領域３８は、下部ボディ領域３６の下側に形成されている。ドリフト領域３８は、下部ボディ領域３６の下側でゲート絶縁膜１６に接触している。ドリフト領域３８は、下部ボディ領域３６によって中間領域３４から分離されている。
ドレイン領域４０は、ドリフト領域３８よりもｎ型不純物濃度が高いｎ型の半導体領域である。ドレイン領域４０は、ドリフト領域３８の下側に形成されている。ドレイン領域４０は、半導体基板１２の下面１２ｂに露出している。ドレイン領域４０は、ドレイン電極２６に対してオーミック接触している。
半導体装置１０は、ＭＯＳＦＥＴとしての動作と、ダイオードとしての動作を実行することができる。
ＭＯＳＦＥＴとして動作する際には、ドレイン電極２６にソース電極２２よりも高い電位が印加される。ゲート電極１８に閾値以上の電位を印加すると、ゲート絶縁膜１６近傍の上部ボディ領域３２及び下部ボディ領域３６にチャネルが形成される。すると、ドレイン電極２６から、ドレイン領域４０、ドリフト領域３８、下部ボディ領域３６のチャネル、中間領域３４、上部ボディ領域３２のチャネル及びソース領域３０を経由して、ソース電極２２に向かって電流が流れる。すなわち、ＭＯＳＦＥＴがオンする。ゲート電極１８の電位を閾値未満に低下させると、チャネルが消失し、電流が停止する。
ソース電極２２とドレイン電極２６の間には、ソース電極２２と中間領域３４との境界であるショットキー界面を有するショットキーダイオードと、上部ボディ領域３２と中間領域３４との境界であるｐｎ接合を有するｐｎダイオードが形成されている。半導体装置１０がダイオードとして動作する際には、ソース電極２２にドレイン電極２６よりも高い電位が印加される。すると、ソース電極２２と中間領域３４の境界のショットキー界面がオンする。これによって、ソース電極２２から、中間領域３４、下部ボディ領域３６、ドリフト領域３８及びドレイン領域４０を経由して、ドレイン電極２６に向かって電流が流れる。また、ショットキー界面がオンすることで、バリア領域３４ｂの電位はソース電極２２の電位と略等しい電位とされる。これによって、上部ボディ領域３２と中間領域３４との境界のｐｎ接合がオンし難くなっており、上部ボディ領域３２からドリフト領域３８にホールが流入することが抑制される。その後、ダイオードに逆電圧を印加すると、ダイオードが逆回復動作を行う。上記のようにダイオードがオンしているときにドリフト領域３８へのホールの流入が抑制されるので、逆回復動作時にダイオードに流れる逆電流が抑制される。
次に、半導体装置１０の製造方法について説明する。半導体装置１０は、ドリフト領域３８と略同じ不純物濃度を有するｎ型の半導体基板１２から製造される。まず、イオン注入等によって、図２に示すように、半導体基板１２に、ソース領域３０、上部ボディ領域３２、中間領域３４及び下部ボディ領域３６を形成する。次に、半導体基板１２の上面１２ａを選択的にエッチングすることによって、図３に示すように、半導体基板１２の上面１２ａにトレンチ１４を形成する。トレンチ１４は、ソース領域３０、低濃度領域３２ｂ、バリア領域３４ｂ及び下部ボディ領域３６を貫通するように形成する。次に、図４に示すように、トレンチ１４の内面に、ゲート絶縁膜１６を形成する。次に、トレンチ１４の内部に、ゲート電極１８を形成する。なお、以下では、半導体基板１２と、半導体基板１２に形成された電極、絶縁層等をまとめて、ウエハ１３と呼ぶ。
次に、図５に示すように、ウエハ１３上に、層間絶縁膜２０を成長させる。層間絶縁膜２０は、ウエハ１３の上面の全域を覆うように形成する。層間絶縁膜２０を形成したら、層間絶縁膜２０を選択的にエッチングする。これによって、図６に示すように、ゲート電極１８の上部に層間絶縁膜２０を残存させ、その他の位置の層間絶縁膜２０を除去する。ここでは、図６に示すように、層間絶縁膜２０の側面と、露出している範囲の半導体基板１２の上面１２ａとの間の角度θ１が９０度より大きくなるように、層間絶縁膜２０の側面が成形される。
次に、スパッタリングによって、図７に示すように、ウエハ１３上にショットキー電極２２ｂ（すなわち、Ａｌ）を成長させる。ショットキー電極２２ｂは、半導体基板１２の上面１２ａ及び層間絶縁膜２０の表面の全域を覆うように形成する。ショットキー電極２２ｂを形成したら、ショットキー電極２２ｂを選択的にエッチングする。これによって、図８に示すように、中間領域３４が上面１２ａに露出する範囲にショットキー電極２２ｂを残存させ、その他の位置のショットキー電極２２ｂを除去する。ここでは、図８に示すように、ショットキー電極２２ｂの側面と、露出している範囲の半導体基板１２の上面１２ａとの間の角度θ２が９０度より大きくなるように、ショットキー電極２２ｂの側面が成形される。このようにショットキー電極２２ｂをエッチングすることで、ショットキー電極２２ｂが層間絶縁膜２０から離間する。このため、ショットキー電極２２ｂと層間絶縁膜２０の間に凹部２４が形成される。
次に、図９に示すように、ウエハ１３上に埋め込み電極２２ａ（すなわち、Ｗ）を成長させる。埋め込み電極２２ａは、半導体基板１２の上面１２ａ、層間絶縁膜２０及びショットキー電極２２ｂの表面の全域を覆うように形成する。埋め込み電極２２ａの材料であるＷは、基礎となる素材の表面に均等に成長する。このため、図９に示すように、層間絶縁膜２０及びショットキー電極２２ｂによってウエハ１３の表面に凹凸が形成されていても、埋め込み電極２２ａの表面が略平坦となる。また、埋め込み電極２２ａの材料であるＷは、狭い凹部２４内にも隙間なく成長させることができる。特に、凹部２４では、底面と層間絶縁膜２０側の側面との間の角度θ１が９０度より大きく、底面とショットキー電極２２ｂ側の側面との間の角度θ２が９０度より大きい。すなわち、凹部２４は、上端部の幅が底部の幅より広くなっている。このため、埋め込み電極２２ａを凹部２４内により確実に成長させることが可能となっている。したがって、凹部２４内に空隙が形成されることが防止される。
埋め込み電極２２ａを形成したら、埋め込み電極２２ａをエッチングする。ここでは、ＳＦ６（六フッ化硫黄）をエッチングガスとして用いる。エッチングによって、図１０に示すように、埋め込み電極２２ａの上面を、層間絶縁膜２０の上面及びショットキー電極２２ｂの上面より下側まで後退させる。すなわち、層間絶縁膜２０の上面及びショットキー電極２２ｂの上面を露出させる。このため、層間絶縁膜２０は、凹部２４内に残存する。エッチング時には、エッチング後の埋め込み電極２２ａの上面が、層間絶縁膜２０の上面及びショットキー電極２２ｂの上面に近い高さとなるように、エッチング時間を調節する。また、このように埋め込み電極２２ａをエッチングすると、埋め込み電極２２ａの上面が略平坦となる。以下、その理由について説明する。
図１１、１２は、金属をエッチングする工程の説明図である。図１１、１２では、２つの凸部１０２と、２つの凸部１０２に挟まれた凹部１０４を有する表面１００上に金属層１１０を形成し、その後、２つの凸部１０２の上面が露出するまで金属層１１０をエッチングする工程を表している。図１１は、凹部１０４の幅が広い場合を示しており、図１２は、凹部１０４の幅が狭い場合を示している。エッチングは凹部１０４の中央部では、凹部１０４の端部（すなわち、凸部１０２の近傍）よりも速く進行する。このエッチング速度の差は、凹部１０４の幅が広いほど顕著となる。このため、凹部１０４の幅が広いと、図１１に示すように、エッチング後に凹部１０４内に残存する金属層１１０の表面は凹状に大きく湾曲した形状となる。これに対し、凹部１０４の幅が狭いと、図１２に示すように、エッチング後の金属層１１０の表面が湾曲する度合いが小さい。凹部１０４の幅が狭いと、エッチング後の金属層１１０の表面はより平坦となる。
本実施例の製造方法では、図１０に示すように、凸状の層間絶縁膜２０から間隔を開けた位置に、凸状のショットキー電極２２ｂが形成されている。これによって、層間絶縁膜２０とショットキー電極２２ｂの間に、幅が狭い凹部２４が形成されている。このように凹部２４の幅が狭いため、埋め込み電極２２ａのエッチング後に、埋め込み電極２２ａの上面を略平坦とすることができる。このため、埋め込み電極２２ａのエッチング後に、埋め込み電極２２ａの上面、層間絶縁膜２０の上面及びショットキー電極２２ｂの上面によって構成されるウエハ１３の上面が、略平坦となる。
次に、図１３に示すように、ウエハ１３上に、表面電極２２ｃ（すなわち、Ａｌ）を成長させる。表面電極２２ｃは、層間絶縁膜２０、埋め込み電極２２ａ及びショットキー電極２２ｂの上面の全域を覆うように形成する。上述したように、ウエハ１３の上面が平坦であるので、表面電極２２ｃの上面が平坦となる。
表面電極２２ｃを形成したら、裏面側の構造（すなわち、ドレイン領域４０及びドレイン電極２６）を形成する。その後、ウエハ１３をダイシングすることで、図１に示す半導体装置１０が完成する。
以上に説明したように、この製造方法によれば、表面電極２２ｃの表面を平坦化することができる。
図１４に示す実施例２の半導体装置２００では、ソース電極２２が、バリアメタル層２２ｄを有する。実施例２の半導体装置２００のその他の構成は、実施例１の半導体装置１０と等しい。
バリアメタル層２２ｄは、ＴｉＮ（窒化チタン）により構成されている。バリアメタル層２２ｄの厚みは、層間絶縁膜２０及びショットキー電極２２ｂに比べて遥かに薄い。バリアメタル層２２ｄは、層間絶縁膜２０の上面と、ショットキー電極２２ｂの上面と、凹部２４の内面を覆っている。実施例２の半導体装置２００は、実施例１の半導体装置１０と略同様に動作する。
実施例２の半導体装置２００を製造する際には、まず、実施例１と同様にして、図８に示すようにウエハ１３を加工する。次に、図１５に示すように、ウエハ１３上に、バリアメタル層２２ｄを成長させる。すなわち、層間絶縁膜２０の上面と、ショットキー電極２２ｂの上面と、凹部２４の内面にバリアメタル層２２ｄを成長させる。すなわち、実施例２では、ゲート電極１８上の凸部が、層間絶縁膜２０とバリアメタル層２２ｄによって構成される。また、ピラー領域３４ａ上の凸部が、ショットキー電極２２ｂとバリアメタル層２２ｄによって構成される。次に、図１６に示すように、バリアメタル層２２ｄ上に、埋め込み電極２２ａ（すなわち、Ｗ）を成長させる。ここでは、実施例１と同様にして、埋め込み電極２２ａの表面が平坦になり、凹部２４内に隙間なく埋め込み電極２２ａが形成される。
次に、埋め込み電極２２ａをエッチングする。ここでは、ＳＦ６（六フッ化硫黄）をエッチングガスとして用いる。これによって、図１７に示すように、埋め込み電極２２ａの上面を、層間絶縁膜２０上のバリアメタル層２２ｄの上面及びショットキー電極２２ｂ上のバリアメタル層２２ｄの上面より下側まで後退させる。すなわち、層間絶縁膜２０上及びショットキー電極２２ｂ上のバリアメタル層２２ｄを露出させる。埋め込み電極２２ａは、凹部２４内に残存させる。本実施例では、層間絶縁膜２０とショットキー電極２２ｂがバリアメタル層２２ｄに覆われているので、図１７に示すエッチング時に、層間絶縁膜２０とショットキー電極２２ｂがエッチングガスに曝されない。また、バリアメタル層２２ｄ（ＴｉＮ）とエッチング対象である埋め込み電極２２ａ（Ｗ）のエッチングガス（ＳＦ６）に対する選択比は、１対３０である。すなわち、バリアメタル層２２ｄは、エッチングガスによるエッチングをほとんど受けない。したがって、バリアメタル層２２ｄによって層間絶縁膜２０とショットキー電極２２ｂがエッチングガスから保護される。なお、少なくとも上記選択比が１対５以上となる材料を、バリアメタル層２２ｄとして使用することができる。また、ここでも、実施例１と同様にして、埋め込み電極２２ａのエッチング後に、ウエハ１３の上面が、略平坦となる。
埋め込み電極２２ａをエッチングしたら、図１４に示すように、ウエハ１３の上面に表面電極２２ｃを成長させる。実施例１と同様に、上面が平坦な表面電極２２ｃを形成することができる。その後、下面側の構造を形成し、ダイシングすることで、図１４に示す半導体装置２００が完成する。
以上に説明したように、実施例２の半導体装置２００の製造工程でも、表面電極２２ｃの表面を平坦化することができる。また、実施例２の方法によれば、層間絶縁膜２０及びショットキー電極２２ｂをエッチングガスから保護することができる。
なお、上述した実施例１、２では、トレンチ型のゲート電極を有するＭＯＳＦＥＴとショットキーダイオードを有する半導体装置について説明した。しかしながら、ＭＯＳＦＥＴの代わりに、トレンチ型のゲート電極を有するＩＧＢＴが形成されていてもよい。また、ＭＯＳＦＥＴの代わりに、トレンチ内に配置された電極を有するｐｎダイオードが形成されていてもよい。すなわち、トレンチ内に配置された電極を有する素子と、ショットキー電極を有する様々な半導体装置において、本明細書に開示の技術を適用することができる。
また、上述した実施例１、２では、ショットキー電極２２ｂと表面電極２２ｃが同じＡｌによって構成されていたが、これらが異なる材料によって構成されていてもよい。例えば、ショットキー電極２２ｂをＰｄ（パラジウム）により構成されていてもよい。
次に、本明細書で開示される構成の例について説明する。本明細書で開示される一例の半導体装置では、埋め込み電極に覆われている範囲において、半導体基板の表面と層間絶縁膜の側面の間の角度が９０度より大きい。
このような構成によれば、凹部内に埋め込み電極を好適に形成することができる。
本明細書で開示される一例の半導体装置では、埋め込み電極に覆われている範囲において、半導体基板の表面とショットキー電極の側面の間の角度が９０度より大きい。
このような構成によれば、凹部内に埋め込み電極を好適に形成することができる。
本明細書で開示される一例の半導体装置では、ショットキー電極と表面電極の間、及び、層間絶縁膜と表面電極の間に、埋め込み電極に対してエッチング選択性を有するバリアメタル層が配置されている。
このような構成によれば、ショットキー電極及び層間絶縁膜をエッチング剤から保護することができる。
本明細書で開示される一例の半導体装置では、埋め込み電極が、半導体基板に対してオーミック接触している。
これにより、ショットキー電極とオーミック電極を有する半導体装置を製造することができる。
本明細書で開示される一例の半導体装置の製造方法では、埋め込み電極が、ショットキー電極とは異なる金属により構成される。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１０：半導体装置
１２：半導体基板
１４：トレンチ
１６：ゲート絶縁膜
１８：ゲート電極
２０：層間絶縁膜
２２：ソース電極
２２ａ：埋め込み電極
２２ｂ：ショットキー電極
２２ｃ：表面電極
２２ｄ：バリアメタル層
２４：凹部
２６：ドレイン電極
３０：ソース領域
３２：上部ボディ領域
３４：中間領域
３６：下部ボディ領域
３８：ドリフト領域
４０：ドレイン領域

Claims (6)

  1. 半導体装置であって、
    表面にトレンチが形成されている半導体基板と、
    前記トレンチ内に配置されているトレンチ電極と、
    前記トレンチ電極の表面を覆っており、前記半導体基板の前記表面から突出している層間絶縁膜と、
    前記半導体基板の前記表面上に配置されており、前記層間絶縁膜から離間した位置に配置されており、前記半導体基板に対してショットキー接触しているショットキー電極と、
    前記層間絶縁膜と前記ショットキー電極の間の凹部内に配置されており、前記ショットキー電極とは異なる金属により構成されている埋め込み電極と、
    前記層間絶縁膜、前記埋め込み電極及び前記ショットキー電極を覆う表面電極、
    を有し、
    前記埋め込み電極に覆われている範囲において、前記半導体基板の前記表面と前記ショットキー電極の側面の間の角度が９０度より大きい半導体装置。
  2. 前記埋め込み電極に覆われている範囲において、前記半導体基板の前記表面と前記層間絶縁膜の側面の間の角度が９０度より大きい請求項１の半導体装置。
  3. 前記ショットキー電極と前記表面電極の間、及び、前記層間絶縁膜と前記表面電極の間に、前記埋め込み電極に対してエッチング選択性を有するバリアメタル層が配置されている請求項１または２の半導体装置。
  4. 前記埋め込み電極が、前記半導体基板に対してオーミック接触している請求項１〜３のいずれか一項の半導体装置。
  5. 半導体装置を製造する方法であって、
    半導体基板の表面にトレンチを形成する工程と、
    前記トレンチ内にトレンチ電極を形成する工程と、
    前記トレンチ電極の表面上に、前記トレンチ電極の表面を覆う層間絶縁膜を含み、前記半導体基板の前記表面から突出する第１凸部を形成する工程と、
    前記半導体基板の前記表面上であって前記第１凸部から離間した位置に、前記半導体基板に対してショットキー接触しているショットキー電極を含み、前記半導体基板の前記表面から突出する第２凸部を形成する工程と、
    前記第１凸部と、前記第２凸部と、前記第１凸部と前記第２凸部の間の前記半導体基板の前記表面を覆うように、埋め込み電極を成長させる工程と、
    前記第１凸部と前記第２凸部の表面が露出し、前記第１凸部と前記第２凸部の間の凹部内に前記埋め込み電極が残存するように、前記埋め込み電極をエッチングする工程と、
    前記エッチングの後に、前記第１凸部、前記埋め込み電極及び前記第２凸部を覆う表面電極を成長させる工程、
    を有する方法。
  6. 前記埋め込み電極が、前記ショットキー電極とは異なる金属により構成されている請求項５の方法。
JP2014169454A 2014-08-22 2014-08-22 半導体装置及び半導体装置の製造方法 Active JP6036765B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2014169454A JP6036765B2 (ja) 2014-08-22 2014-08-22 半導体装置及び半導体装置の製造方法
DE112015003835.3T DE112015003835B4 (de) 2014-08-22 2015-06-23 Halbleitervorrichtung und verfahren zur herstellung der halbleitervorrichtung
PCT/JP2015/068095 WO2016027564A1 (ja) 2014-08-22 2015-06-23 半導体装置及び半導体装置の製造方法
KR1020167031726A KR101868730B1 (ko) 2014-08-22 2015-06-23 반도체 장치 및 반도체 장치의 제조 방법
CN201580045037.9A CN106575668B (zh) 2014-08-22 2015-06-23 半导体装置以及半导体装置的制造方法
US15/125,857 US9941273B2 (en) 2014-08-22 2015-06-23 Semiconductor device and method of manufacturing the semiconductor device
TW104126111A TWI587478B (zh) 2014-08-22 2015-08-11 Semiconductor device and method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014169454A JP6036765B2 (ja) 2014-08-22 2014-08-22 半導体装置及び半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2016046377A JP2016046377A (ja) 2016-04-04
JP2016046377A5 JP2016046377A5 (ja) 2016-10-13
JP6036765B2 true JP6036765B2 (ja) 2016-11-30

Family

ID=55350516

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014169454A Active JP6036765B2 (ja) 2014-08-22 2014-08-22 半導体装置及び半導体装置の製造方法

Country Status (7)

Country Link
US (1) US9941273B2 (ja)
JP (1) JP6036765B2 (ja)
KR (1) KR101868730B1 (ja)
CN (1) CN106575668B (ja)
DE (1) DE112015003835B4 (ja)
TW (1) TWI587478B (ja)
WO (1) WO2016027564A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6299789B2 (ja) * 2016-03-09 2018-03-28 トヨタ自動車株式会社 スイッチング素子
JP6673088B2 (ja) * 2016-08-05 2020-03-25 トヨタ自動車株式会社 半導体装置
JP6784164B2 (ja) * 2016-12-15 2020-11-11 株式会社豊田中央研究所 半導体装置
DE102017118665A1 (de) 2017-08-16 2019-02-21 Infineon Technologies Ag Rc-igbt
JP6776205B2 (ja) * 2017-09-20 2020-10-28 株式会社東芝 半導体装置の製造方法
DE112018007002T5 (de) 2018-02-02 2020-10-29 Mitsubishi Electric Corporation Verfahren zur Herstellung einer Halbleitervorrichtung
JP6964538B2 (ja) * 2018-02-28 2021-11-10 株式会社 日立パワーデバイス 半導体装置および電力変換装置
US11417762B2 (en) * 2019-06-26 2022-08-16 Skyworks Solutions, Inc. Switch with integrated Schottky barrier contact
DE102021104532B4 (de) * 2021-02-25 2025-06-18 Infineon Technologies Ag Mesa-Kontakt für MOS-gesteuerte Leistungshalbleitervorrichtung undVerfahren zum Herstellen einer Leistungshalbleitervorrichtung
CN113921614B (zh) * 2021-12-13 2022-03-25 捷捷微电(上海)科技有限公司 一种半导体功率器件结构及其制造方法
CN117012830B (zh) * 2023-08-18 2026-01-30 广微集成技术（深圳）有限公司 一种屏蔽栅沟槽vdmos器件及其制造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6593620B1 (en) * 2000-10-06 2003-07-15 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
US6998678B2 (en) * 2001-05-17 2006-02-14 Infineon Technologies Ag Semiconductor arrangement with a MOS-transistor and a parallel Schottky-diode
JP2006501666A (ja) * 2002-10-04 2006-01-12 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ パワー半導体デバイス
JP4406535B2 (ja) * 2003-01-14 2010-01-27 新電元工業株式会社 ショットキーダイオード付きトランジスタ
JP4799829B2 (ja) * 2003-08-27 2011-10-26 三菱電機株式会社 絶縁ゲート型トランジスタ及びインバータ回路
JP4829473B2 (ja) 2004-01-21 2011-12-07 オンセミコンダクター・トレーディング・リミテッド 絶縁ゲート型半導体装置およびその製造方法
JP4935160B2 (ja) * 2006-04-11 2012-05-23 株式会社デンソー 炭化珪素半導体装置およびその製造方法
EP2093802B1 (en) * 2006-12-04 2015-11-11 Sanken Electric Co., Ltd. Insulating-gate fet and its manufacturing method
US8049276B2 (en) * 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
JP5511308B2 (ja) * 2009-10-26 2014-06-04 三菱電機株式会社 半導体装置およびその製造方法
JP2011199060A (ja) 2010-03-19 2011-10-06 Toshiba Corp 半導体装置及びその製造方法
CN102859689B (zh) * 2010-04-28 2015-07-01 日产自动车株式会社 半导体装置
US8580667B2 (en) * 2010-12-14 2013-11-12 Alpha And Omega Semiconductor Incorporated Self aligned trench MOSFET with integrated diode
DE112012007322B3 (de) 2011-07-27 2022-06-09 Denso Corporation Diode, Halbleitervorrichtung und MOSFET
JP5895947B2 (ja) * 2012-02-14 2016-03-30 トヨタ自動車株式会社 Ｉｇｂｔの製造方法
US8951867B2 (en) * 2012-12-21 2015-02-10 Alpha And Omega Semiconductor Incorporated High density trench-based power MOSFETs with self-aligned active contacts and method for making such devices
US8809948B1 (en) * 2012-12-21 2014-08-19 Alpha And Omega Semiconductor Incorporated Device structure and methods of making high density MOSFETs for load switch and DC-DC applications
JP2014157896A (ja) * 2013-02-15 2014-08-28 Toyota Central R&D Labs Inc 半導体装置とその製造方法

Also Published As

Publication number Publication date
CN106575668B (zh) 2019-09-03
US9941273B2 (en) 2018-04-10
US20170040316A1 (en) 2017-02-09
CN106575668A (zh) 2017-04-19
DE112015003835B4 (de) 2020-10-15
KR101868730B1 (ko) 2018-06-18
WO2016027564A1 (ja) 2016-02-25
TWI587478B (zh) 2017-06-11
KR20160138308A (ko) 2016-12-02
DE112015003835T5 (de) 2017-05-11
TW201624670A (zh) 2016-07-01
JP2016046377A (ja) 2016-04-04

Similar Documents

Publication Publication Date Title
JP6036765B2 (ja) 半導体装置及び半導体装置の製造方法
US8587054B2 (en) Trench MOSFET with resurf stepped oxide and diffused drift region
US8829607B1 (en) Fast switching super-junction trench MOSFETs
US8648413B2 (en) Super-junction trench MOSFET with multiple trenched source-body contacts
US8901573B2 (en) Silicon carbide semiconductor device and method of manufacturing the same
US20210028305A1 (en) Trench mosfets with oxide charge balance region in active area and junction charge balance region in termination area
US9530882B1 (en) Trench MOSFET with shielded gate and diffused drift region
JP5566020B2 (ja) トレンチショットキバリアダイオードの製造方法
US9722041B2 (en) Breakdown voltage blocking device
JP6193163B2 (ja) 絶縁ゲート型半導体装置
JP6293380B1 (ja) 半導体装置
US9947574B2 (en) Semiconductor device
US11222962B2 (en) Edge termination designs for super junction device
JP7051890B2 (ja) ワイドギャップ半導体装置
CN101657898A (zh) 用于制造到达衬底的顶部接触的方法和结构
JP5556863B2 (ja) ワイドバンドギャップ半導体縦型ｍｏｓｆｅｔ
US9530881B2 (en) Semiconductor device, and method of manufacturing the same
JP7159949B2 (ja) 半導体装置
JP7371724B2 (ja) 半導体装置とその製造方法
JP6554614B1 (ja) ワイドギャップ半導体装置
JP6988262B2 (ja) 窒化物半導体装置とその製造方法
US10748780B2 (en) Manufacturing method of silicon carbide semiconductor device
JP2019036606A (ja) 窒化物半導体装置の製造方法
WO2018066662A1 (ja) 炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160404

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160829

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161004

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161017

R151 Written notification of patent or utility model registration

Ref document number: 6036765

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250