JP5972881B2 - 逆導通パワー半導体デバイス - Google Patents

Description

本発明はパワー半導体デバイスの分野に関する。それは請求項１による逆導通パワー半導体デバイスに関する。

図１には、従来技術の逆導電半導体デバイス（ＲＣ−ＩＧＣＴ）１００が示されており、それは、ＩＧＣＴセル（cells）がある集積化ゲート転流型サイリスタ（ＩＧＣＴ）部分９および単一ビルトインフリーホイーリングダイード９７をウェハ１０内に具備する。

このような逆導電半導体デバイス１００は、集積化ＩＧＣＴのカソード面（cathode side）である第１の主面（main side）１１と、複数のＩＧＣＴセル９１のコレクタ面（collector side）であり、そして、エミッタ面（emitter side）１１の反対側にある第２の主面１５との間に、異なる導電型の複数の層があるウェハ１０を具備する。前記デバイスは複数のＩＧＣＴセル９１を具備しており、その各々は第１の主面１１から第２の主面１５までに以下の層がある：カソードメタライザーション層の形でのカソード電極２、第１の（ｎ＋）ドープされたカソード層４、（ｐ）ドープされたベース層６、（ｎ−）ドープされたドリフト層３、（ｎ）ドープされたバッファー層８、（ｐ＋）ドープされた第１のアノード層５およびアノードメタライザーション層の形でのアノード電極２５。

複数のＩＧＣＴセル９１は、ゲート電極７を備えており、それによってそれらは制御される。それはゲートメタライザーション層として第１の主面１１上に配置される。ゲート電極７はカソード電極２および第１のカソード層４の横に（lateral）配置されるが、カソード電極２および第１のカソード層４からは分離されており、そして、ｐドープされたベース層６にコンタクトする。層（layers）に対して“横（lateral）”とは、第１の主面１１に平行な面の観点から二つの層が互いに横に配置されることを意味する。

図１に示されるように、複数の逆導電半導体デバイス１００に対して単一フリーホイーリングダイード９７が同じウェハ１０上に集積化される。この単一フリーホイーリングダイード９７はＩＧＣＴ部分９の横に配置され、そして、第１の主面１１上には第２の（ｐ）ドープされたアノード層５５、および、第２のアノード層５５の領域への正射影内には（in orthogonal projection）第２の主面上１５上の第２の（ｎ＋）ドープされたカソード層４５を具備する。

代表的には、円形のウェハ１０上には複数のＩＧＣＴセル９１が複数のストライプとして放射状に配置される。複数のストライプは、一般には互いに平行に配置された二つの長辺を有することによって、一方向に他方向よりも長い伸長（extension）を有する、複数の層として理解されるべきである。放射状に配置された複数のＩＧＣＴセル９１間には複数のゲート電極７が配置されている。ダイオードは、常に、円形のウェハの中心部内または前記ウェハの円周上のいずれかに単一ダイードとして配置される。もし単一ダイオード９７が前記中心部内に配置されるなら、ＩＧＣＴ部分９は前記円周上に配置され、単一ダイオード９７およびＩＧＣＴ部分９は、複数のゲート電極７が電気的にコンタクトするゲートコンタクト７５によって分離されることになる。前記ウェハの円周に配置されている単一ダイオード９７に対しては、ＩＧＣＴ部分９は前記中央部内に配置され、そして、ゲートコンタクト７５によって単一ダイオード９７からは分離されるか、または、ＩＧＣＴ部分９はダイオード９７に隣接して配置され、そして、ゲートコンタクト７５は前記中央部内に配置される。

いずれの場合でも、単一ダイオード９７はＩＧＣＴ部分９から完全に分離され、お互いの間には相互作用（interaction）はない。それは、もしデバイスの動作期間中に熱が引き起こされると、もし前記デバイスがダイオードモードで動くならは単一ダイオード９７内、または、もし前記デバイスがＩＧＣＴモードで動くなら単一ダイオード９７内のどちからで、熱は発生されることを意味する。これは過熱問題につながるかもしれない。加えて、単一ダイオード９７およびＩＧＣＴ部分９は厳密にダイオードまたはＩＧＣＴモードに専念されているので、これは大きなデバイスをもたらす。

EP 0 676 812 AはＭＯＳ制御サイリスタ（ＭＣＴ）を記載している。そのようなデバイスは、ＧＣＴよりもはるかに低いスイッチング周波数で作動させることができ、そしてまたスイッチドパワーははるかに低い。そのようなＭＣＴは絶縁されたゲートおよび一つの共通の連続したｐ層を有し、それはダイオードセル（cells）に対してのアノード層の他にＭＣＴセル内のベース層としても機能する。（パイロットＭＣＴセルを形成する）複数のサイリスタセルは別のそのような複数のサイリスタセルから分離され、それらは各セットを囲む。ダイオードセル（cells）は、キャリアがダイオードセル（cell）を通過する（flow through）ことができないほど非常に広い。もし一組のサイリスタセル（cells）が欠陥によって動作不可能なら、これらのセルは始動されないので、デバイスはまだ動作することができる。

しかしながら、ＭＣＴは電圧パルス（ＭＯＳチャネル制御）でターンオフされ、するとＧＣＴに対してのように電流パルスではない。また、電流はターンオフの間にＧＣＴ内のゲートから引き抜かれるのに対して、ＭＣＴは、ＭＯＳ通路を提供することによって電流が主カソード内を通じて減少するとともに、ターンオフせざるを得ない。それ故、ＭＣＴに対してはダイオード領域を提供することは容易であり、というのはその導入はゲート制御によって影響を受けないからである。最終的に、かようなＭＣＴデバイスは異なる技術的な要件に直面し、そして、ＧＣＴデバイスとは異なる用途に使用されることになる。

本発明の目的は、熱的および電気的特性に関して改善された特性を有し、そして、小型化された逆導通パワー半導体デバイスを提供することにある。

問題は、請求項１の特徴を有する逆導通パワー半導体デバイスによって解決される。発明の逆導通パワー半導体デバイスは、第１の主面および前記第１の主面に平行に配置された第２の主面を有するウェハを具備する。前記デバイスは、複数のダイオードセルおよび複数のＩＧＣＴセル（integrated gate commutated thyristor cells）を具備し、ここにおいて、各ＩＧＣＴセルは、前記第１の主面と前記第２の主面との間に以下の順で複数の層を具備する。

− カソード電極、
− 第１導電型の第１のカソード層、
− 第２導電型のベース層、
− 前記第１導電型のドリフト層、
− 前記第１導電型のバッファ層、
− 前記第２導電型の第１のアノード層、および
− 第１のアノード電極。

各ＩＧＣＴセルはさらにゲート電極を具備し、それは前記第１のカソード層の横に配置され、そして、前記ベース層によってそれから分離されている。そのようなＧＣＴセルは専門家にはよく知られている。それらは構造においてＧＣＴセル（cells）と似ており、それらはそれらからさらに発展しているが、ゲート制御およびオン・オフ切り替え（switching on and off）においてそれらとは異なっている。ＩＧＣＴセルの位置決め（positioning）については、第１のカソード層４（およびゲート電極７およびベース層６）の位置決め、つまり、ＩＧＣＴセルの第１の主面側の層（layers）の位置決めであると理解されるべきである。

各ダイオードセルは、前記ドリフト層によって前記ベース層から分離された、前記第２導電型の第２のアノード層にコンタクトする、前記第１の主面上の第２のアノード電極、および、前記第１のアノード層と交互に配置された、前記第２の主面上の前記第１導電型の第２のカソード層を具備する。本特許出願においてダイオードセルの位置決めについては、前記第２のカソード層の位置決め、つまり、前記ダイオードセルの前記第１の主面側の層（layers）の位置決めであると理解されるべきである。

前記デバイスは、少なくとも一つの混合部（mixed part）を具備しており、その中でダイオードセル（cells）（つまり、前記ダイオードセル（cells）の前記第２のアノード層（layers））は、ＩＧＣＴセル（cells）（つまり、前記ＩＧＣＴセル（cells）の前記第１のカソード層（layers）（およびゲート電極７およびベース層６））と交互している。

前記ＩＧＣＴセルおよび前記ダイオードセルの交互配置に起因して、前記ダイオードセルの前記第２のアノード層と前記ＩＧＣＴセルの前記第１のアノード層との間に、バイポーラ接合トランジスタ（ＢＪＴ）が形成される。ＩＧＣＴターンオフモードにおいて、安全動作領域（ＳＯＡ）特性はこの集積化されたＢＪＴによって改善される。そのうえ、ターンオフ期間のゲート電力はＢＪＴに起因して低減され、それはある一定の量のターンオフ電流をＢＪＴのカソード端子、つまり、前記アノード電極を通じて運ぶ。

前記ＩＧＣＴの前記第１のアノード層は、前記ダイオードセルの前記第２のカソード層によってショートされる。これらのショートによって、前記デバイスは、スナップ逆回復（snappy reverse recovery）を被っている従来技術のデバイスよりもソフトな特性を示す。

発明の逆導通パワー半導体デバイスはより良い熱耐性を有し、というのは分散されたダイオードおよびＩＧＣＴセルに起因して熱はより広い領域上に分散されるからである。ＩＧＣＴモードで働いているデバイスの場合、典型的には、分散されたセル（cells）に起因して、熱は容易にダイオードセル（cells）中にも広がり、そして、したがって、前記デバイス内の温度は、単一ダイオードが一つの連続した領域に集中されて熱がはるかに小さい効率でダイオード領域中に広がる従来技術のデバイスよりも低い。

ＩＧＣＴモードの動作における（典型的にはシリコンで作られる）ウェハ領域の一部または全部の利用およびダイオードモードの動作におけるウェハ領域の十分な利用を可能とするためのダイオードおよびＩＧＣＴ構造の少なくとも一部または全部の集積化に起因して、電流処理能力もまた従来技術のデバイスよりも良くなる。上記の効果は、前記ＩＧＣＴおよびダイオードセルの近近接（close proximity）、つまり、ＩＧＣＴのための導通の期間中の荷電プラズマ（charge plasma）が隣接したダイードセル（cells）を横方向にまたは貫いて広がるのを可能とするであろうＩＧＣＴおよびダイオードセルの交互配列に起因して、達する。ダイオードセル（cells）のサイズに依存して、ホール（holes）はダイオードセル（cells）に入り（ホールは前記第２のカソード層中に流れる）、そして、それどこらか、それらを通り抜けるかも知れない。

本発明によるさらなる利点は従属クレームから明らかであろう。

本発明の主題は、添付された図面を参照して以下の本文にてより詳細に説明される。

図１は、従来技術によるＲＣ−ＩＧＣＴについての平面図を示す。 図２は、従来技術によるＲＣ−ＩＧＣＴの切断（cut through）を示す。 図３は、発明のＲＣ−ＩＧＣＴの切断を示す。 図４は、別の発明のＲＣ−ＩＧＣＴの切断を示す。 図５は、発明のＲＣ−ＩＧＣＴについての平面図を示す。 図６は、他の発明のＲＣ−ＩＧＣＴについての平面図を示す。

複数の図に用いられた複数の参照記号およびそれらの意味は参照記号のリストに要約されている。一般に、同様または同様に機能する部分には同じ参照記号が与えられている。説明される実施形態は例として示され、本発明を制限するものではない。

図３は、第１の主面１１および第１の主面１１に平行に配置された第２の主面１５を有するウェハ１０を伴う逆導通パワー半導体デバイス１の形態での発明の半導体デバイスを示す。前記デバイスは、複数のダイオードセル９６および複数のＩＧＣＴセル９１を具備し、ここにおいて、各ＩＧＣＴセル９１は、第１の主面１１と第２の主面１５との間に以下の順で複数の層を具備している。

− カソード電極２、
− ｎ＋ドープト第１のカソード層４、
− ｐドープトベース層６、
− （ｎ−）ドープトドリフト層３、
− ｎドープトバッファ層８、
− ｐ＋ドープト第１の別のアノード層５、および
− 第１のアノード電極２５。

各ＩＧＣＴセル９１はさらにゲート電極７を具備し、それは第１のカソード層４の横に配置され、そして、ベース層６によってそれから分離されている。例示的な実施形態において、バッファ層８は最大で１０¹⁶ｃｍ^-3の最大ドーピング濃度を有する。ＩＧＣＴセルの第１の主面側の複数の層（つまり、第１のカソード層４、ゲート電極７を伴うベース層６）は、前記ＩＧＣＴセルの第２の主面側の複数の層（つまり、第１のアノード層５）に位置合わせされ（aligned）ても構わない。非位置合わせ（non-alignment）の場合、第１の主面側の層に最も近くに配置された第１のアノード層５は同じセルに属するべきである。したがって、非位置合わせの場合、前記デバイスは、一つよりも多くの第２の並んだ層（sided layer）が一つのセルに割り当てられる、または、一つの第２の並んだ層（sided layer）が二つのセルに割り当てられるように設計されても構わない。各ダイオードセル９６は、第２のアノード電極２８、ドリフト層３によってベース層６から分離された、第１の主面１１上のｐドープト第２のアノード層５５、および、第１のアノード層５と交互に配置された、第２の主面１５上の（ｎ＋）ドープト第２のカソード層４５を具備する。第２のアノード層５５は、第２のアノード電極２８にコンタクトする。ＩＧＣＴセルの第１のアノード電極２５は、ダイオードセル９６に対してのカソード電極として機能する。ダイオードセルの第１の主面側の複数の層（つまり、第２のアノード層５５）は、前記ダイオードセルの第２の主面側の複数の層（つまり、第２のカソード層４５）に位置合わせされても構わない。

非位置合わせ（non-alignment）の場合、第１の主面側の層に最も近くに配置される第２のカソード層４５は同じセルに属するべきである。したがって、非位置合わせの場合、前記デバイスは、一つよりも多くの第２の並んだ層（sided layer）が一つのセルに割り当てられる、または、一つの第２の並んだ層（sided layer）が二つのセルに割り当てられるように設計されても構わない。

ダイオードセル９６は、ダイオードとＩＧＣＴセル９６，９１との間に配置され且つ第１の主面１１にまで延びるドリフト層３の部分によって形成された、分離領域３５によって、ＩＧＣＴセル９１から分離されている。分離領域３５はまた逆バイアス条件下での改善されたフィールド広がりのための標準エッジ終端技術を採用することができる。

ライフタイムキリング（lifetime killing）層は少なくともダイードセル９６内に配置されても構わない。これは、作成の期間中にマスクを用いること、または、ダイオードセル９６上に横方向に制限されたイオンビームを適用することによって、ダイオードセル９６へのライフタイムキリング層を制限することにより行うことができる。別の例示的な実施形態では、ライフタイムキリング層は、前記主面（sides）に平行に配置されている一つの面内において、ウェハの全領域上に一つの連続した層として形成されても構わない。ライフタイムキリング層が、ダイオードセルに制限されているか、または、連続層として作られているかとは独立的に、前記デバイスはライフタイムキリング層の作成のために典型的にはフォトンまたはヘリウムイオンで照射され、その後、アニールステップが続く。

“深さ”は、前記面（side）から層が延び、前記層が配置される最大距離を意味し、例えば、Ｐベース層６に対しては、それは、第１の主面１１からの最大距離であり、そして、前記第１の主面１１への正射影である。第１の主面１１は、ゲート電極７がウェハ１０から突出する面内に配置される。

前記デバイスは、少なくとも一つの混合部（mixed part）９９を具備しており、その中ではダイオードセル（cells）９６はＩＧＣＴセル（cells）９１と交互している。例示的な実施形態では、ダイオードセル９６は、一つのダイオードが二つの隣り合うＩＧＣＴセル９１内に配置されるように、配置される。それは、各ダイオードセル９６が、一つの第２のアノード層５５が、二つの隣り合うＩＧＣＴセル９１間に、つまり、これらのＩＧＣＴセル９１に属している第１のカソード層（４）間および／またはそれらのゲート電極７間に配置されるように、配置されることを意味する。

別の例示的な実施形態では、ＩＧＣＴセル９１に対するダイオードセル９６の比が１：１から１：５までの間で変わるように、複数のＩＧＣＴセルが直接的に互いに隣り合って配置されていても構わない。ダイオードセルの数は第２のアノード層の数として定義され、そして、ＩＧＣＴセルに対しては第１のカソード層の数として定義される。また、混合部に対してはダイオードセルは第２のアノード層および第１のカソード層の配置としてのＩＧＣＴの配置として解釈されるべきである。

この特許出願では、ダイオードセル９６の位置決め（positioning）に関しては第２のカソード層５５の位置決め、つまり、ダイオードセルの第１の主面側の層（layers）の位置決めとして理解されるべきでる。ＩＧＣＴセルの位置決めに関しては第１のカソード層４（およびゲート電極７およびベース層６）の位置決め、つまり、ＩＧＣＴセルの第１の主面側の層（layers）の位置決めとして理解されるべきでる。

すべての実施形態において、第２の主面１５上の層（layers）、つまり、第１のアノード層５および第２のカソード層４５は、ダイオードセル９６に対しては第２のカソード層４５が第２のアノード層５５に対して正射影／反対側に配置されるように、第１の主面上の層（layers）に位置合わせされても構わない。ＩＧＣＴセル９１に対しては第１のカソード層およびゲート電極７は第１のアノード層５に対して正射影／反対側に配置される。代替的には、前記第１の主面側の層と前記第２の主面側の層との間に位置合わせがない。

この実施形態では、少なくともダイオードセル９１があるのと同数のＩＧＣＴセルがある。その比は、例えば、良いＩＧＣＴ特性を達成するためには、少なくとも１：３とすることができる。そのような比が伴っていても、ダイオードモード内で良い特性を保証するために十分なダイオードセル９６がまだある。別の例示的な実施形態では、第１の主面上の前記構造は第２の主面の前記構造と位置合わせされている。それは、ダイオードセル内では第２のアノード層が第２カソード層に対して正射影／反対側に配置されることを意味する。ＩＧＣＴセル内では、第１のカソード層およびゲート電極は第１のアノード層に対して正射影／反対側に配置される。

ダイオードセル９６は、ＩＧＣＴモードでのデバイスの動作の期間中にダイオードセル９６内にプラズマが形成されるような小さいサイズを有していても構わない。この効果は、ダイオードセル（cells）９６の少なくとも一つまたはすべてが第１の主面１１に平行な面内において５０から５００μｍまでの最大ラテラルエクステンション（lateral extension）を有することによって達成され得る。前記効果を達成するために、ＩＧＣＴセル（cells）９１の少なくとも一つまたはすべてもまた第１の主面１１に平行な面内において５０から５００μｍまでの最大ラテラルエクステンションを有する。別の例示的な実施形態では、ＩＧＣＴおよびダイオードセルの少なくとも一つまたはすべては第１の主面１１に平行な面内において５０から５００μｍまでの最大ラテラルエクステンションを有する。セルのラテラルエクステンションは、二つの隣り合うセル間の距離、つまり、直接的に隣り合うＩＧＣＴセルの第１の主面側の層（layers）の一つと第２のアノード層５５との間、または、二つの直接的に隣り合うＩＧＣＴセルの第１の主面側の層（layers）間の距離として理解することができる。

別の例示的な実施形態では、第２のカソード層（layers）４５は、第２のアノード層５５に対して正射影に領域内に配置され、それは最大で直接的に隣接したＩＧＣＴセルの第１のカソード層４の正射影領域に限定される。

第１のカソード層４は、一つの第１の半分部（half part）を具備しており、それは第２の半分部よりも第２のカソード層４５に近くに配置される。第２のカソード層４５が配置される前記領域は、さらに、ダイオードセル領域およびＩＧＣＴセル９１に直接的に隣接する第１のカソード層４の前記第１の半分部の正射影領域によって、制限され得る。それは、第２のカソード層（layers）４５は第２のアノード層５５に正射影な領域内に配置され、それは多くてもＩＧＣＴセル９１に直接的に隣接する第１のカソード層４のその半分部の正射影領域に制限され、それは前記第２のカソード層４５に向かって配置されること、を意味する。

ベース層（複数）６および第２のアノード層５５（複数）のドーピング濃度および深さは同じまたは互いに独立に選ぶことができる。例えば、第２のアノード層（複数）５５のドーピング濃度および／または深さは、ベース層（複数）６のそれよりも小さく選択することができる。その場合、第２のアノード層５５内には低い注入効率があり、そして、したがって、深い第２のアノード層５５を伴うデバイスよりも小さいライフタイム制御が必要とされる。

第１の主面１１に平行な面内における第２のカソード層４５の全面積（total area）は代表的には全ウェハ面積（total wafer area）の１０ないし３０％に選ぶことができる。

図４に示されるように、第２のカソード層４５は、第２導電型のアノード短絡領域（regions）５１と交互する分散されたカソード領域４５１から形成されていても構わない。アノード短絡領域（regions）５１は、前記第１の主面１１上の前記デバイスの構造に対して、つまり、第２のカソード層４５の他に第１のカソード層５に対して位置合わせされる必要なく、そして、アノード短絡領域（regions）５１は、第２のアノード層５５または第１のカソード層４に対してそれぞれ正射影に配置される必要はない。

ＩＧＣＴ−ダイオードモード間の高速な切り替えを可能とするために、ダイオードセル９６（つまり、第２のアノード層５５）は混合部９９内のウエハ上に均一に分散されていても構わない。

ウェハ１０上にパイロットＩＧＣＴ部９を持つことも有利であり得り、それはＩＧＣＴセル（cells）９１のみ（代表的には６以上、代表的には少なくとも１０）からなり、それらは互いに直接的に隣接して配置され、そして、パイロットＩＧＣＴ部９内ではダイオードセルを持たな。そのようなパイロットＩＧＣＴ部９は、第１のカソード層４の第１の主面１１および（共通で、連続したベース層６と一緒の）複数のゲート電極７上に成り、それらは第２のアノード層４を間に持つことなく、互いに隣接して直接的に配置されている。

そのようなパイロットＩＧＣＴ部は、単一ＩＧＣＴ部９とすることもでき、または、複数つまり２以上のそのようなパイロットＩＧＣＴ部はデバイス内に配置されても構わない。ＩＧＣＴ部９の全面積（total area）は全ウェハ面積（total wafer area）の１０ないし５０％とすることができる。このようなＩＧＣＴ部９があることで、デバイスのターンオフ特性を改善することができる。

さらに別の実施形態では、ウェハ１０は円の形状を有し、そして、第１のカソード層４および第２のアノード層５５は円の中心に対して放射状にストライプ状に配置される。ダイオードセル９６は、図５に示されるように円の中心の周りに規則正しく配置されても構わない。別の代替的では、セグメントと交互する円のセグメント内に配置された複数のＩＧＣＴ部９があり、その中ではＩＧＣＴセル（cells）９５はダイオードセル（cells）９６と交互し、したがって、ダイオードセル（cells９６を伴うＩＧＣＴセル（cells）９１が混合された領域９９を形成する。それは、複数の第１のカソード層４、ベース層６およびゲート電極７が、第２のアノード層４を間に持つことなく、互いに隣接して直接的に配置されていることを意味する。

別の実施形態では、導電型は取り換えられ、つまり、第１導電型の全ての層はｐ型（例えば、ドリフト層３）および第２導電型の全ての層はｎ型（例えば、ベース層６）である。

用語“具備すること（comprising）”は他の要素またはステップを除外はせず、そして、不定冠詞“ａ”または“ａn”は複数を除外しないことに留意すべきである。また、異なる実施形態に関連して説明された要素を組み合わせてもよい。特許請求の範囲中の参照符号は、特許請求の範囲を限定するものとして解釈されるべきではないことにも留意すべきである。

これらの例は本発明の範囲を限定するものではない。上述の設計および配置は、単に、ベース層（ｓ）およびウェル（ゾーン（zones））に対しての任意の種類の可能な設計および配置の例である。

本発明は、その精神または主要な特徴から逸脱することなく、他の特定の形態で実施できることは、当業者には理解されるであろう。開示された実施形態は、したがって、すべての点において例示的であると考慮され、そして、制限されない。本発明の範囲は、前述の説明よりむしろ添付の特許請求の範囲によって示され、その意味および範囲および均等物内に入る全ての変更はその中に含まれると意図されている。
以下に、本願出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
第１の主面（１１）および前記第１の主面（１１）に平行に配置された第２の主面（１５）を有するウェハ（１０）を伴う逆導通パワー半導体デバイス（１）であって、前記デバイスは、複数のダイオードセル（９６）および複数のＩＧＣＴセル（９１）を具備すること、ここにおいて、各ＩＧＣＴセル（９１）は、前記第１および第２の主面（１１，１５）の間に以下の順で複数の層を具備する：
− カソード電極（２）、
− 第１導電型の第１のカソード層（４）、
− 第２導電型のベース層（６）、
− 前記第１導電型のドリフト層（３）、
− 前記第１導電型のバッファ層（８）、
− 前記第２導電型の第１のアノード層（５）、
− 第１のアノード電極（２５）。
ここにおいて、各ＩＧＣＴセル（９１）は、前記第１のカソード層（４）の横に配置され、そして、それとは前記ベース層（６）によって分離されているゲート電極をさらに具備し、
ここにおいて、各ダイオードセル（９６）は、前記第１の主面（１１）上の第２のアノード電極（２８）、前記ドリフト層（３）によって前記ベース層（６）から分離された前記第２導電型の第２のアノード層（５５）、および、前記第２の主面（１５）上で前記第１のアノード層（５）と交互に配置された前記第１導電型の第２のカソード層（４５）を具備し、および、
ここにおいて、前記デバイスは、少なくとも一つの混合部（９９）を具備しており、その中では前記ダイオードセル（９６）の前記第２のアノード層（５５）は前記ＩＧＣＴセル（９１）の前記第１のカソード層（４）と交互する。
［Ｃ２］
［Ｃ１］のデバイス（１）において、前記混合部（９９）内で、各ダイードセル（９６）は、一つの第２のアノード層（５５）が二つの第１のカソード層（４）および／またはゲート電極（７）の間に配置されるように、配置されることを特徴とする。
［Ｃ３］
［Ｃ１］のデバイス（１）において、ＧＣＴセル（cells）９６に対するダイオードセル（cells）９６の比は１．１ないし１．５であり、ここにおいて、前記ダイオードセルの数は前記第２のアノード層（５５）の数として定義され、そして、前記ＩＧＣＴセルに対しては前記第１のカソード層（４）の数として定義されることを特徴する。
［Ｃ４］
［Ｃ１］または［Ｃ２］のいずれかのデバイス（１）において、前記デバイス（１）は、第２のアノード層（４）を間に持つことなく、互いに隣接して直接的に配置された複数の第１のカソード層（４）およびゲート電極（７）からなる、少なくとも一つのパイロットＩＧＣＴ部（９）を具備することを特徴とする。
［Ｃ５］
［Ｃ３］のデバイス（１）において、前記少なくとも一つのＩＧＣＴ部（９）は、前記ウェハ面積（total wafer area）の１０ないし５０％の全面積（total area）を有することを特徴する。
［Ｃ６］
［Ｃ１］または［Ｃ２］のいずれかのデバイス（１）において、前記第２のアノード層（５５）は、前記混合部（９９）内の前記ウェハ上に均一に分散されていることを特徴する。
［Ｃ７］
［Ｃ１］ないし［Ｃ６］のいずれかのデバイス（１）において、前記ＩＧＣＴセル（cells）９１の前記第１の主面側の部分に対する前記ダイオードセル（cells）９６の少なくとも一つまたはすべて、または、前記ＩＧＣＴセル（cells）９１の二つの隣り合う第１の主面側の部分は、前記第１の主面（１１）に平行な面内において５０から５００μｍまでの最大ラテラルエクステンション（lateral extension）を互いに有することを特徴する。
［Ｃ８］
［Ｃ１］ないし［Ｃ７］のいずれかのデバイス（１）において、前記ベース層（６）および前記第２のアノード層（５５）のドーピング濃度および深さの少なくとも一つは異なっており、特に前記第２のアノード層（５５）のドーピング濃度および深さの少なくとも一つは、前記ベース層（６）のそれよりも低いことを特徴する。
［Ｃ９］
［Ｃ１］ないし［Ｃ８］のいずれかのデバイス（１）において、前記第１の主面（１１）に平行な面内における前記第２のカソード層（４５）の全面積（total area）は前記ウェハ面積（total wafer area）の１０ないし３０％であることを特徴する。
［Ｃ１０］
［Ｃ１］ないし［Ｃ９］のいずれかのデバイス（１）において、前記第２のカソード層（layers）（４５）は、多くてもＩＧＣＴセル（９１）に直接的に隣接する第１のカソード層（４）の正射影領域に制限される領域内において、前記第２のアノード層（５５）に正射影に配置されることを特徴とする。
［Ｃ１１］
［Ｃ１０］のデバイス（１）において、前記第２のカソード層（layers）（４５）は、第２のアノード層（５５）に正射影な領域内に配置され、前記領域は多くても前記ＩＧＣＴセル（９１）に直接的に隣接する前記第１のカソード層（４）のその半分部の正射影領域に制限され、前記領域は前記第２のカソード層（４５）に向かって配置されることを特徴とする。
［Ｃ１２］
［Ｃ１］ないし［Ｃ１１］のいずれかのデバイス（１）において、前記第２のカソード層（４５）は、前記第２導電型のアノード短絡領域（regions）（５１）と交互する、前記第１導電型の分散されたカソード領域（４５１）を具備することを特徴とする。
［Ｃ１３］
［Ｃ１］ないし［Ｃ１２］のいずれかのデバイス（１）において、ライフタイムキリング（lifetime killing）層は、前記ダイオードセル（９６）内に配置されるか、または、ウェハ全体（the whole wafer）（１０）上の少なくとも一つの面内の連続した層として配置されることを特徴とする。
［Ｃ１４］
［Ｃ１］ないし［Ｃ１３］のいずれかのデバイス（１）において、前記ウェハ（１０）は円の形状を有し、そして、前記第１のカソード層（４）および前記第２のアノード層（５５）は円の中心に対して放射状にストライプ状に配置されることを特徴とする。
［Ｃ１５］
［Ｃ１４］のデバイス（１）において、前記デバイス（１）は少なくとも一つのパイロットＩＧＣＴ部（９）を具備し、それは複数の第１のカソード層（４）、ベース層（６）およびゲート電極（７）からなり、それらは第２のアノード層（４）を間に持つことなく、互いに隣接して直接的に配置され、そして、前記円の少なくとも一つのセグメントはパイロットＩＧＣＴ部（９）であることを特徴とする。

１…逆導通パワー半導体デバイス、１０…ウェハ、１１…第１の主面、１５…第２の主面、１００…従来技術の逆導通パワー半導体デバイス、２…カソード電極、２５…第１のアノード電極、２８…第２のアノード電極、３…ドリフト層、３５…分離領域、４…第１のカソード層、４１…半分部、４５…第２のカソード層、４５１…分散されたカソード領域、５…第１のアノード層、５１…アノード短絡領域、５５…第２のアノード層、６…ベース層、７…ゲート電極、７５…ゲートコンタクト、８…バッファ層、９…パイロットＩＧＣＴ部、９１…ＩＧＣＴセル、９６…ダイオードセル、９７…単一ダイオード、９９…混合されたＩＧＣＴ／ダイオード部。

Claims (15)

1. 第１の主面（１１）および前記第１の主面（１１）に平行に配置された第２の主面（１５）を有するウェハ（１０）を伴う逆導通パワー半導体デバイス（１）であって、前記デバイスは、複数のダイオードセル（９６）および複数のＩＧＣＴセル（９１）を具備すること、ここにおいて、各ＩＧＣＴセル（９１）は、前記第１および第２の主面（１１，１５）の間に以下の順で複数の層を具備する：
   − カソード電極（２）、
   − 第１導電型の第１のカソード層（４）、
   − 第２導電型のベース層（６）、
   − 前記第１導電型のドリフト層（３）、
   − 前記第１導電型のバッファ層（８）、
   − 前記第２導電型の第１のアノード層（５）、
   − 第１のアノード電極（２５）、
   ここにおいて、各ＩＧＣＴセル（９１）は、前記第１のカソード層（４）の横に配置され、そして、それとは前記ベース層（６）によって分離されているゲート電極をさらに具備し、
   ここにおいて、各ダイオードセル（９６）は、前記第１の主面（１１）上の第２のアノード電極（２８）、前記ドリフト層（３）によって前記ベース層（６）から分離された前記第２導電型の第２のアノード層（５５）、および、前記第２の主面（１５）上で前記第１のアノード層（５）と交互に配置された前記第１導電型の第２のカソード層（４５）を具備し、および、
   ここにおいて、前記デバイスは、少なくとも一つの混合部（９９）を具備しており、その中では前記ダイオードセル（９６）の前記第２のアノード層（５５）は前記ＩＧＣＴセル（９１）の前記第１のカソード層（４）と交互する、
   ことを特徴とする逆導通パワー半導体デバイス（１）。
2. 請求項１のデバイス（１）において、前記混合部（９９）内で、各ダイードセル（９６）は、一つの第２のアノード層（５５）が二つの第１のカソード層（４）および／またはゲート電極（７）の間に配置されるように、配置されることを特徴とする。
3. 請求項１のデバイス（１）において、ＩＧＣＴセル（cells）９１に対するダイオードセル（cells）９６の比は１：１ないし１：５であり、ここにおいて、前記ダイオードセルの数は前記第２のアノード層（５５）の数として定義され、そして、前記ＩＧＣＴセルの数は前記第１のカソード層（４）の数として定義されることを特徴する。
4. 請求項１または２のいずれかのデバイス（１）において、前記デバイス（１）は、第２のアノード層（５５）を間に持つことなく、互いに隣接して直接的に配置された複数の第１のカソード層（４）およびゲート電極（７）からなる、少なくとも一つのパイロットＩＧＣＴ部（９）を具備することを特徴とする。
5. 請求項４のデバイス（１）において、前記少なくとも一つのパイロットＩＧＣＴ部（９）は、前記ウェハの面積（total wafer area）の１０ないし５０％の全面積（total area）を有することを特徴する。
6. 請求項１または２のいずれかのデバイス（１）において、前記第２のアノード層（５５）は、前記混合部（９９）内の前記ウェハ上に均一に分散されていることを特徴する。
7. 請求項１ないし６のいずれかのデバイス（１）において、前記ＩＧＣＴセル（cells）９１の前記第１の主面側の部分に対する前記ダイオードセル（cells）９６の少なくとも一つまたはすべて、または、前記ＩＧＣＴセル（cells）９１の二つの隣り合う第１の主面側の部分は、前記第１の主面（１１）に平行な面内において５０から５００μｍまでの最大ラテラルエクステンション（lateral extension）を互いに有することを特徴する。
8. 請求項１ないし７のいずれかのデバイス（１）において、前記ベース層（６）および前記第２のアノード層（５５）のドーピング濃度および深さの少なくとも一つは異なっており、特に前記第２のアノード層（５５）のドーピング濃度および深さの少なくとも一つは、前記ベース層（６）のそれよりも低いことを特徴する。
9. 請求項１ないし８のいずれかのデバイス（１）において、前記第１の主面（１１）に平行な面内における前記第２のカソード層（４５）の全面積（total area）は前記ウェハの面積（total wafer area）の１０ないし３０％であることを特徴する。
10. 請求項１ないし９のいずれかのデバイス（１）において、前記第２のカソード層（layers）（４５）は、多くてもＩＧＣＴセル（９１）に直接的に隣接する第１のカソード層（４）の正射影領域に制限される領域内において、前記第２のアノード層（５５）に正射影に配置されることを特徴とする。
11. 請求項１０のデバイス（１）において、前記第２のカソード層（layers）（４５）は、第２のアノード層（５５）に正射影な領域内に配置され、前記領域は多くても前記ＩＧＣＴセル（９１）に直接的に隣接する前記第１のカソード層（４）のその半分部の正射影領域に制限され、前記領域は前記第２のカソード層（４５）に向かって配置されることを特徴とする。
12. 請求項１ないし１１のいずれかのデバイス（１）において、前記第２のカソード層（４５）は、前記第２導電型のアノード短絡領域（regions）（５１）と交互する、前記第１導電型の分散されたカソード領域（４５１）を具備することを特徴とする。
13. 請求項１ないし１２のいずれかのデバイス（１）において、ライフタイムキリング（lifetime killing）層は、前記ダイオードセル（９６）内に配置されるか、または、ウェハ全体（the whole wafer）（１０）上の少なくとも一つの面内の連続した層として配置されることを特徴とする。
14. 請求項１ないし１３のいずれかのデバイス（１）において、前記ウェハ（１０）は円の形状を有し、そして、前記第１のカソード層（４）および前記第２のアノード層（５５）は円の中心に対して放射状にストライプ状に配置されることを特徴とする。
15. 請求項１４のデバイス（１）において、前記デバイス（１）は少なくとも一つのパイロットＩＧＣＴ部（９）を具備し、それは複数の第１のカソード層（４）、ベース層（６）およびゲート電極（７）からなり、それらは第２のアノード層（４）を間に持つことなく、互いに隣接して直接的に配置され、そして、前記円の少なくとも一つのセグメントはパイロットＩＧＣＴ部（９）であることを特徴とする。

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