JP5871691B2 - 増幅回路、光電変換装置、および撮像システム - Google Patents

Description

本発明は、増幅回路、光電変換装置、および撮像システムに関する。

増幅器の入出力端子を、容量素子を介して接続する、容量帰還型の増幅器が知られている。特許文献１の図１０には、上部電極および下部電極が実質的に同一である２つの容量を、一方の上部電極が他方の下部電極と接続して、帰還経路に設けた増幅回路が記載されている。この構成により、増幅回路の出力の線形性を向上させることができるとしている。

特開平２−２１０８５９号公報

特許文献１に記載の増幅回路が、入力容量から信号を受けることを考えると、増幅回路のゲインは入力容量の容量値と帰還容量の容量値との比で算出される。
ところが、入力容量は、印加されたバイアスの大きさによって容量値が変化する（容量値のバイアス依存性）ため、入力容量が保持する信号の振幅によって、増幅回路のゲインが変化し、増幅回路の出力の線形性を低下させるおそれがある。
本発明は上述の課題を解決するためになされたものである。

上記課題を解決する本発明の一の側面は、反転入力端子と、非反転入力端子と、出力端子とを有する演算増幅器と、第１の容量素子と、一方の端子が前記反転入力端子と接続され、他方の端子が前記出力端子と接続された第２の容量素子と、前記第１および第２の容量素子の容量値のバイアス依存特性の差を補正する補正部と、第１の増幅部と、第２の増幅部と、第１の接続容量と、第２の接続容量と、を有し、前記第１の容量は、前記第１の増幅部および前記第１の接続容量を介して、前記演算増幅器の前記反転入力端子と接続され、前記第２の増幅部の出力端子は、前記第２の接続容量を介して、前記演算増幅器の前記非反転入力端子と接続されたことを特徴とする増幅回路である。

本発明によれば、増幅回路の出力の線形性を向上させることができる。

実施例１に係る容量素子の断面図である。 実施例１に係る容量素子の容量値のバイアス依存特性を示す図である。 実施例１に係る増幅回路の等価回路図である。 実施例１に係る増幅回路のゲインの信号振幅依存特性を示す図である。 実施例１に係る別の増幅回路の等価回路図である。 実施例２に係る増幅回路の等価回路図である。 実施例３に係る増幅回路の等価回路図である。 実施例４に係る増幅回路の等価回路図である。 実施例５に係る増幅回路の等価回路図である。 実施例５に係る増幅回路のゲインの信号振幅依存特性を示す図である。 実施例６に係る光電変換装置の構成を示す図である。 実施例６に係る光電変換装置の構成を示す図である。 実施例７に係る撮像システムの構成を示す図である。

（実施例１）
本発明に係る実施例を説明する。

図１は、半導体基板に形成された容量素子Ｃの断面構成の一例を示す図である。

第１の導電型であるＰ型の半導体領域６３上に、第２の導電型であるＮ型の半導体領域６４が形成される。さらに、半導体領域６３上には、半導体領域６４よりも不純物濃度が高い、Ｎ型の半導体領域６７が設けられる。半導体領域６４上には、絶縁膜６５およびポリシリコン層６６が積層される。半導体領域６４は容量素子Ｃの下部電極として機能し、コンタクトである半導体領域６７を介して端子６９に接続される。一方、ポリシリコンを主とするポリシリコン層６６は容量素子Ｃの上部電極として機能し、端子６８に接続される。

容量素子Ｃの容量値のバイアス依存特性の例を図２に示す。横軸は、上部電極と下部電極との間の電圧（バイアス）を示し、上部電極の電位が高い場合を正としている。縦軸は容量値を示し、バイアスが２．０Ｖである時の容量値を１．０として規格化している。図２において、バイアスが低いほど、すなわち上部電極の電位が下部電極の電位に対して低いほど、容量値が低下する。これは、上部電極の電位が相対的に低くなるにつれて、下部電極である半導体領域６４に形成される空乏層が、上部電極から見て深さ方向に伸びることで、絶縁膜６５の実効的な厚さが増大するためである。

本実施例に係る増幅回路１の等価回路図を図３に示す。増幅回路１は、演算増幅器１０、容量素子２０、３０、４０、ならびにスイッチ５０、６０を含む。容量素子２０、３０、４０において、直線で示した端子は、図１に示した容量素子Ｃの上部電極に対応し、曲線で示した端子は下部電極に対応する。つまり、容量素子２０の上部電極および容量素子３０の下部電極が、演算増幅器１０の反転入力端子に接続され、容量素子２０の下部電極および容量素子３０の上部電極が、演算増幅器１０の出力端子に接続された状態を示す。容量素子４０の上部電極はスイッチ６０を介して演算増幅器１０の反転入力端子と接続され、下部電極は接地電位に設定される。スイッチ５０は、演算増幅器１０の反転入力端子と出力端子との間に設けられる。演算増幅器１０の正転入力端子には、基準電位ＶＲ１が与えられる。

図３に示す構成において、容量素子４０に保持された信号を増幅することを考える。容量素子４０には、ＶＲ１＋Ｖｓの初期電位が与えられているとする。Ｖｓが信号振幅となる。

まず、スイッチ６０をオフにした状態で、スイッチ５０をオンする。これにより、容量素子２０および３０の両端の電位がＶＲ１とほぼ等しくなる。

続いて、スイッチ５０をオフしてからスイッチ６０をオンする。演算増幅器１０の仮想接地により、容量素子４０の上部電極の電位はＶＲ１と等しくなるので、容量素子４０の容量値をＣ４０とすると、スイッチ６０をオンにしたことで、容量２０および３０にはＶｓ×Ｃ４０に相当する電荷が転送される。この結果、増幅回路１の出力端子の電位Ｖｏｕｔは、以下の式で表される。

Ｖｏｕｔ＝ＶＲ１−｛Ｃ４０／（Ｃ２０＋Ｃ３０）｝Ｖｓ ・・・（１）
ここでＣ２０およびＣ３０は、それぞれ容量素子２０および３０の容量値である。

従って、容量素子４０の初期値からの電位変化をΔＶｓ、増幅回路１の出力の電位変化をΔＶｏｕｔとして、ゲインＧは、
Ｇ＝ΔＶｏｕｔ／ΔＶｓ＝−Ｃ４０／（Ｃ２０＋Ｃ３０） ・・・（２）
となる。

仮にＣ４０＝（Ｃ２０＋Ｃ３０）とすると、増幅回路１のゲインＧは−１となり、式（１）から、Ｖｏｕｔ＝ＶＲ１−Ｖｓとなる。従って、ＶＲ１が１Ｖに設定し、信号振幅Ｖｓを０Ｖから０．８Ｖまで変化させると、Ｖｏｕｔは１Ｖから０．２Ｖになり、容量素子２０および３０の両端には最大で０．８Ｖの電圧が印加される。一方、容量素子４０の電位は１Ｖから１．８Ｖの範囲で変化する。容量素子２０、３０、４０は、それぞれ先述の容量値のバイアス依存性を持つため、信号振幅Ｖｓの大きさによってゲインは−１から変化する。

同じ条件における容量素子２０と３０の容量値の比を、Ｃ２０：Ｃ３０＝１０：０、すなわち、Ｃ３０を設けない場合のゲインの変化を図４Ａに示す。横軸は信号振幅Ｖｓ、縦軸は増幅回路１０のゲインの絶対値である。

信号振幅Ｖｓが増大すると、ゲインの絶対値が低下する。これは、図２にその特性を示したように、容量素子４０は１Ｖから１．８Ｖの範囲で印加電圧が変化するのに対して、容量素子２０は、０Ｖから０．８Ｖの範囲で印加電圧が変化するためである。それぞれのバイアス範囲における容量値の変化が異なるため、ゲインＧの絶対値は一定とならない。この例では、容量素子２０の容量値の増加量が、容量素子４０の増加量よりも大きいため、信号振幅の増大に伴ってゲインの絶対値が低下することになる。

次に、同じ条件における容量素子２０と３０の容量値の比をＣ２０：Ｃ３０＝７．５：２．５である場合の、ゲインの変化を図４Ｂに示す。この例では、信号振幅が０Ｖから０．８Ｖの範囲において、ゲインの変動が少なくなり、増幅回路の出力の線形性が向上したことが理解できる。特に、０Ｖから０．４Ｖの、信号振幅が小さい領域ではほぼ一定のゲインが得られる。

このように増幅回路の出力の線形性が向上する理由は、容量素子３０を設けたことにある。容量素子３０は、図３においてバイアスが０Ｖから−０．８Ｖの範囲で変化するため、信号振幅Ｖｓの増大に伴って、容量素子３０の容量値が減少する。これにより、容量素子２０の容量値の増加量を相殺した結果、ゲインの信号振幅依存性が低下し、増幅回路の出力の線形性が向上する。

同じ条件における容量素子２０と３０の容量値の比をＣ２０：Ｃ３０＝６．５：３．５である場合の、ゲインの変化を図４Ｃに示す。この場合のゲインは、信号振幅が０Ｖから０．８Ｖの範囲で概ね一定のゲインを示す。図４Ｂに示したゲイン特性と比べると、信号振幅が小さい範囲では信号振幅依存性が高いが、０．３Ｖから０．８Ｖの範囲では信号振幅依存性が低いゲイン特性となっている。

たとえば光電変換装置のように、信号振幅が小さい用途においては小信号領域での出力の線形性が要求されるので、図４Ｂに示したような特性となるように増幅回路のゲインを設計することが好ましい。一方、増幅器に与えられる信号振幅が大きい用途においては、図４Ｃに示したような特性となるように増幅回路のゲインを設定することができる。つまり、どの信号領域での出力の線形性を重視するかに応じて、容量素子２０と３０の容量値の比率を設定すればよい。

一方で、容量素子２０と３０の容量値を不適当な比率に設定すると、増幅回路のゲイン特性は信号振幅依存性が増す。例えば、Ｃ２０：Ｃ３０＝３：７とした場合のゲイン特性を図４Ｄに示す。

図４Ｄでは、信号振幅の増大とともにゲインの絶対値が増大する。このようなゲイン特性は、増幅回路の出力の線形性が低くなるため好ましくない。

図４Ｅは、Ｃ２０：Ｃ３０＝５：５である場合の、増幅回路２０５のゲインの信号振幅依存特性を示す図である。信号振幅が増大するにつれて、増幅回路のゲインも増加する挙動を示すことが分かる。

以上を整理すると、第３の容量素子である容量素子３０は、第１の容量素子である容量素子１０と第２の容量素子である容量素子２０の容量値のバイアス依存性の差を補正する補正部としての役割を担う。

また、図１に示した構成では、演算増幅器１０のフィードバック容量である容量素子２０に対して容量素子３０を並列に、上部電極と下部電極との接続を逆にして設けることで、増幅回路の出力の線形性を向上させた。出力の線形性を向上させるには、このほか、入力容量に対して同様の構成を設けることでも実現できる。すなわち、一方の容量素子の上部電極と他方の容量素子の下部電極とが接続されて、並列に設けられた入力容量とする。

図５に、実施例１の別の構成例を示す。ここでもＶＲ１＝１Ｖとして、容量素子４０および７０が保持する信号振幅Ｖｓが１Ｖから１．８Ｖまでの範囲で変化することを考える。この場合、演算増幅器１０の出力Ｖｏｕｔは１Ｖから０．２Ｖの範囲で変化する。同様に、各容量素子３０、４０、および７０の両端の電圧はそれぞれ０Ｖから−０．８Ｖ、１Ｖから１．８Ｖ、および−１Ｖから−１．８Ｖの範囲で変化する。図２の容量値のバイアス依存特性を参照すると、上記範囲での容量値の減少は、容量素子３０よりも容量素子７０の方が大きい。これに対して、容量素子４０は容量値が増大するので、図４Ｂや４Ｃで示したように、線形性が要求される領域でのゲインが一定になるように、容量素子４０を設定することができる。

図５に示した構成では、容量素子４０が第１の容量素子、容量素子３０を第２の容量素子として、第４の容量素子である容量素子７０が、増幅回路のゲイン特性を補正する補正部としての役割を担う。

（実施例２）
本発明に係る別の実施例を説明する。

図６は、本実施例に係る増幅回路の構成を示す等価回路図である。以下では、図３に示した構成と同じ要素には同一の符号を付し、実施例１との相違点を中心に説明する。

図３の増幅回路は演算増幅器１０の帰還経路に、容量素子２０と３０とが並列に設けられていたのに対して、本実施例では、容量素子３０に換えて、容量素子２０と演算増幅器１０の出力端子との間に直列に設けられたレベルシフト回路８０を設けている。レベルシフト回路８０は、演算増幅器１０の出力を入力信号とする。

図６の増幅回路において、容量素子４０が保持する信号ＶＲ１＋Ｖｓを増幅する場合の動作は、実施例１と同様である。実施例１と同様に、ＶＲ１が１Ｖで、信号振幅Ｖｓが０Ｖから０．８Ｖの範囲で変動する場合を考える。また、容量素子２０と４０の容量値は、同じバイアス条件下で等しいものとする。

レベルシフト回路８０がない場合には、図４Ａで示したものと同様の特性を示す。つまり、信号振幅Ｖｓが１Ｖから１．８Ｖの範囲で変動する場合、容量素子２０は０Ｖから０．８Ｖの範囲で変動する。これに対して、本実施例では、レベルシフト回路８０を設けることで、信号振幅Ｖｓの増大にともなって、容量素子２０の下部電極の電位が低下する。したがって、容量素子２０に印加される電圧を容量４０のそれに近づけることになり、ゲインの信号振幅依存性を一定に近づけることができる。

レベルシフト回路８０の具体的な構成としては、ソースフォロワ回路やボルテージフォロワ回路などが挙げられる。

本実施例によれば、実施例１と同様に、増幅回路の出力の線形性を向上させるだけでなく、増幅回路が形成される基板に起因する基板ノイズの影響を低減できる。以下にその理由を説明する。

容量素子２０および４０が、図１に示した構造を有する場合、下部電極であるＮ型の半導体領域６４は、Ｐ型の半導体領域６３との間に空乏層を形成するので、空乏層容量が存在する。Ｐ型の半導体領域６３の電位がノイズにより変動すると、空乏層容量を介してＮ型の半導体領域６４の電位も変動する。そのため、容量素子の下部電極が演算増幅器１０の入力端子に接続されていると、Ｐ型の半導体領域で発生したノイズが演算増幅器１０の入力に与えられ、演算増幅器１０によって増幅される。本実施例に示した増幅回路では、容量素子２０、４０の上部電極が演算増幅器１０の反転入力端子に接続されるように構成しているので、基板ノイズの影響を低減することができる。

本実施例では、レベルシフト回路８０が、増幅回路のゲイン特性を補正する補正部としての役割を担う。換言すると、レベルシフト回路８０は、容量素子２０の下部電極の電位を調整する電位調整部として機能することで、容量素子２０および４０の容量値のバイアス依存特性の差を補正する。

（実施例３）
本発明に係る別の実施例を説明する。

図７は、本実施例に係る増幅回路の構成を示す等価回路図である。以下では、図３に示した構成と同じ要素には同一の符号を付し、実施例２の増幅回路との相違点を中心に説明する。

実施例２では、演算増幅器１０の帰還経路にレベルシフト回路８０を設けて、容量素子２０の下部電極の電位を調整しているが、増幅回路のダイナミックレンジを広くすることが難しい場合がある。本実施例では、増幅回路のダイナミックレンジを狭めることなく、かつ、出力の線形性を向上させる。

例えば、図６におけるレベルシフト回路８０が、ＭＯＳトランジスタと定電流源回路とを含むソースフォロワ回路であるとすると、ソースフォロワ回路に入力として与えられる信号の最低電位Ｖｍｉｎは、次式で与えられる。

Ｖｍｉｎ＝Ｖｔｈ＋２√（２Ｉｄ／β） ・・・（３）
ここで、ＶｔｈはＭＯＳトランジスタの閾値電圧、ＩｄはＭＯＳトランジスタのドレイン電流であり、βは次式で与えられる計数である。

β＝μ０・Ｃｏｘ・（Ｗ／Ｌ） ・・・（４）
μ０はキャリアの移動度、ＣｏｘはＭＯＳトランジスタの単位面積当たりのゲート容量、ＷはＭＯＳトランジスタのゲート幅、ＬはＭＯＳトランジスタのゲート長である。

（３）式の値は、典型的には０．７Ｖ程度となる。すなわち、そのようなソースフォロワ回路をレベルシフト回路８０として用いると、レベルシフト回路８０のために、信号振幅がＶｍｉｎ以上であるということが求められ、ダイナミックレンジが狭まる。

本実施例では、スイッチ１１０、１２０および容量素子１３０が補正部としての役割を担う。容量素子１３０の上部電極は、演算増幅器１０の反転入力端子と接続され、下部電極はスイッチ１１０および１２０に接続される。スイッチ１１０と１２０とは排他的に動作し、容量素子１３０の下部電極の電位をＶＲ２またはＧＮＤに設定する。なお、以下では容量素子４０および１３０の容量値は容量素子２０の容量値Ｃ２０と、同一のバイアス条件では等しいものとする。

容量素子４０に保持された信号ＶＲ１＋Ｖｓを増幅することを考える。まず、スイッチ１１０をオンに、スイッチ６０をオフにした状態で、スイッチ５０をオンにする。これにより、容量素子２０の両端の電位は電位ＶＲ１にほぼ等しくなる。また、容量素子１３０は、上部電極が電位ＶＲ１とほぼ等しい電位となり、下部電極がＧＮＤ電位に設定される。

次に、スイッチ５０およびスイッチ１１０をオフし、その後スイッチ１２０をオンにすることで、容量素子１３０の下部電極が電位ＶＲ２に設定される。これにより容量素子１３０から容量素子２０に移動する電荷量はＶＲ２×Ｃ２０であって、演算増幅器１０の出力は−ＶＲ２だけ変化する。つまり、演算増幅器１０の反転入力端子の電位はＶＲ１になり、出力端子の電位はＶＲ１−ＶＲ２となる。したがって、容量素子２０の下部電極の電位を下げることで、容量素子４０との容量値のバイアス依存特性を近づけることができる。

続いて、スイッチ６０をオンにすると、信号振幅Ｖｓに応じて増幅回路の出力電位が変化する。

以上で説明した本実施例によれば、レベルシフト回路によりダイナミックレンジが狭くなることを抑制しつつ、増幅回路の出力の線形性を向上させることができる。

（実施例４）
本発明に係る別の実施例を説明する。

図８は、本実施例に係る増幅回路の構成を示す等価回路図である。以下では、図７に示した構成と同じ要素には同一の符号を付し、実施例３との相違点を中心に説明する。

本実施例に係る増幅回路は、実施例３に係る増幅回路とは異なり、容量素子１３０、スイッチ１１０および１２０が設けられていない。代わりに、容量素子２０の下部電極と演算増幅器１０の出力端子との間にスイッチ１４０ならびに、容量素子２０の下部電極と電位ＶＲ２を供給する電源とを接続するスイッチ１４５が設けられている。

図８の増幅回路において、容量素子４０が保持する信号ＶＲ１＋Ｖｓを増幅する場合の動作を説明する。まず、スイッチ６０および１４０をオフにした状態で、スイッチ５０および１４５をオンにする。これにより、容量素子２０の上部電極は電位ＶＲ１とほぼ等しい電位となり、下部電極はＶＲ２に設定される。

次に、スイッチ５０および１４５をオフにした後、スイッチ１４０をオンすることにより、演算増幅器１０の出力端子および容量素子２０の下部電極の電位がＶＲ２になる。

これに引き続いて、スイッチ６０をオンすることで、信号振幅Ｖｓに応じて増幅回路の出力が変化する。

本実施例において、電位ＶＲ１と電位ＶＲ２とが、ＶＲ１＞ＶＲ２との関係を満たすように設定することで、容量素子２０のバイアス依存特性を容量素子４０のバイアス依存特性に近づけることができる。これにより、増幅回路の出力の線形性を向上させることができる。

本実施例においてはスイッチ１１０と１２０を含むスイッチ部と容量素子１３０を含む電位調整部が、容量素子２０の下部電極の電位を調整することで、容量素子２０と４０の容量値のバイアス依存特性を補正する。

本実施例に係る増幅回路は、実施例３に係る増幅回路に対して、ランダムノイズの影響を低減することができる。以下にその理由を説明する。

実施例３に係る増幅回路では容量素子１３０の上部電極が演算増幅器１０の反転入力端子と接続されていた。演算増幅器１０の反転入力端子に付随する容量値の総和をＣｉｎとすると、実施例３に係る増幅回路では、本実施例に係る増幅回路に対して容量素子１３０の容量値分だけＣｉｎが大きくなる。

一般に、スイッチをオンした状態からオフにすると、スイッチのオン抵抗に起因するランダムノイズが発生する。スイッチ５０をオフすることでもランダムノイズが発生する。スイッチ５０に起因するランダムノイズをＶｒｎとすると、スイッチ５０をオフしたあとに演算増幅器１０の出力に現れるランダムノイズは（Ｃｉｎ×Ｖｒｎ）／Ｃ２０となる。そのため、Ｃｉｎが大きい図７の増幅回路よりも、本実施例に係る実施例の方がランダムノイズの影響を低減することができる。

（実施例５）
本発明に係る別の実施例を説明する。

図９は、本実施例に係る増幅回路の構成を示す等価回路図である。図３に示した構成と同じ要素には同一の符号を付し、実施例１との相違点を中心に説明する。本実施例は、容量素子４０に保持された信号を、２段の演算増幅器１０および１５０で増幅する構成である点で、実施例１と異なる。

本実施例に係る増幅回路２０５は、２つの増幅部２００と２０１を含む。第１および第２の増幅部としての増幅部２００および２０１は同等な構成を有し、それぞれ演算増幅器と、帰還容量としての容量素子を有する。帰還容量の上部電極は演算増幅器の反転入力端子に接続され、下部電極は演算増幅器の出力端子に接続されている。

増幅回路２０５は入力端子ＩＮ＋およびＩＮ−を備え、それぞれがスイッチを介して入力容量としての容量素子の上部電極と接続される。

増幅回路２０５は演算増幅器１５０をさらに含み、演算増幅器１５０の各入力端子は、それぞれ第１または第２の接続容量としての容量素子１９０、２１０を介して増幅部２００および２０１の出力端子と接続される。演算増幅器１５０の帰還経路には、容量素子１６０、１７０およびスイッチ１８０が設けられている。容量素子１６０および１７０は、容量素子１６０の上部電極は容量素子１７０の下部電極と接続され、容量素子１６０の下部電極は容量素子１７０の上部電極と接続される、逆並列接続構成となっている。演算増幅器１５０の非反転入力端子は、第５および第６の容量素子としての容量素子２２０、２４０およびスイッチ２３０を介して電位ＶＲ１を供給する電源と接続される。容量素子２２０と２４０とは逆並列接続される。

容量素子４０に保持された信号ＶＲ１＋Ｖｓを増幅回路２０５で増幅することを考える。初期状態において、第７の容量素子としての容量素子４１の上部電極の電位はＶＲ１であるとする。なお、例えばＣ２０表記した場合、容量素子２０の容量値を示し、他の容量素子についても同様に表記する。

まず、スイッチ６０、６１をオフにした状態で、スイッチ５０、５１、２３０、１８０をオンにする。これにより、容量２０および２１の両端が電位ＶＲ１にほぼ等しい電位にリセットされるとともに、演算増幅器１５０の非反転入力端子が電位ＶＲ１にリセットされ、反転入力端子および出力端子が電位ＶＲ１にほぼ等しい電位にリセットされる。

次に、スイッチ５０、５１、１８０および２３０をオフした後、スイッチ６０および６１をオンにする。容量素子４１の上部電極の電位は、あらかじめＶＲ１に設定されていたので、スイッチ６１をオンしても電位ＶＲ１が保たれる。したがって、演算増幅器１５０の非反転入力端子の電位もＶＲ１に保たれる。一方、スイッチ６０がオンすることで、電荷がＶｓ×Ｃ４０だけ容量素子２０に移動する。これにより、演算増幅器１０の出力、すなわち増幅部２００の出力端子の電位Ｖｏｕｔ１は次式で表される電位に変化する。

Ｖｏｕｔ１＝ＶＲ１−（Ｃ４０／Ｃ２０）Ｖｓ ・・・（５）
この電位変化にともなって、容量素子１９０から、容量素子１６０および１７０には（Ｖｓ×Ｃ４０）／Ｃ２０だけ電荷が移動するので、演算増幅器１５０の出力端子の電位Ｖｏｕｔ２は、次式で表される電位に変化する。

Ｖｏｕｔ２＝ＶＲ１＋（Ｃ４０／Ｃ２０）・｛Ｃ１９０／（Ｃ１６０＋Ｃ１７０）｝ ・・・（６）
したがって、増幅回路２０５の入力端子ＩＮ＋の電位変化ΔＶｓに対する、出力端子の電位変化ΔＶｏｕｔ２であるゲインＧは、次式で表される。

Ｇ＝ΔＶｏｕｔ２／ΔＶｓ＝（Ｃ４０／Ｃ２０）・｛Ｃ１９０／（Ｃ１６０＋Ｃ１７０）｝ ・・・（７）
仮に同じバイアス条件における容量値Ｃ２０、Ｃ４０、Ｃ１９０および（Ｃ１６０＋Ｃ１７０）が等しいとすると、（７）式で表される増幅回路２０５のゲインＧは１となる。ところが、各容量素子の容量値は、バイアス依存性を持つため、入力信号の信号振幅Ｖｓの大きさによって、容量値が変動する。Ｃ１６０およびＣ１７０を変化させた場合の、演算増幅器１５０のゲインの信号振幅依存特性の変化を説明する。

Ｃ１６０：Ｃ１７０＝１０：０、すなわち容量素子１７０を設けない場合の、増幅回路２０５のゲインの信号振幅依存性を、図１０に示す。この条件にあっては、信号振幅が増大するにつれてゲインの絶対値が低下することが理解できる。

ＶＲ１が１Ｖであるとき、信号振幅Ｖｓが０〜１Ｖの範囲では容量素子４００は１Ｖ〜１．８Ｖの範囲となる。一方、容量素子２０は０Ｖ〜０．８Ｖの範囲となるため、信号振幅の増大に伴うＣ２０の増大の方が、Ｃ４０の増大よりも大きく、式（７）におけるＣ４０／Ｃ２０の値が低下する。一方、Ｃ１９０とＣ１６０とは、同じ範囲で電位が変動するため、信号振幅Ｖｓに対して一定の値となる。この結果、Ｃ１６０：Ｃ１７０＝１０：０の場合には、信号振幅の増加に対してゲインが低下する特性を示す。

次に、Ｃ１６０：Ｃ１７０＝７．５：２．５の場合における、増幅回路２０５のゲインの信号振幅依存特性を、図１５に示す。この場合、式（７）におけるＣ４０／Ｃ２０の値が、信号振幅Ｖｓの増大に伴って低下する一方で、容量Ｃ１７０を設けたことによりＣ１９０／（Ｃ１６０＋Ｃ１７０）の項が増大する。そのため、増幅回路のゲインは図１０に示した場合と比べて、ゲインがほぼ一定となる。つまり、容量Ｃ１７０によって増幅回路２０５の出力の線形性が向上する。ここでは示さないが、信号振幅が大きい範囲での線形性を重視する場合には、Ｃ１６０に対するＣ１７０の比率を上げることで、図４Ｃに示したようにもできる。

本実施例に係る増幅回路２０５において、容量素子１７０の下部電極が演算増幅器１５０の反転入力端子に接続されていることから、半導体基板に起因するノイズが演算増幅器１５０に入力される。このノイズの影響を低減するために、本実施例では容量素子２２０の下部電極を演算増幅器１５０の非反転入力端子と接続している。これにより、演算増幅器１５０の非反転入力端子にも半導体基板に起因するノイズが重畳されるので、演算増幅器１５０の同相ノイズ除去性能に応じて、当該ノイズを低減することができる。

また、本実施例では、増幅部２０１および容量素子２１０を設けたことにより、容量素子４０および４１上の信号に重畳する同相ノイズを、演算増幅器１５０により低減することができる。

ところで、増幅回路２０５において、スイッチ６１は省略してもよいが、入力端子ＩＮ＋側との構成を対称にするために、スイッチ６１を設けることが望ましい。また、スイッチ６１を常時オンに維持してもよいが、入力端子ＩＮ＋側と動作を揃えることが望ましい。

（実施例６）
本発明に係る別の実施例を説明する。ここでは、画素を１行×６列の画素を持つ光電変換装置に、上述の実施例で説明した増幅回路を用いた例を図１１に示す。

光電変換装置２４５は、複数の画素２６０が設けられた画素アレイ２５０、メモリ２９０、スイッチ３１０、３１１、水平シフトレジスタ３００、水平信号線３４０、３７０、および増幅回路３２０を含む。

画素から出力された信号は、スイッチ３１０を介してメモリ２９０に保持される。水平シフトレジスタ３００によりスイッチ３１１がオンすると、メモリ２９０に保持された信号は、水平信号線３４０、３７０を介して増幅回路３２０に伝達される。

メモリ２９０は２つの保持容量Ｃｔｎ、Ｃｔｓを持つ。それぞれの保持容量は、画素１６０から出力されたノイズ成分と信号成分を保持する。したがって、増幅回路３２０で両者の差分を取ることで、信号成分からノイズ成分を低減することができる。なお、ノイズ成分とは例えば画素２６０がそれぞれ増幅器を持つ場合に、その入力をリセットすることで生じるノイズが挙げられる。

増幅回路３２０は、例えば実施例５で説明した増幅回路２０５を適用できる。この場合、容量素子４０が保持容量Ｃｔｓ、容量素子４１が保持容量Ｃｔｎに対応し、スイッチ３１１がスイッチ６０および６１に対応する。

画素アレイ２５０に設けられる画素は、複数行の画素２６０を含んでよい。４行×６列の画素を有する光電変換装置の構成例を、図１２に示す。

光電変換装置２４６と光電変換装置２４５との相違点は、画素の行を選択するための垂直シフトレジスタ２７０と、画素アレイ２５０の列毎に増幅回路２８０を有することである。また、増幅回路３２０および３２１を設け、１列おきのメモリ２９０とそれぞれ接続される点でも異なる。

本実施例において、メモリ２９０に保持される信号は、増幅回路２８０に起因するノイズ成分を含む。増幅回路３２０および３２１で、メモリ２９０に保持された信号の差分を取ることにより、増幅回路２８０に起因するノイズを低減することができる。

本実施例の画素アレイ２５０に対して、例えばベイヤ配列のカラーフィルタを設けたとすると、増幅回路３２０と３２１とで、増幅する信号の色が異なる。一般に、異なる色同士ではカラーフィルタの光透過率が異なるため、増幅回路３２０、３２１に与えられる信号の信号振幅も異なる。増幅回路３２０と３２１として、実施例５に示した増幅回路２０５を用いるとすると、入力される信号の範囲に合わせて容量素子１６０と１７０の容量値の比を設定することで、それぞれの増幅回路の出力の線形性を最適化できる。例えば、入力される信号の信号振幅が小さい増幅回路は、Ｃ１６０：Ｃ１７０＝７．５：２．５として、図１５のように設定し、入力される信号の信号振幅が大きい増幅回路は、Ｃ１６０：Ｃ１７０＝６．５：３．５として、図４Ｃのような特性を持つように設定する。

また、増幅回路２８０に対しても、上述の各実施例で説明した増幅回路を適用することができる。

（実施例７）
次に、本実施形態に係る撮像システムの概略を、図１３を用いて説明する。

撮像システム８００は、例えば、光学部８１０、撮像装置１０００、映像信号処理回路部８３０、記録・通信部８４０、タイミング制御回路部８５０、システムコントロール回路部８６０、および再生・表示部８７０を含む。撮像装置１０００は、実施例６で説明した光電変換装置が用いられる。

レンズなどの光学系である光学部は８１０、被写体からの光を撮像装置１０００の、複数の画素が２次元状に配列された画素アレイに結像させ、被写体の像を形成する。撮像装置１０００は、タイミング制御回路部８５０からの信号に基づくタイミングで、画素部に結像された光に応じた信号を出力する。

撮像装置１０００から出力された信号は、映像信号処理部である映像信号処理回路部８３０に入力され、映像信号処理回路部８３０が、プログラムなどによって定められた方法に従って、入力された電気信号に対してＡＤ変換などの処理を行う。映像信号処理回路部での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像が再生・表示させる。記録通信部は、また、映像信号処理回路部８３０からの信号を受けて、システムコントロール回路部８６０とも通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。

システムコントロール回路部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御回路部８５０、記録・通信部８４０、および再生・表示部８７０の駆動を制御する。また、システムコントロール回路部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラムなどが記録される。また、システムコントロール回路部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内で供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらしなどである。

タイミング制御回路部８５０は、制御部であるシステムコントロール回路部８６０による制御に基づいて撮像装置１０００および映像信号処理回路部８３０の駆動タイミングを制御する。

映像信号処理回路部８３０は、先述の各実施例で説明した補正係数を保持し、撮像装置１０００から出力された信号に対して補正処理を行う。

以上で説明した各実施例は、本発明を説明するための例示的なものであって、本発明の技術的思想を逸脱しない範囲で様々に変更あるいは組み合わせることが可能である。

（その他）
各実施例に係る増幅回路は、演算増幅器１０を持つ構成を例にとって説明したが、演算増幅器に代えてソース接地回路を用いることができる。

また、容量素子はポリシリコン層と半導体層とを用いて形成したものを説明したが、間に絶縁層を挟んで設けられた２つのポリシリコン層や、２つの金属層で形成した容量素子でもよいし、ＭＯＳＦＥＴを用いた容量素子でもよい。

また、各実施例において、反転増幅回路を含む増幅回路を説明したが、非反転増幅回路であってもよい。

各実施例は、本発明を実施するための形態を例示したに過ぎず、本発明の要旨を変えない範囲でさまざまに構成を変えたり、複数の実施例を組み合わせたりすることができる。

１０、１１、１５０ 演算増幅器
２０、３０、４０、７０ 容量素子
８０ レベルシフト回路
２００、２０１ 増幅部
２５０ 画素

Claims (12)

1. 反転入力端子と、非反転入力端子と、出力端子とを有する演算増幅器と、
   第１の容量素子と、
   一方の端子が前記反転入力端子と接続され、他方の端子が前記出力端子と接続された第２の容量素子と、
   前記第１および第２の容量素子の容量値のバイアス依存特性の差を補正する補正部と、
   第１の増幅部と、
   第２の増幅部と、
   第１の接続容量と、
   第２の接続容量と、を有し、
   前記第１の容量は、前記第１の増幅部および前記第１の接続容量を介して、前記演算増幅器の前記反転入力端子と接続され、
   前記第２の増幅部の出力端子は、前記第２の接続容量を介して、前記演算増幅器の前記非反転入力端子と接続されたことを特徴とする増幅回路。
2. 前記補正部は、前記第１の容量素子と並列に設けられた第３の容量素子または前記第２の容量素子と並列に設けられた第４の容量素子の少なくとも一方であることを特徴とする請求項１に記載の増幅回路。
3. 前記補正部は、前記第２の容量素子の他方の端子の電位を調整する、電位調整部を有することを特徴とする請求項１に記載の増幅回路。
4. 前記補正部は、一方の端子が前記演算増幅器の前記反転入力端子に接続され、他方の端子が電源と接続されたことを特徴とする請求項１に記載の増幅回路。
5. 前記電位調整部はレベルシフト回路を有し、
   前記第２の容量素子の他方の端子は、前記レベルシフト回路を介して前記演算増幅器の前記出力端子と接続されたことを特徴とする請求項３に記載の増幅回路。
6. 前記電位調整部はスイッチ部を含み、
   前記第２の容量の他方の端子は、前記スイッチ部を介して電源または前記演算増幅器の前記出力端子と接続されたことを特徴とする請求項３に記載の増幅回路。
7. 第５の容量素子と、
   前記第５の容量素子と並列に設けられた第６の容量素子と、をさらに有し、
   前記演算増幅器の前記非反転入力端子は、さらに、前記第５および第６の容量素子を介して電源と接続されたことを特徴とする請求項１〜６のいずれかに記載の増幅回路。
8. 第７の容量素子をさらに有し、
   前記第７の容量素子は、前記第２の増幅部の入力端子と接続されたことを特徴とする請求項１〜７のいずれかに記載の増幅回路。
9. 前記第１および第２の容量素子は、ポリシリコンを主とする上部電極とし、半導体を下部電極とする容量素子であり、
   前記第１および第２の容量素子の上部電極が、前記一方の端子であることを特徴とする請求項１〜８のいずれかに記載の増幅回路。
10. 演算増幅器と、
    第１の容量素子と、
    一方の端子が前記演算増幅器の反転入力端子と接続され、他方の端子が前記演算増幅器の出力端子と接続された第２の容量素子と、
    前記第２の容量素子と並列に設けられた第４の容量素子と、
    第５の容量素子と、
    前記第５の容量素子と並列に設けられた第６の容量素子と、
    第７の容量素子と、
    第１の増幅部と、
    第２の増幅部と、
    第１の接続容量と、
    第２の接続容量と、を有し、
    前記第１の容量素子は、前記第１の増幅部および前記第１の接続容量を介して、前記演算増幅器の反転入力端子と接続され、
    前記演算増幅器の非反転入力端子は、前記第２の接続容量を介して前記第２の増幅部の出力端子と接続されるとともに、前記第５および第６の容量素子を介して電源と接続され、
    前記第７の容量素子は、前記第２の増幅部の入力端子と接続され、
    前記第２および第４の容量素子は、ポリシリコンを主とする上部電極とし、半導体を下部電極とする容量素子であり、
    前記第２の容量素子の下部電極及び前記第４の容量素子の上部電極が、前記演算増幅器の反転入力端子もしくは出力端子のうちの一方の端子に接続され、前記第２の容量素子の上部電極及び前記第４の容量素子の下部電極が、前記演算増幅器の反転入力端子もしくは出力端子のうちの他方の端子に接続されることを特徴とする増幅回路。
11. 請求項１〜１０のいずれかに記載の増幅回路と、
    複数の画素と、を有し、
    前記増幅回路は、前記画素に基づく信号を増幅すること
    を特徴とする光電変換装置。
12. 請求項１１に記載の光電変換装置と、
    前記光電変換装置から出力された信号を処理する信号処理部と、を有することを特徴とする撮像システム。

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